CN103928458A - 金属可编程集成电路 - Google Patents

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Abstract

金属可编程集成电路可以包括金属可编程单元的阵列。每个单元可以包括多栅极晶体管结构，其中栅极结构的多个表面用于控制流过至少一个沟道结构的电流。多栅极晶体管结构可以形成一个或多个鳍式场效应晶体管。栅极结构可以至少部分封闭多个沟道结构。源极/漏极结构对可以被耦合到沟道结构。每个单元的晶体管结构可以被形成在被一个或多个金属互连层覆盖的衬底中。在金属互连层中形成的通路可以配置所述单元以执行期望的逻辑功能。与给定单元相关联的通路可以被选择性地耦合到所述单元的晶体管结构上以配置所述单元实现期望的逻辑功能和/或期望的输出驱动强度。

Description

金属可编程集成电路
本申请要求2013年1月15日提交的美国专利申请13/742,044的优先权，该专利申请的整体内容通过引用合并于此。
背景技术
集成电路通常被设计以执行期望的功能。在制造过程中，掩模通常被用于生产集成电路上的电路系统（例如，使用光刻技术和其他制造技术）。
专用集成电路（ASIC）上的电路系统是利用为生产专用电路结构而生成的专用掩模形成的。专用ASIC掩模可以被用于生成多个相同的集成电路，其目的是减少总体成本。例如，数百、数千、数百万或更多的集成电路可以利用专用掩模来制造。然而，专用ASIC掩模价格昂贵且只能够生产相同的集成电路。
金属可编程（metal-programmable）栅极阵列可以帮助减少制造成本。金属可编程栅极阵列的不同单元被互连以形成执行逻辑功能的电路。金属可编程栅极阵列的每个单元具有电路属性，例如预定的和固定的驱动强度。由于期望的电路属性与固定单元属性之间的不匹配，这种单元结构可能导致集成电路资源的低效利用。
发明内容
金属可编程集成电路可以包括金属可编程单元阵列。每个单元可以由相同的晶体管结构形成，所述晶体管结构形成金属可编程集成电路的基础层。每个单元的晶体管结构可以由多栅极晶体管结构形成，其中栅极结构的多个表面用于控制流过至少一个沟道结构的电流。多栅极晶体管结构可以形成一个或多个鳍式场效应晶体管（FinFET）。该栅极结构可以至少部分封闭用作鳍式场效应晶体管的鳍形件的多个沟道结构。源极/漏极结构对可以被耦合到沟道结构。如果需要，多个栅极结构可以共享一些源极-漏极结构。
每个单元的晶体管结构可以被形成在衬底中。一个或多个金属互连层可以覆盖衬底。在金属互连层中形成的通路可以配置这些单元以执行期望的逻辑功能。与给定单元相关联的通路可以被选择性地耦合到所述单元的晶体管结构（例如栅极结构和源极-漏极结构），从而配置所述单元以实现期望的逻辑功能和/或期望的输出驱动强度。
金属可编程单元阵列的晶体管结构可以利用基础层掩模来形成。金属可编程单元阵列随后可以被配置为执行定制逻辑设计的逻辑功能。金属可编程单元阵列可以通过利用金属层掩模形成金属互连层中的适当通路而被配置。
当前发明的进一步特点、其性质以及各种优点将通过附图以及以下具体描述而更明显地体现出来。
附图说明
图1是根据本发明实施例的说明性金属可编程集成电路的示意图。
图2是根据本发明实施例的说明性金属可编程集成电路的横截面图。
图3是根据本发明实施例的金属可编程集成电路的说明性多栅极晶体管结构的透视图。
图4是根据本发明实施例的具有单栅极结构的说明性多栅极晶体管的版图。
图5是根据本发明实施例的具有多个栅极结构的说明性多栅极晶体管结构的版图，其中多个栅极结构具有共享的源极-漏极结构。
图6是根据本发明实施例的已被金属编程的说明性多栅极晶体管结构的版图。
图7是根据本发明实施例的图6的金属编程晶体管结构的说明性电路图。
图8是根据本发明实施例的被配置作为具有单位输出驱动强度的反相器的说明性金属可编程单元的版图。
图9是根据本发明实施例的图8中被配置作为具有单位输出驱动强度的反相器的金属可编程单元的说明性电路图。
图10是根据本发明实施例的被配置作为具有增加输出驱动强度的反相器的说明性金属可编程单元的版图。
图11是根据本发明实施例的图10中被配置作为具有增加输出驱动强度的反相器的金属可编程单元的说明性电路图。
图12是根据本发明实施例的被配置作为具有减少输出驱动强度的反相器的说明性金属可编程单元的版图。
图13是根据本发明实施例的图12中被配置作为具有减少输出驱动强度的反相器的金属可编程单元的说明性电路图。
图14是根据本发明实施例的被配置作为逻辑或非（NOR）门的说明性金属可编程单元的版图。
图15是根据本发明实施例的图14中被配置作为逻辑或非（NOR）门的金属可编程单元的说明性电路图。
图16是根据本发明实施例的被配置作为逻辑与非（NAND）门的说明性金属可编程单元的版图。
图17是根据本发明实施例的图16中被配置作为与非（NAND）门的金属可编程单元的说明性电路图。
图18是根据本发明实施例的被配置作为信号总线的说明性金属可编程单元的版图。
图19是根据本发明实施例的图18中被配置作为信号总线的金属可编程单元的说明性电路图。
图20是根据本发明实施例的可以被执行以制造并配置金属可编程集成电路的说明性步骤示意图。
图21是根据本发明的实施例的可以被执行以制造并配置金属可编程集成电路的说明性步骤流程图。
具体实施方式
本发明的实施例涉及包含金属可编程单元的集成电路（有时在本文中被称为金属可编程（metal-programmable）集成电路）以及制造这种电路的方法。
图1示出一种说明性金属可编程集成电路器件的示意图。金属可编程集成电路10可以包括被布置在重复单元结构中的金属可编程单元12。单元12可以包括通过利用基础层掩模在集成电路衬底上形成的晶体管结构（例如，利用光刻技术以及生产由基础层掩模定义的电路结构的相关蚀刻工艺）。互连14A和14B可以用于配置该金属可编程集成电路以实现期望的功能。可以利用一个或多个金属层掩模以图案化覆盖衬底的金属互连层来形成互连14A和14B。互连14A可以耦合两个或更多不同的单元，而互连14B可以提供在给定单元内的电气通路。图1的示例仅仅是说明性的。总体来说，可以利用金属层掩模形成任何期望的互连结构（例如，导电线、通孔等）。
金属可编程集成电路10可以被配置以实现任何期望的电路功能。例如，可以利用金属层掩模对多组单元12进行编程以实现输入-输出（I/O）电路系统，该I/O电路系统用于经由输入-输出引脚（未示出）驱动信号离开器件10以及接收来自其他器件的信号。作为另一示例，多组单元12可以被编程以实现处理电路系统、存储电路系统（例如存储电路如静态随机存取存储电路）、逻辑电路或任何期望的电路系统。
图2是说明性金属可编程集成电路10的横截面图。如图2所示，单元12可以被形成在集成电路衬底22内。衬底22可以由硅或任何其他期望的衬底材料形成。金属层可以覆盖单元12和衬底22。在图2的示例中，金属可编程集成电路10包括金属互连层M0、M1和M2。总体来说，电路10可以由任何期望数量的金属互连层（例如，一层、二层、三层、四层、五层或更多层）形成。金属层可以由铜、铝或任何期望的金属或导电材料形成。互连14A和14B可以形成在任何期望的金属层处或者可以包括形成在多个金属层内的多个部分。
单元12可以包括金属可编程的晶体管结构。例如，可以利用金属层互连14B对每个单元12的晶体管结构的功能和驱动强度进行编程。金属可编程晶体管可以包括多栅极晶体管。多栅极晶体管可以由覆盖相应沟道结构的多个表面的栅极结构形成。在这种情况下，每个被覆盖的表面可以起到多栅极晶体管的栅极终端的功能。为了更有效地控制流过栅极结构的电流，这些栅极终端可以被短路。例如，多栅极晶体管可以包括鳍式场效应晶体管（FinFET）。图3是器件10的说明性金属可编程晶体管结构24的透视图。
如图3所示，金属可编程晶体管24可以包括栅极结构G1，其环绕并部分封闭多个沟道结构94（例如，栅极结构G1可以覆盖每个沟道结构94的多个表面）。栅极结构如结构G1可以由导电材料如多晶硅、金属、金属合金、金属复合材料等形成。每个沟道结构94可以被耦合到相应的源极-漏极结构对92。该源极-漏极结构可以由衬底22的垂直延伸部形成或者可以由衬底22独立形成。该源极-漏极结构可以由掺杂半导体材料如掺杂硅（例如，N型或P型）形成。一层绝缘体（未示出）例如二氧化硅或其他绝缘体如高K绝缘体可以被插在沟道结构94与栅极结构G1之间。
源极-漏极区域92可以由掺杂硅（例如，n型或p型掺杂硅）或其他掺杂半导体材料如掺杂锗形成。可以通过施加适当的电压（例如超过阀值电压）到栅极G1（其可使电流流过沟道94）来激活晶体管结构24。如果需要，可以形成多个栅极结构。例如，可以提供部分封闭相应的沟道结构94（未示出）的可选栅极结构G2。可选栅极结构G2可以与栅极结构G1共享中心源极-漏极区域92并且可以具有附加的源极-漏极结构92（以虚线示出）。总体来说，每个栅极结构可以具有针对每个沟道结构94的一对源极-漏极结构92。每一对源极-漏极结构92和相关联的沟道结构94可以形成延伸穿过栅极结构的所谓“鳍形件（fin）”。
图4是具有单栅极结构G1的说明性晶体管结构24的自上而下的版图。源极-漏极区域92可以被耦合到延伸穿过栅极结构G1的沟道结构94。如果需要，晶体管结构24可以具有如图5的版图中所显示并且结合图3的可选栅极结构G1所描述的多个栅极结构。
金属可编程晶体管结构24可以被配置为通过在结构24的多个部分之间形成互连来执行期望的功能。图6是显示可以如何对图5的金属可编程晶体管24进行编程的版图。如图6所示，互连102和106可以形成在金属互连层（例如，图2中的金属互连层M0、M1、M2等）中。互连102和106在本文中有时可以被称为单元内互连，其电气耦合在单元例如图1的单元12内的终端。
互连102可以经由连接104被耦合到源极-漏极结构（终端）110和112。连接104可以包括将互连102的金属层耦合到晶体管结构的导电通孔。互连106可以被耦合到与源极-漏极结构110和112相关联的源极-漏极结构114和116。源极-漏极结构114可以通过栅极结构G2耦合到结构110，而源极-漏极116可以经由栅极结构G2耦合到结构112。栅极结构G2可以经由连接104耦合到互连118。
在图6的示例中，栅极结构G2以及源极-漏极区域110、112、114和116可以有效地用作并联耦合在与互连106及102相关联的终端之间的一对晶体管。栅极结构G1可以不被用在图6的布置中。如果需要，与栅极结构G1相关联的源极-漏极区域111和113可以经由互连106和连接104被电气短路到相应的源极-漏极区域114和116。以此方式，与栅极G1相关联的晶体管结构可以被停用，因为与栅极G1相关联的源极-漏极区域可以彼此短路并且被短路到栅极G1（例如，栅极到源极的电压以及源极到漏极的电压可以为0）。如果需要，导电通路106也可以通过可选择的延伸部分109被耦合到源极-漏极区域115和117，这可以确保晶体管结构24的稳定操作（例如，避免浮动终端）。
图7是与图6的金属编程配置相对应的晶体管结构24的说明性电路图。如图7所示，晶体管120和122共享栅极结构G2，其表现为晶体管120和122的栅极终端之间的短接路径。互连118用作栅极结构G2的输入终端。
晶体管120和122的源极-漏极区域110和112可以通过互连102被电气短路，而源极-漏极区域114和116可以通过互连106被电气短路。晶体管120和122可以有效地形成一种晶体管结构，其输出驱动强度为晶体管120或122单独的输出驱动强度的两倍（例如，具有晶体管120或122的两倍宽度的晶体管）。利用类似于图6的布置的单元内互连102和106的金属编程可以被用于将晶体管结构24配置为具有一定驱动强度的晶体管，该驱动强度为晶体管120的驱动强度的一倍，为晶体管120的驱动强度的两倍，或者为晶体管120的驱动强度的任何期望多倍。例如，通过将通路102和106连接到与栅极结构G2相关联的两个附加源极-漏极结构对，晶体管结构24可以被编程从而具有4倍于单个晶体管的驱动强度的功能（例如，通过激活与栅极结构G2相关联的4个鳍形件）。
在图7的示例中，晶体管120和122可以形成具有N型掺杂的沟道结构（例如，由N型下层衬底的垂直或向上延伸部形成的沟道结构）的P型晶体管结构。该示例仅仅是说明性的。如果需要，晶体管120和122可以被形成为具有P型掺杂的沟道结构的N型晶体管。金属可编程集成电路的单元12可以同时包括P型和N型晶体管结构。图8是包括P型和N型金属可编程晶体管结构的单元12的说明性版图。
如图8所示，单元12可以包括P型晶体管结构24A和N型晶体管结构24B。图8的示例仅仅是说明性的。如果需要，单元12可以仅包括P型晶体管结构或仅包括N型晶体管结构。晶体管结构24A和24B均可以被形成为类似于图5的结构24（例如，具有多个栅极结构，每个栅极结构具有多个沟道和源极-漏极区域）。在图8的示例中，晶体管结构24A被形成为具有延伸穿过栅极结构G1和G2的4个鳍形件，而晶体管结构24B被形成为具有延伸穿过栅极结构G3和G4的3个鳍形件。该示例仅是说明性的。如果需要，晶体管结构24A和24B可以被形成为各自具有2个鳍形件，各自具有3个鳍形件，各自具有不同数量的鳍形件，或者具有任何期望数量的鳍形件。
通过在覆盖晶体管结构24A和24B的金属层中形成互连102、106、118、134和136，单元12可以被金属编程以具有反相器的功能。互连102、106和118可以类似于图6被连接到晶体管结构24A，以便结构24A被配置成用作一对并联连接的P型晶体管。正电源电压VDD可以通过互连106来提供。电源接地电压GND可以通过通路136来提供。互连102可以被耦合到晶体管结构24B的源极-漏极区域137，而互连136可以被耦合到在栅极结构G3与G4之间共享的源极-漏极区域138。互连134可以将源极-漏极区域140、142和142电气短路到栅极导体G3，这有助于确保与栅极导体G3相关联的晶体结构被禁用。互连118可以用作接收输入信号IN的输入终端，而互连102可以用作提供反相输出信号OUT的输出终端。
图9示出图8的金属编程单元12的说明性电路图。如图9所示，互连102和106将晶体管结构24A配置为并联耦合在正电源终端（通路106）与输出终端（通路102）之间的两个P型晶体管。通路102被耦合到晶体管结构24B的源极-漏极区域137，而通路136被耦合到相应的源极-漏极区域138，以便晶体管结构24B被配置为耦合在输出终端（通路102）与电源接地终端之间的N型晶体管。耦合栅极结构G2和G4的通路118用作反相器输入终端。
在图8和图9的示例中，单元12被编程为用作具有单位驱动强度的反相器（有时被称为X1反相器）。如果需要，单元12可以利用金属层进行配置以具有任何合适的驱动强度。图10是说明性版图，其示出单元12如何可以被金属编程以用作具有图8和图9的反相器的两倍驱动强度的反相器（有时被称为X2反相器）。
如图10所示，通路102、106和136可以各自被电气耦合到相对于图8的X1反相器的两倍数量的源极-漏极区域。通路102可以被耦合到结构24A的附加源极-漏极区域146和148，而通路106可以被耦合到结构24A的附加源极-漏极区域150和152。通路102可以被耦合到结构24B的附加源极-漏极区域154，而通路136可以被耦合到结构24B的附加源极-漏极区域156。
图11是图10的金属编程单元的说明性电路图。如图11所示，晶体管结构24A可以被通路102和106配置以有效地用作共享栅极结构G2并且并联耦合在正电源终端（通路106）与输出终端（通路102）之间的4个P型晶体管。晶体管结构24B可以通过通路102和136进行配置以有效地用作共享栅极结构G4并且并联耦合在输出终端与电源接地终端（通路136）之间的2个N型晶体管。通路118可以被耦合到栅极结构G2和G4并且作为接收输入信号IN的输入终端。图10和图11的金属编程单元可以作为X2反相器，其利用具有图8和图9的反相器的两倍驱动强度的输出信号OUT来驱动输出终端。
单元12可以被金属编程以用作具有非整数倍驱动强度的反相器。如果需要，通过晶体管结构24A和24B中的金属层通路连接激活的源极-漏极区域的数量可以被调整以获得非整数驱动强度。例如，连接到图10的源极-漏极区域152和148的金属层通路连接可以被省略，从而将单元12编程为具有驱动强度在一倍与两倍单位反相器驱动强度之间的反相器。
如果需要，单元12可以被金属编程为具有少于单位驱动强度的反相器。图12是被编程为具有少于单位驱动强度的单元12的说明性版图。如图12所示，正电源终端（通路162）可以被耦合到结构24A的源极-漏极结构111。通路164可以将相应的源极-漏极结构114电气耦合至相邻的源极-漏极116，使得结构24A形成一对共享栅极结构G1的串联P型晶体管。
通路166可以被电气耦合到与源极-漏极结构116相关联的源极-漏极结构113。通路166可以将结构24A的源极-漏极结构113耦合到结构24B的源极-漏极结构142。与结构142相关联的源极-漏极结构156可以通过通路170被耦合到相邻的源极-漏极结构138以形成一对串联N型晶体管。通路172可以被耦合到源极-漏极结构140并且可以作为提供电源接地电压GND的电源接地终端。
图13是由图14的已编程单元12形成的反相器电路的说明性电路图。如图13所示，通路162、164和166将结构24A编程为在正电源终端与输出终端之间的一对串联P型晶体管。通路166、170和172将结构24B配置为在输出终端与电源接地终端之间的一对串联N型晶体管。栅极结构G1和G3可以通过通路168被电气耦合，其作为反相器电路的输入终端。图13的反相器电路有时可以被称为叠层晶体管反相器电路，因为每种类型的晶体管与相同类型的附加晶体管堆叠串联。
叠层晶体管反相器电路可以驱动驱动强度稍弱于单位反相器驱动强度的输出信号OUT，因为正电源电压在附加源极-漏极结构的两端被划分。叠层晶体管反相器电路的相对较弱的驱动强度可以适合于例如期望增加延迟的延迟电路的布置。
具有带有共享源极-漏极区域的多个栅极结构的金属可编程单元12可以被编程以形成具有多个输入的逻辑门。图14是被编程为逻辑或非（NOR）门的单元12的说明性版图。该逻辑NOR门可以接收输入信号A和B并且通过对输入信号执行逻辑NOR功能来产生输出信号OUT。
如图14所示，通路182可以作为提供正电源电压VDD的正电源终端。通路182可以被电气耦合到源极-漏极区域111、113、115和117（例如，源极-漏极区域111、113、115和117可以被短路到正电源终端）。通路184可以作为输入信号A的输入终端并且可以被耦合到栅极结构G1和G3。通路186可以作为输入信号B的输入终端并且被耦合到栅极结构G2和G4。通路188可以作为输出终端，在此处由单元12产生输出信号OUT。通路188可以被耦合到P型晶体管结构24A的源极-漏极区域110、112、146和148。通路188也可以被耦合到N型晶体管结构24B的源极-漏极区域154、137、140和142。通路190可以作为提供电源接地电压GND的电源接地终端。N型晶体管结构24B的源极-漏极区域138和156可以通过通路190被短路到电源接地终端。
图15是被金属编程为具有图14的NOR门配置的单元12的说明性电路图。如图15所示，通路182和188可以配置P型晶体管结构以用作并联耦合在正电源终端与输出终端之间的4组串联P型晶体管。
第一组串联P型晶体管包括横跨栅极结构G1和G2从源极-漏极结构111延伸到源极-漏极结构114和110的两个晶体管。在这种情况下，第一组晶体管包括第一晶体管，其在栅极结构G1处接收输入信号A，在源极-漏极结构111处接收电源电压VDD，并且通过共享的源极-漏极结构114被耦合到第二晶体管。第二晶体管在栅极结构G2处接收输入信号B并且通过源极-漏极结构110被耦合到输出终端。类似地，第二组串联P型晶体管包括横跨栅极结构G1和G2从源极-漏极结构113延伸到源极-漏极结构112的两个晶体管，第三组晶体管从源极-漏极结构115延伸到源极-漏极结构146，并且第四组晶体管从源极-漏极结构117延伸到源极-漏极结构148。
在NOR门操作过程中，当输入信号A和B都是逻辑0（例如，电源接地电压GND）时，串联P型晶体管对用于以正电源电压VDD（例如，逻辑1）驱动输出终端。单元12以逻辑1信号驱动输出信号OUT时的强度有时可以在本文中被称为单元12的逻辑1驱动强度。每一对串联P型晶体管对逻辑1驱动强度的一部分做出贡献。可以通过激活期望数量的P型晶体管（例如，并且停用结构24A的剩余P型晶体管）来对全部逻辑1驱动强度进行编程。例如，可以通过停用一对或更多对串联P型晶体管（例如，通过省略金属通路与将被停用的晶体管的源极-漏极结构和栅极结构之间的连接）来减少逻辑1驱动强度。
通路188和190可以将N型晶体管结构24B编程为由输入信号A控制的第一对并联N型晶体管以及由输入信号B控制的第二对并联N型晶体管。第一对N型晶体管包括横跨栅极结构G3从源极-漏极结构142延伸到源极-漏极结构156的第一晶体管以及横跨栅极结构G3从源极-漏极结构140延伸到源极-漏极结构138的第二晶体管。第一对N型晶体管通过通路184在共享栅极结构G3处接收输入信号A。类似地，第二对N型晶体管中的每一个经由通路186通过共享栅极结构G4接收输入信号B。
在NOR门操作过程中，第一对和第二对并联N型晶体管用于驱动处于逻辑0（例如，电源接地信号GND）的输出信号OUT。由输入信号A控制的第一对N型晶体管可以响应于接收具有逻辑1值的输入信号A以逻辑0驱动输出信号OUT，而由输入信号B控制的第二对晶体管可以响应于具有逻辑1值的输入信号A以逻辑0驱动输出信号OUT。
以逻辑0驱动输出信号OUT的强度有时在本文中可以被称为单元12的逻辑0驱动强度。结构24B的晶体管对总体逻辑0驱动强度做出贡献。基于金属层通路188和190的配置，单元12的逻辑0驱动强度可以被调整。为了增加逻辑0驱动强度，结构24B的附加晶体管可以被激活，反之晶体管可以被停用以降低逻辑0驱动强度。
作为示例，通路188可以被电气耦合到源极-漏极结构144并且通路190可以被电气耦合到源极-漏极区域145，从而形成与第一对N型晶体管并联的附加晶体管。在这种情况下，与输入信号A相关联的逻辑0驱动强度可以被增加（例如，因为附加晶体管由输入信号A通过栅极结构G3来控制并且对总体逻辑0驱动强度做出贡献）。类似地，通过将通路188耦合到源极-漏极结构155并且将通路190耦合到源极-漏极结构145以形成横跨栅极结构G4从源极-漏极结构145延伸到源极-漏极结构155的附加晶体管，可以增加与输入信号B相关联的逻辑0驱动强度。
单元12的逻辑0驱动强度和逻辑1驱动强度可以通过独立地配置P型晶体管结构24A和N型晶体管结构24B的金属层通路而被独立地调整。例如，结构24A可以被金属编程以相对于结构24B具有增加的驱动强度、减少的驱动强度或相似的驱动强度。
单元12可以被金属编程以用作任何期望的逻辑门，而无需修改晶体管结构的基础层（例如，无需修改利用基础层掩模形成的晶体管结构24A和24B）。图16是被编程为逻辑与非（NAND）门的单元12的说明性版图。该NAND门可以分别通过通路204和206接收输入信号A和B。该NAND门可以通过对输入信号A和B执行逻辑NAND功能而产生输出信号OUT。
如图16所示，通路202和208可以将P型结构24A配置为第一组和第二组并联晶体管。第一组并联晶体管可以共享栅极结构G1并且包括从源极-漏极结构111延伸到源极-漏极结构114的第一晶体管以及从源极-漏极结构113延伸到源极-漏极结构116的第二晶体管。第二组并联晶体管可以共享栅极结构G2并且可以包括在源极-漏极结构110和114之间延伸的第三晶体管以及在源极-漏极结构116和112之间延伸的第四晶体管。
通路208和210可以将N型结构24B配置为多对串联N型晶体管。每一对串联晶体管包括通过栅极结构G4接收输入信号B的第一晶体管以及通过栅极结构G3接收输入信号A的第二晶体管。例如，第一对串联晶体管包括在源极-漏极结构145和155之间延伸的第一晶体管以及在源极-漏极结构144和145之间延伸的第二晶体管。每对的第一和第二晶体管可以共享源极-漏极结构（例如，源极-漏极结构145、156或158）。
图17是图16所示的NAND门配置的说明性电路图。如图17所示，P型结构24A可以用于以逻辑1驱动输出信号OUT，而N型结构24B可以用于以逻辑0驱动输出信号OUT。P型结构的每一组并联晶体管的驱动强度可以通过将通路202和208耦合到期望数量的源极-漏极区域而被编程（例如，类似于调整结合图14所描述的结构24B的驱动强度）。结构24A的串联晶体管的驱动强度可以通过将通路208和210耦合到期望数量的源极-漏极区域而被编程（例如，类似于结合图14所描述的调整结构24A的驱动强度）。
图14-17中单元12被金属编程为双输入逻辑电路（例如双输入NOR门和NAND门）的示例仅是说明性的。如果需要，单元12可以被金属编程以处理任何期望数量的输入信号。例如，每个栅极结构可以接收不同的输入信号，或者多组栅极结构可以共享输入信号。单元12可以具有能够被金属编程以接收输入信号的多个栅极结构（例如，2个、3个、4个或更多个）。每个栅极结构可以具有多个相关联的沟道以及相应的源极-漏极结构（例如，多个鳍形件）。可以基于单元12的可用资源（例如，多少个栅极结构是可用的以及为每个栅极结构提供多少个鳍形件）形成处理任何期望数量的输入的逻辑电路。
在一些布置中，源极-漏极结构可以接收输入信号。图18是单元12被金属编程以作为能够被控制以传递多个输入信号到输出终端的信号总线的说明性图。如图18所示，总线输入信号I0、I1、I2、I3、I4、I5和I6可以通过耦合到源极-漏极结构111、113、115、117、144、142和140的金属层通路而被提供给这些源极-漏极结构。可以通过耦合到源极-漏极结构的金属层通路在源极-漏极结构110、112、146、148、155、154和137处提供相应的总线输出信号O0、O1、O2、O3、O4、O5和O6。可以在栅极结构G1、G2、G3和G4处提供总线控制信号S1、S2、S3和S4。
图18的信号总线布置可以由图19的电路图表示。如图19所示，当控制信号S1和S2是逻辑0并且控制信号S3和S4是逻辑1时，总线输入信号可以被传递到总线输出（例如，因为P型晶体管被逻辑0栅极信号激活，而N型晶体管被逻辑1栅极信号激活）。如果需要，P型晶体管结构24A和N型晶体管结构24B的栅极结构可以共享输入信号。例如，栅极结构G1和G3可以通过将结构G1和G3耦合在一起的金属层通路共享控制信号S1。
图20是显示金属可编程集成电路例如图10的器件10可以如何被形成并配置（被编程）的说明性横截面图。
在初始步骤302期间，可以提供衬底22。在步骤304期间，可以利用基础层掩模（308）（例如，借助基础层掩模利用光刻法和蚀刻操作）在衬底22中形成单元12的晶体管结构。基础层掩模308可以定义一组合适的图案以便形成晶体管结构例如图3-6的晶体管结构24或结构24A。可以利用基础层掩模308形成多栅极晶体管结构例如鳍式场效应晶体管。可以借助基础层掩模308形成的晶体管结构可以包括栅极结构、源极-漏极结构、沟道结构以及其他晶体管结构。
在随后的步骤306期间，可以将金属层沉积在衬底22以及单元12的晶体管结构上方。在图20的示例中，形成了金属层M0、M1和M2。然而，该示例仅是说明性的。可以在衬底22上形成任何期望数量的金属层。金属层掩模310可以被用于在金属层中形成导电通路（互连）。例如，可以利用金属层掩模310来形成图1的单元内通路14B和单元内通路14A。利用金属层掩模310形成的通路可以有效地对单元12进行编程以执行期望的电路功能。例如，一些单元12可以被金属编程为具有期望驱动强度的反相器（例如，如图8、图10或图12所示）。其他的单元12可以被金属编程为多输入逻辑门例如图14和图16的NAND门和NOR门。另外其他的单元12可以被金属编程为图19所示的信号总线。
图21是可以被执行以制造和配置金属可编程集成电路的说明性步骤的流程图320。
在步骤322期间，可以为金属可编程集成电路生成基础层掩模。基础层掩模可以定义重复的单元布置例如单元的阵列。每个单元可以包括具有金属可编程配置的晶体管结构。作为一个示例，可以生成图20的基础层掩模。所述晶体管结构可以包括多栅极晶体管结构例如鳍式场效应晶体管结构。
在步骤324期间，可以利用基础层掩模在衬底上形成金属可编程集成电路的重复单元布置的晶体管结构（例如，如图20的步骤304所示）。
在步骤326期间，可以（例如，由逻辑设计者）提供定制逻辑设计。可以在计算装置处接收定制逻辑设计。
在步骤328期间，计算装置可以识别适当的金属层通路以便利用由基础层掩模定义的单元实现定制逻辑设计。所识别的金属层通路可以取决于由基础层掩模为每个单元定义的资源。例如，所识别的金属层通路可以取决于每个单元定义多少个栅极结构、沟道结构、源极-漏极结构。作为另一个示例，所识别的金属层通路可以取决于单元的拓扑结构（例如，在每个单元的晶体管结构中哪些栅极结构和源极-漏极区域被共享）。金属层通路可以被用于配置每个单元的驱动强度（例如，通过选择性地启用和禁用每个单元的部分晶体管结构）。
在步骤330期间，掩模生成装置可以被用于生成所识别的金属层通路的金属层掩模。该金属层掩模可以包括与所识别的金属层通路相对应的图案。如果需要，可以生成多个金属层掩模（例如，可以为每个金属层生成金属层掩模）。
在步骤332期间，金属层掩模可以被用于在衬底上方的金属层中形成所识别的金属层通路，以便金属可编程集成电路被配置以实现定制逻辑设计（例如，如图20的步骤306所示）。每个单元可以被配置以实现定制逻辑设计的逻辑功能并且被配置以产生具有期望驱动强度的输出信号。流程图320的操作随后可以通过可选路径334返回到步骤324和326，以便利用通过生成附加金属层掩模而在先前生成的基础层掩模来制造不同设计的集成电路。
附加实施例1.一种集成电路，其包括：金属可编程单元阵列，其中所述金属可编程单元阵列的每个单元包括栅极结构以及至少部分被所述栅极结构封闭的多个沟道结构。
附加实施例2.如附加实施例1所限定的集成电路，其中所述金属可编程单元阵列的每个单元进一步包括：耦合到所述沟道结构的多个源极-漏极结构。
附加实施例3.如附加实施例2所限定的集成电路，其进一步包括：衬底，其中所述金属可编程单元阵列被形成在所述衬底中；以及覆盖所述衬底的至少一个金属互连层。
附加实施例4.如附加实施例3所限定的集成电路，其中所述金属可编程单元阵列至少包括第一和第二金属可编程单元，所述集成电路进一步包括：在所述金属互连层中的第一组通路，其配置所述第一金属可编程单元以执行第一逻辑功能；以及在所述金属互连层中的第二组通路，其配置所述第二金属可编程单元以执行第二逻辑功能。
附加实施例5.如附加实施例4所限定的集成电路，其中所述金属层中的所述第一组通路将所述第一金属可编程单元配置为具有第一输出驱动强度的第一反相器，并且其中所述金属层中的所述第二组通路将所述第二金属可编程单元配置为反相器具有不同于所述第一输出驱动强度的第二输出驱动强度的第二反相器。
附加实施例6.如附加实施例4所限定的集成电路，其中所述第一逻辑功能包括逻辑与非功能。
附加实施例7.如附加实施例4所限定的集成电路，其中所述金属可编程单元阵列的每个单元的所述栅极结构包括第一栅极结构，其中所述沟道结构包括第一组沟道结构，其中所述源极-漏极结构包括第一组和第二组源极-漏极结构，并且其中所述金属可编程单元阵列的每个单元进一步包括：第二栅极结构，至少部分被所述第二栅极结构封闭的第二组沟道结构，以及耦合到所述第二组沟道结构的第三组源极-漏极结构，其中所述第二组源极-漏极结构被耦合到所述第二组沟道结构和所述第一组沟道结构。
附加实施例8.如附加实施例4所限定的集成电路，其中所述栅极结构、所述沟道结构以及所述源极-漏极结构形成P型晶体管结构。
附加实施例9.如附加实施例8所限定的集成电路，其中所述金属可编程单元阵列的每个单元进一步包括：N型晶体管结构，其包括：附加栅极结构，至少部分被所述附加栅极结构封闭的多个附加沟道结构，以及耦合到所述多个附加沟道结构的多个附加源极-漏极结构。
附加实施例10.如附加实施例9所限定的集成电路，其中所述第一组通路仅被电气耦合到所述第一金属可编程单元的所述源极-漏极区域的子集。
附加实施例11.如附加实施例10所限定的集成电路，其中所述第一组通路将所述P型晶体管结构电气耦合到所述N型晶体管结构。
附加实施例12.如附加实施例4所限定的集成电路，其中覆盖所述衬底的所述至少一个金属层包括覆盖所述衬底的第一和第二金属层，并且其中所述第一组和第二组通路被形成在所述第一和第二金属层中。
附加实施例13.一种制造具有衬底的金属可编程集成电路的方法，所述方法包括：借助基础层掩模，在所述衬底中形成金属可编程单元阵列，其中每个金属可编程单元包括栅极结构以及耦合到所述栅极结构的多对源极-漏极区域。
附加实施例14.如附加实施例13所限定的方法，其中在所述衬底中形成所述金属可编程单元阵列包括：借助所述基础层掩模，形成每个金属可编程单元的多个沟道结构，其中每个沟道结构延伸穿过在相应一对源极-漏极区域之间的金属可编程单元的栅极结构。
附加实施例15.如附加实施例14所限定的方法，其中每个金属可编程单元包括鳍式场效应晶体管，并且其中形成所述多个沟道结构包括形成所述鳍式场效应晶体管的多个鳍形件。
附加实施例16.如附加实施例15所限定的方法，其进一步包括：基于定制逻辑设计生成金属层掩模；以及借助所述金属层掩模，在覆盖所述衬底的至少一个金属互连层中形成通路，其中所述通路配置所述阵列的所述金属可编程单元以执行所述定制逻辑设计的逻辑功能。
附加实施例17.如附加实施例16所限定的方法，其中形成所述通路包括：形成所述通路以便至少一些所述金属可编程单元用不同的输出驱动强度进行配置。
附加实施例18.如附加实施例17所限定的方法，其中形成所述通路以便至少一些所述金属可编程单元用不同的输出驱动强度进行配置包括：形成耦合到所述阵列的第一金属可编程单元的所述源极-漏极区域的第一子集的第一组通路，其中所述第一组通路配置所述第一金属可编程单元以执行第一逻辑功能；以及形成耦合到所述阵列的第二金属可编程单元的所述源极-漏极区域的第二子集的第二组通路，其中所述第二组通路配置所述第二金属可编程单元以执行第二逻辑功能，并且其中所述第一子集大于所述第二子集。
附加实施例19.一种集成电路，其包括：多个金属可编程单元，其中所述金属可编程单元中的至少一个金属可编程单元包括：多栅极晶体管结构。
附加实施例20.如附加实施例19所限定的集成电路，其中所述多栅极晶体管结构包括P型多栅极晶体管结构，并且其中所述金属可编程单元中的所述至少一个金属可编程单元进一步包括N型多栅极晶体管结构。
附加实施例21.如附加实施例20所限定的集成电路，其中所述P型多栅极晶体管结构包括具有与第一栅极结构相关联的第一组鳍形件的P型鳍式场效应晶体管，并且其中所述N型多栅极晶体管结构包括具有与第二栅极结构相关联的第二组鳍形件的N型鳍式场效应晶体管。
附加实施例22.如附加实施例21所限定的集成电路，其中所述P型鳍式场效应晶体管包括与所述第一组鳍形件相关联的第三栅极结构，并且其中所述N型鳍式场效应晶体管包括与所述第二组鳍形件相关联的第四栅极结构。
附加实施例23.如附加实施例22所限定的集成电路，其进一步包括：衬底，在其中形成所述金属可编程单元；覆盖所述衬底的至少一个金属层；以及一组通路，其被耦合到所述第一组和第二组鳍形件的子集，其中该组通路配置所述P型和N型鳍式场效应晶体管以执行逻辑功能。
前述内容仅说明本发明的原理，而本领域技术人员能够在不脱离本发明的范围及精神的情况下做出各种修改。前述实施例可以被单独实现或以任何组合形式实现。

Claims (23)

1.一种集成电路，其包括：
金属可编程单元阵列，其中所述金属可编程单元阵列的每个单元包括：
栅极结构；以及
多个沟道结构，其至少部分被所述栅极结构封闭。
2.根据权利要求1所述的集成电路，其中所述金属可编程单元阵列的每个单元进一步包括：
多个源极-漏极结构，其被耦合到所述多个沟道结构。
3.根据权利要求2所述的集成电路，其进一步包括：
衬底，其中所述金属可编程单元阵列被形成在所述衬底中；以及
覆盖所述衬底的至少一个金属互连层。
4.根据权利要求3所述的集成电路，其中所述金属可编程单元阵列至少包括第一和第二金属可编程单元，所述集成电路进一步包括：
所述金属互连层中的第一组通路，其配置所述第一金属可编程单元以执行第一逻辑功能；以及
所述金属互连层中的第二组通路，其配置所述第二金属可编程单元以执行第二逻辑功能。
5.根据权利要求4所述的集成电路，其中所述金属层中的所述第一组通路将所述第一金属可编程单元配置为具有第一输出驱动强度的第一反相器，并且其中所述金属层中的所述第二组通路将所述第二金属可编程单元配置为具有不同于所述第一输出驱动强度的第二输出驱动强度的第二反相器。
6.根据权利要求4所述的集成电路，其中所述第一逻辑功能包括逻辑与非功能即NAND功能。
7.根据权利要求4所述的集成电路，其中所述金属可编程单元阵列的每个单元的所述栅极结构包括第一栅极结构，其中所述多个沟道结构包括第一组沟道结构，其中所述多个源极-漏极结构包括第一组和第二组源极-漏极结构，并且其中所述金属可编程单元阵列的每个单元进一步包括：
第二栅极结构；
第二组沟道结构，其至少部分被所述第二栅极结构封闭；以及
第三组源极-漏极结构，其被耦合到所述第二组沟道结构，其中所述第二组源极-漏极结构被耦合到所述第二组沟道结构和所述第一组沟道结构。
8.根据权利要求4所述的集成电路，其中所述栅极结构、所述多个沟道结构和所述多个源极-漏极结构形成P型晶体管结构。
9.根据权利要求8所述的集成电路，其中所述金属可编程单元阵列的每个单元进一步包括：
N型晶体管结构，其包括：
附加栅极结构；
多个附加沟道结构，其至少部分被所述附加栅极结构封闭；以及
多个附加源极-漏极结构，其被耦合到所述多个附加沟道结构。
10.根据权利要求9所述的集成电路，其中所述第一组通路仅被电耦合到所述第一金属可编程单元的所述源极-漏极区域的子集。
11.根据权利要求10所述的集成电路，其中所述第一组通路将所述P型晶体管结构电耦合到所述N型晶体管结构。
12.根据权利要求4所述的集成电路，其中覆盖所述衬底的所述至少一个金属层包括覆盖所述衬底的第一和第二金属层，并且其中所述第一组和第二组通路被形成在所述第一和第二金属层中。
13.一种制造具有衬底的金属可编程集成电路的方法，该方法包括：
借助基础层掩模，在所述衬底中形成金属可编程单元阵列，其中每个金属可编程单元包括栅极结构以及耦合到所述栅极结构的多个源极-漏极区域对。
14.根据权利要求13所述的方法，其中在所述衬底中形成所述金属可编程单元阵列包括：
借助所述基础层掩模，为每个金属可编程单元形成多个沟道结构，其中每个沟道结构延伸穿过在各自源极-漏极区域对之间的所述金属可编程单元的所述栅极结构。
15.根据权利要求14所述的方法，其中每个金属可编程单元包括鳍式场效应晶体管，并且其中形成所述多个沟道结构包括形成所述鳍式场效应晶体管的多个鳍形件。
16.根据权利要求15所述的方法，其进一步包括：
基于定制逻辑设计生成金属层掩模；以及
借助所述金属层掩模，在覆盖所述衬底的至少一个金属互连层中形成所述多个通路，其中所述多个通路配置所述阵列的所述金属可编程单元以执行所述定制逻辑设计的逻辑功能。
17.根据权利要求16所述的方法，其中形成所述多个通路包括：
形成所述多个通路以使得至少一些所述金属可编程单元通过不同的输出驱动强度而被配置。
18.根据权利要求17所述的方法，其中形成所述多个通路以使得至少一些所述金属可编程单元通过不同的输出驱动强度而被配置包括：
形成耦合到所述阵列的第一金属可编程单元的所述源极-漏极区域的第一子集的第一组通路，其中所述第一组通路配置所述第一金属可编程单元以执行第一逻辑功能；以及
形成耦合到所述阵列的第二金属可编程单元的所述源极-漏极区域的第二子集的第二组通路，其中所述第二组通路配置所述第二金属可编程单元以执行第二逻辑功能，并且其中所述第一子集大于所述第二子集。
19.一种集成电路，其包括：
多个金属可编程单元，其中所述多个金属可编程单元的至少一个金属可编程单元包括：
多栅极晶体管结构。
20.根据权利要求19所述的集成电路，其中所述多栅极晶体管结构包括P型多栅极晶体管结构，并且其中所述多个金属可编程单元的所述至少一个金属可编程单元进一步包括N型多栅极晶体管结构。
21.根据权利要求20所述的集成电路，其中所述P型多栅极晶体管结构包括具有与第一栅极结构相关联的第一多个鳍形件的P型鳍式场效应晶体管，并且其中所述N型多栅极晶体管结构包括具有与第二栅极结构相关联的第二多个鳍形件的N型鳍式场效应晶体管。
22.根据权利要求21所述的集成电路，其中所述P型鳍式场效应晶体管包括与所述第一多个鳍形件相关联的第三栅极结构，并且其中所述N型鳍式场效应晶体管包括与所述第二多个鳍形件相关联的第四栅极结构。
23.根据权利要求22所述的集成电路，其进一步包括：
衬底，在其中形成所述多个金属可编程单元；
覆盖所述衬底的至少一个金属层；以及
耦合到所述第一和第二多个鳍形件的子集的一组通路，其中该组通路配置所述P型和N型鳍式场效应晶体管以执行逻辑功能。
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