CN109075126B - 半导体集成电路装置 - Google Patents

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Abstract

提供有利于容易地制造使用了纳米线FET的半导体集成电路装置的布局结构。标准单元(1)所包含的纳米线FET(P1)具有沿X方向延伸的Na(Na是2以上的整数)根纳米线(11)，标准单元(2)所包含的纳米线FET(P2)具有沿X方向延伸的Nb(Nb是1以上且小于Na的整数)根纳米线(13)。纳米线FET(P1)的焊盘(21、22)和纳米线FET(P2)的焊盘(25、26)的在Y方向上的两端中的至少一端的位置一致。

Description

半导体集成电路装置
技术领域
本公开涉及一种半导体集成电路装置，其具有使用纳米线FET(Field EffectTransistor，场效应晶体管)的标准单元。
背景技术
作为在半导体基板上形成半导体集成电路的方法，标准单元法已为人所知。标准单元法是指，预先准备好具有特定逻辑功能的基本单位(例如，反相器、锁存器、触发器及全加器等)以作为标准单元，并将多个标准单元布置在半导体基板上后，将这些标准单元用布线连接起来，由此设计LSI(Large Scale Integration，大规模集成电路)芯片的方法。
另外，作为LSI的基本构成元素的晶体管通过缩小(缩放)栅极长度，实现了集成度的提高、工作电压的降低和工作速度的提高。然而，近年来，由过度的缩放引起的断态电流和由此引起的功耗的显着增加成为问题。为了解决这个问题，已经广泛研究了将晶体管结构从以往的平面型改变为立体型的立体结构晶体管。纳米线FET作为其中的一个例子而受到瞩目。
在非专利文献1、2中公开了纳米线FET的制造方法的示例。
非专利文献1：S.Bangsaruntip，等人的“High performance and highly uniformgate-all-around silicon nanowire MOSFETs with wire size dependent scaling”，IEEE国际电子元件会议(IEDM)，2009年(S.Bangsaruntip，et al. “High performance andhighly uniform gate-all-around silicon nanowire MOSFETs with wire sizedependent scaling”，Electron Devices Meeting (IEDM)，2009IEEE International)
非专利文献2：Isaac Laucer，等人的“Si Nanowire CMOS Fabricated withMinimal Deviation from RMG Fin FET Technology Showing Record Performance”，2015年超大规模集成电路学术讨论会技术论文摘要(Isaac Laucer，et al.“Si NanowlreCMOS Fabricated with Minimal Deviation from RMG Fin FET Technology ShowingRecord Performance”，2015Symposium on VLSI Technology Digest of TechnicalPapers)
发明内容
-发明所要解决的技术问题-
到目前为止，还没有对使用纳米线FET的标准单元的结构以及使用纳米线FET的半导体集成电路的布局进行具体的探讨。
本公开涉及使用纳米线FET的半导体集成电路装置，并且提供有利于容易地制造的布局结构。
-用以解决技术问题的技术方案一
在本公开的第一方面中，半导体集成电路装置具有第一标准单元以及第二标准单元，所述第一标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)，所述第二标准单元具有第二纳米线FET。所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极， Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内。所述第二纳米线FET具有 Nb根第二纳米线、一对第二焊盘以及第二栅电极，Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内。所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的、在所述第二方向上的两端中的至少一端的位置一致。
根据该方面，第一标准单元所包含的第一纳米线FET具有沿第一方向延伸的Na(Na是2以上的整数)根纳米线，第二标准单元所包含的第二纳米线FET具有沿第一方向延伸的Nb(Nb是1以上且小于Na的整数)根纳米线。而且，第一纳米线FET的焊盘和第二纳米线FET的焊盘的在垂直于第一方向的第二方向上的两端中至少一端的位置一致。因此，对于纳米线的根数不相等的第一纳米线FET以及第二纳米线FET而言，能够使在第二方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
在本公开的第二方面中，半导体集成电路装置具有标准单元，所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，所述第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管。所述第一纳米线FET具有纳米线、一对焊盘以及栅电极，所述纳米线沿第一方向延伸，一对所述焊盘分别布置在所述纳米线的在所述第一方向上的两端，一对所述焊盘与所述纳米线相连接，所述栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述纳米线的周围的方式布置在所述纳米线的在所述第一方向上的规定范围内。所述第二纳米线FET 具有虚设纳米线以及虚设栅电极，所述虚设纳米线布置在所述第一纳米线 FET的焊盘之间，且沿所述第一方向延伸，所述虚设栅电极与所述第一纳米线FET的栅电极布置在同一直线上，且所述虚设栅电极与所述栅电极相分离，所述虚设栅电极以包围所述虚设纳米线的周围的方式布置在所述虚设纳米线的在所述第一方向上的规定范围内。
根据该方面，标准单元具有第一纳米线FET以及第二纳米线FET，第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管。第二纳米线 FET具有虚设纳米线以及虚设栅电极，虚设纳米线布置在第一纳米线FET 的焊盘之间，虚设栅电极布置在与第一纳米线FET的栅电极相同的直线上，且与该栅电极分离，并且虚设栅电极以包围虚设纳米线的周围的方式布置。因此，对于第一纳米线FET而言，能够容易地使在第二方向上的焊盘端部的位置与其他纳米线FET对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
在本公开的第三方面中，半导体集成电路装置具有标准单元，所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，所述第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管。所述第一纳米线FET具有纳米线、一对焊盘以及栅电极，所述纳米线沿第一方向延伸，一对所述焊盘分别布置在所述纳米线的在所述第一方向上的两端，一对所述焊盘与所述纳米线相连接，所述栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述纳米线的周围的方式布置在所述纳米线的在所述第一方向上的规定范围内。所述第二纳米线FET 具有虚设纳米线以及虚设焊盘，所述虚设纳米线以平行于所述第一纳米线 FET的纳米线且沿所述第一方向延伸的方式布置，所述虚设焊盘布置在所述虚设纳米线的在所述第一方向上的两端中的至少一端，所述虚设焊盘与所述虚设纳米线相连接。所述虚设焊盘与所述第一纳米线FET的焊盘并排布置在所述第二方向上，所述虚设焊盘与该焊盘相分离。
根据该方面，标准单元具有第一纳米线FET以及第二纳米线FET，第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管。第二纳米线 FET具有虚设纳米线以及虚设焊盘，虚设纳米线以平行于第一纳米线FET 的纳米线且沿第一方向延伸的方式布置，虚设焊盘布置在虚设纳米线的第一方向上的两端中的至少一端，虚设焊盘布置为和第一纳米线FET的焊盘排列在垂直于第一方向的第二方向上，且与该焊盘分离。因此，对于第一纳米线FET而言，能够容易地使在第二方向上的包含焊盘以及虚设焊盘的区域的端部的位置与其他纳米线FET对齐。因此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
在本公开的第四方面中，半导体集成电路装置具有标准单元，所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET。所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内。所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内。所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致。
根据该方面，在标准单元中，第一纳米线FET具有沿第一方向延伸的 Na(Na是2以上的整数)根纳米线，第二纳米线FET具有沿第一方向延伸的Nb(Nb是1以上且小于Na的整数)根纳米线。而且，第一纳米线FET 的焊盘和第二纳米线FET的焊盘的、在垂直于第一方向的第二方向上的两端中的至少一端的位置对齐。因此，对于纳米线的根数不相等的第一纳米线FET以及第二纳米线FET而言，能够使在第二方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
-发明的效果-
根据本公开，对于使用纳米线FET的半导体集成电路装置而言，制造变得容易，并且能够抑制制造偏差，从而能够提高成品率。
附图说明
图1是示出第一实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。
图2是图1的布局结构的截面图。
图3是示出第一实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。
图4是示出第一实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。
图5是示出第一实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。
图6是示出第二实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。
图7是示出第三实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。
图8(a)和图8(b)示出第三实施方式中的标准单元的其他示例。
图9是示出第四实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。
图10是示出第五实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。
图11是图10的标准单元的电路图。
图12是示出第一实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。
图13示出图1的布局结构示例的变形例。
图14是示出纳米线FET的基本结构的示意图。
图15是示出纳米线FET的基本结构的示意图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下实施方式中，半导体集成电路装置具有多个标准单元，上述的多个标准单元中的至少一部分具有纳米线FET(Field EffectTransistor，场效应晶体管)。
图14是示出纳米线FET的基本结构的示例的示意图(也称为栅极全包围(GAA：GateAll Around)结构)。纳米线FET是指使用了细线(纳米线)的 FET，其中，该细线(纳米线)供电流流动。纳米线例如由硅形成。如图14 所示，在基板上，纳米线以在水平方向上延伸的方式形成，即以平行于基板而与基板并列地延伸的方式形成，其两端与成为纳米线FET的源极区以及漏极区的结构物相连接。在本申请的说明书中，在纳米线FET中，将与纳米线的两端相连接且成为纳米线FET的源极区以及漏极区的结构物称为焊盘。在图14中，在硅基板的上部形成有浅沟槽隔离结构(STI，Shallow Trench Isolation)，但是在纳米线的下方(阴影部分)，硅基板露出在外。需要说明的是，实际上，在某些情况下，阴影部分被热氧化膜等覆盖，但是，在图14中为了简单起见而省略了图示。
纳米线的周围经由氧化硅膜等绝缘膜被例如由多晶硅形成的栅电极环绕。焊盘以及栅电极形成在基板表面上。根据这种结构，纳米线的沟道区的上部、两个侧部以及下部完全被栅电极包围，所以电场均匀地施加于沟道区，由此，FET的开关特性变得良好。
需要说明的是，焊盘中的至少纳米线所连接的部分为源极/漏极区，但是在一些情况下，与纳米线所连接的部分相比位于下方的部分不一定为源极/漏极区。另外，有时纳米线的一部分(未被栅电极包围的部分)也为源极/ 漏极区。
另外，在图14中，在纵向上，即在垂直于基板的方向上布置有2根纳米线。然而，在纵向上布置的纳米线的根数不限于2根，可以在纵向上布置1根，也可以在纵向上并排布置3根以上。另外，在图14中，最上方的纳米线的上端和焊盘上端具有相等的高度。然而，没有必要使上述高度相等，焊盘上端也可以高于最上方的纳米线的上端。
另外，如图15所示，在一些情况下，在基板的上表面上形成有隐埋氧化物(BOX，Buried Oxide)，在该BOX上形成有纳米线FET。
(第一实施方式)
图1是示出第一实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。图1中所示的标准单元1、2分别使用纳米线FET构成具有输入A和输出Y的反相器。在图1中，将图中的横向设为X方向(对应于第一方向)，并将图中的纵向设为Y方向(对应于第二方向)。这同样适用于以下的布局俯视图。在图1中，标准单元1、2布置在沿X方向延伸的相同单元列中。
在标准单元1、2中，P型晶体管区域PA和N型晶体管区域NA在Y 方向上并排布置。标准单元1、2分别具有2个纳米线FET。即，在标准单元1中，P型纳米线FET P1布置在P型晶体管区域PA中，N型纳米线 FET N1布置在N型晶体管区域NA中。另外，在标准单元2中，P型纳米线FET P2布置在P型晶体管区域PA中，N型纳米线FET N2布置在N型晶体管区域NA中。
在标准单元1中，纳米线FET P1、N1分别具有沿X方向延伸的并排布置的Na(Na是2以上的整数)根纳米线11、Na根纳米线12。在此，纳米线11、12分别在Y方向上并排布置4根。另外，纳米线11、12分别在纵向上，即在垂直于基板的方向上布置有2根，纳米线11总共布置有8根 (Na＝8)，纳米线12总共布置有8根(Na＝8)。在标准单元2中，纳米线FET P2、N2分别具有沿X方向延伸的并排布置的纳米线13、14，纳米线13、 14分别布置有Nb(Nb是1以上且小于Na的整数)根。在此，纳米线13、 14分别在Y方向上并排布置2根。另外，纳米线13、14分别在纵向上，即在垂直于基板的方向上布置2根，纳米线13总共布置有4根(Nb＝4)，纳米线14总共布置有4根(Nb＝4)。纳米线11、12、13、14呈圆柱形，且在基板上沿水平方向延伸，即平行于基板而延伸，纳米线11、12、13、14 例如由硅形成。另外，与纳米线11相连接的一对焊盘21、22以及与纳米线12相连接的一对焊盘23、24设置在标准单元1中，与纳米线13相连接的一对焊盘25、26以及与纳米线14相连接的一对焊盘27、28设置在标准单元2中。焊盘21、22、25、26的至少在与纳米线11、13相连接的部分处导入有P型杂质，焊盘21、22、25、26成为纳米线FET P1、P2的源极区或漏极区。焊盘23、24、27、28的至少在与纳米线12、14相连接的部分处导入有N型杂质，焊盘23、24、27、28成为纳米线FET N1、N2的源极区或漏极区。
另外，在此，焊盘21、22、23、24在Y方向上分别形成有4个，它们是相分离的。焊盘21的分离的4个部分分别与在Y方向上布置的4根纳米线11相连接。焊盘22的分离的4个部分分别与在Y方向上布置的4 根纳米线11相连接。焊盘23的分离的4个部分分别与在Y方向上布置的4根纳米线12相连接。焊盘24的分离的4个部分分别与在Y方向上布置的4根纳米线12相连接。另外，在此，焊盘25、26、27、28在Y方向上分别形成有2个，它们是相分离的。焊盘25的分离的2个部分分别与在Y 方向上布置的2根纳米线13相连接。焊盘26的分离的2个部分分别与在 Y方向上布置的2根纳米线13相连接。焊盘27的分离的2个部分分别与在Y方向上布置的2根纳米线14相连接。焊盘28的分离的2个部分分别与在Y方向上布置的2根纳米线14相连接。
另外，在Y方向上呈直线状延伸的栅极布线31布置在标准单元1中，在Y方向上呈直线状延伸的栅极布线32布置在标准单元2中。栅极布线 31是通过将纳米线FET P1的栅电极31p和纳米线FET N1的栅电极31n 一体地形成而构成的，栅极布线31以包围纳米线11、12的周围的方式布置在纳米线11、12的在X方向上的规定范围内。栅极布线32是通过将纳米线FET P2的栅电极32p和纳米线FET N2的栅电极32n一体地形成而构成的，栅极布线32以包围纳米线13、14的周围的方式布置在纳米线13、 14的在X方向上的规定范围内。另外，沿Y方向延伸的虚设栅极布线33a、 33b、34a、34b分别布置在标准单元1、2的单元框架(cell frame)CF的侧边上。
金属布线层M1形成在纳米线FET P1、P2、N1、N2的上层。在金属布线层M1中，作为用于提供电源电位的第一电源布线的布线VDD布置在单元框架CF的上侧边，作为用于提供接地电位的第二电源布线的布线 VSS布置在单元框架CF的下侧边。另外，在金属布线层M1中，布线 41a～41d形成在标准单元1中，并且布线42a～42d形成在标准单元2中。
在标准单元1中，布线41a以从布线VDD沿Y方向向下延伸的方式形成，其经由局部布线45a与焊盘21相连接。布线41b以从布线VSS沿 Y方向向上延伸的方式形成，其经由局部布线45b与焊盘23相连接。布线 41c用于连接焊盘22、24，其经由局部布线45c与焊盘22相连接，并且经由局部布线45d与焊盘24相连接。布线41d经由局部布线45e与栅极布线 31相连接。布线41c、41d分别对应于标准单元1所构成的反相器的输出 Y、输入A。
在标准单元2中，布线42a以从布线VDD沿Y方向向下延伸的方式形成，其经由局部布线46a与焊盘25相连接。布线42b以从布线VSS沿 Y方向向上延伸的方式形成，其经由局部布线46b与焊盘27相连接。布线 42c用于连接焊盘26、28，其经由局部布线46c与焊盘26相连接，并且经由局部布线46d与焊盘28相连接。布线42d经由局部布线46e与栅极布线 32相连接。布线42c、42d分别对应于标准单元2所构成的反相器的输出 Y、输入A。
图2是沿图1的布局结构的线X-X’的截面图。如图2所示，金属布线层M1的布线41a、41c经由接触部43与局部布线45a、45c相连接。接触部43与金属布线层M1的布线41a、41c一起通过双镶嵌工艺(Dual damascene process)形成。需要说明的是，接触部43可以形成为与金属布线层M1的布线41a、41c相独立。此外，金属布线层M1的布线41a、41c 例如由Cu制成，在其表面上形成有例如含有钽或氮化钽的阻挡金属48。局部布线45a、45c例如由钨制成，在其表面上形成有例如含有钛或氮化钛的胶膜47。需要说明的是，局部布线45a、45c也可以由钴形成。在这种情况下，可以省略形成胶膜47。另外，在焊盘21、22的表面上形成有例如由镍或钴等制成的硅化物膜49。
层间绝缘膜146a、146b例如是氧化硅膜。层间绝缘膜146c是诸如SiOC 或多孔膜那样的低介电常数膜。需要说明的是，层间绝缘膜146c可以具有两层或两层以上的层叠结构。
栅电极31例如由多晶硅形成。需要说明的是，栅电极31也可以由含有氮化钛等金属的材料形成。另外，栅极绝缘膜例如是氧化硅膜，其例如通过热氧化方法形成。需要说明的是，栅极绝缘膜也可以由铪、锆、镧、钇、铝、钛或钽的氧化物形成。
由图2的截面图可知，焊盘21～28的下表面位于比纳米线11、12、13、 14的下表面低的位置上。另外，纳米线11、12、13、14的上表面位于与焊盘21～28的上表面相等的高度上。而且，栅电极31p、32p、31n、32n 以环绕纳米线11、12、13、14的周围的方式形成。即，形成在纳米线11、 12、13、14中的沟道区的上表面、两个侧面和下表面全部都经由绝缘膜而被栅电极31p、32p、31n、32n包围。需要说明的是，纳米线11、12、13、 14的上表面也可以位于比焊盘21～28的上表面低的位置上。
需要说明的是，在基板的上表面上也可以形成有BOX(Buried Oxide，隐埋氧化物)。
需要说明的是，在此，金属布线41a～41d与焊盘21、22、23、24以及栅极布线31之间的连接形式是经由局部布线45a、45b、45c、45d、45e以及接触部43的连接，金属布线42a～42d与焊盘25、26、27、28以及栅极布线32之间的连接形式是经由局部布线46a、46b、46c、46d、46e以及接触部43的连接。然而，金属布线与焊盘以及栅极布线之间的连接形式也可以是未经由接触部而是仅经由局部布线的连接，还可以是未经由局部布线而是仅经由接触部的连接。
图1的布局结构具有如下特征。
在P型晶体管区域PA中，对标准单元1的纳米线FET P1和标准单元 2的纳米线FETP2进行比较。就纳米线FET P1的焊盘21、22和纳米线 FET P2的焊盘25、26而言，Y方向上的靠近布线VDD的端部(图中的上端)的位置是对齐的(图1的虚线a)。另外，就纳米线FET P1的纳米线11 和纳米线FET P2的纳米线13而言，Y方向上的最靠近焊盘上端的纳米线的位置是对齐的(图1的虚线b)。需要说明的是，在此，纳米线FET P2的 2根纳米线13的位置在Y方向上也分别与纳米线FET P1的纳米线11中附图中的上侧的2根纳米线11的位置对齐。
在N型晶体管区域NA中也是相同的。纳米线FET N1的焊盘23、24 和纳米线FET N2的焊盘27、28的在Y方向上的靠近布线VSS的端部(图中的下端)的位置对齐。另外，纳米线FET N1的纳米线12和纳米线FET N2 的纳米线14的在Y方向上的最靠近焊盘下端的纳米线的位置对齐。需要说明的是，在此，纳米线FET N2的2根纳米线14的位置在Y方向上也分别与纳米线FET N1的纳米线12中附图中的下侧的2根纳米线12的位置对齐。
根据图1的结构，具有Na根纳米线的纳米线FET P1的焊盘21、22 和具有Nb(＜Na)根纳米线的纳米线FET P2的焊盘25、26的在Y方向上的一端的位置对齐。因此，对于纳米线的根数不相等的纳米线FET P1、P2，能够使在Y方向上的焊盘端部的位置对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N2，能够使在Y方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
(其他示例之1)
图3是示出本实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。图3的布局结构基本上与图1相同，对于共同的构成要素赋予相同的附图标记，在此，有时会省略对此的详细说明。在图3中，标准单元2A的布局与图1的标准单元2略有不同。
图3的布局结构具有如下特征。即，在P型晶体管区域PA中，就纳米线FET P1的焊盘21、22和纳米线FET P2的焊盘25、26而言，在Y方向上的远离布线VDD的端部(图中的下端)的位置对齐(图3中的虚线a)。另外，就纳米线FET P1的纳米线11和纳米线FET P2的纳米线13而言，在Y方向上的最靠近焊盘下端的纳米线的位置对齐(图1的虚线b)。需要说明的是，在此，纳米线FET P2的2根纳米线13的位置在Y方向上也分别与纳米线FET P1的纳米线11中附图中的下侧的2根纳米线11的位置对齐。
在N型晶体管区域中也是相同的。纳米线FET N1的焊盘23、24和纳米线FET N2的焊盘27、28的在Y方向上的远离布线VSS的端部(图中的上端)的位置对齐。另外，纳米线FET N1的纳米线12和纳米线FET N2的纳米线14的在Y方向上的最靠近焊盘上端的纳米线的位置对齐。 需要说明的是，在此，纳米线FET N2的2根纳米线14的位置在Y方向上分别与纳米线FETN1的纳米线12中附图中的上侧的2根纳米线12的位置对齐。
根据图3的结构，与图1的结构同样地，对于纳米线的根数不相等的纳米线FET P1、P2，能够使在Y方向上的焊盘端部的位置对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N2，能够使在Y方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
需要说明的是，在标准单元2A中，栅极布线32比标准单元1的栅极布线31短。即，纳米线FET P2的栅电极32p比纳米线FET P1的栅电极 31p短，纳米线FET N2的栅电极32n比纳米线FET N1的栅电极31n短。由此，栅极电容减小。需要说明的是，栅极布线32的长度与栅极布线31 的长度相等也无妨。另外，在标准单元2A中，对应于输出Y的布线42c 比标准单元1中的对应于输出Y的布线41c短。由此，布线电容减小。
(其他示例之2)
图4是示出本实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。图4的布局结构基本上与图1相同，对于共同的构成要素赋予相同的附图标记，在此有时会省略对此的详细说明。在图4中，标准单元2B的布局与图1的标准单元2略有不同。
图4的布局结构具有如下特征。即，在P型晶体管区域PA中，纳米线FET P1的焊盘21、22和纳米线FET P2的焊盘25、26的在Y方向上的两端的位置对齐(图4中的虚线a1、a2)。即，焊盘21、22和焊盘25、26 的在Y方向上的布置范围相同。另外，在此，2根纳米线13的位置在Y 方向上也分别与纳米线FET P1的纳米线11中的中央2根纳米线的位置对齐。即，就纳米线FET P2而言，在Y方向上，纳米线13的布置范围的中心位置和焊盘25、26的布置范围的中心位置对齐。
在N型晶体管区域中也是相同的。纳米线FET N1的焊盘23、24和纳米线FET N2的焊盘27、28的在Y方向上的两端的位置对齐。即，焊盘 23、24和焊盘27、28的在Y方向上的布置范围相同。另外，在此，纳米线FET N2的2根纳米线14的位置在Y方向上也分别与纳米线FETN1的纳米线12中的中央2根纳米线12的位置对齐。即，就纳米线FET N2而言，在Y方向上，纳米线14的布置范围的中心位置和焊盘27、28的布置范围的中心位置对齐。
根据图4的结构，与图1的结构同样地，对于纳米线的根数不相等的纳米线FET P1、P2，能够使在Y方向上的焊盘两端的位置对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N2，能够使在Y方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
(其他示例之3)
图5是示出本实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。图5的布局结构基本上与图1相同，对于共同的构成要素赋予相同的附图标记，在此有时会省略此的详细说明。在图5中，标准单元2C的布局与图1的标准单元2略有不同。
图5的布局结构具有如下特征。即，在P型晶体管区域PA中，纳米线FET P1的焊盘21、22和纳米线FET P2的焊盘25、26的在Y方向上的两端的位置对齐。即，焊盘21、22和焊盘25、26的在Y方向上的布置范围相同。在N型晶体管区域中，就纳米线FET N1的焊盘23、24和纳米线 FET N2的焊盘27、28而言，在Y方向上的两端的位置也对齐。即，焊盘 23、24和焊盘27、28的在Y方向上的布置范围相同。这些点与图4的结构相同。
而且，在图5的布局结构中，就纳米线FET P2而言，在Y方向上，纳米线13的布置范围相对于焊盘25、26的布置范围偏倚。在图5中，纳米线13相对于焊盘25、26的布置范围向附图中的下侧偏倚，2根纳米线 13在Y方向上分别与纳米线FET P1的纳米线11中附图中的下侧的2根纳米线11的位置对齐。另外，就纳米线FET N2而言，在Y方向上，纳米线 14的布置范围相对于焊盘27、28的布置范围偏倚。在图5中，纳米线14 相对于焊盘27、28的布置范围向附图中的上侧偏倚，2根纳米线14在Y 方向上分别与纳米线FET N1的纳米线12中附图中的上侧的2根纳米线12 的位置对齐。
此外，纳米线FET P2具有虚设栅电极35a。虚设栅电极35a布置在焊盘25、26之间，并且其与栅电极32p布置在同一直线上。虚设栅电极35a 与栅电极32p分离。同样地，纳米线FET N2具有虚设栅电极35b。虚设栅电极35b布置在焊盘27、28之间，并且其与栅电极32n布置在同一直线上。虚设栅电极35b与栅电极32n分离。
根据图5的结构，与图1的结构同样地，对于纳米线的根数不相等的纳米线FET P1、P2，能够使在Y方向上的焊盘两端的位置对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N2，能够使在Y方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
需要说明的是，在图5的布局结构中，也可以不布置虚设栅电极35a、 35b，还可以仅布置虚设栅电极35a、35b中的任一者。
需要说明的是，在本实施方式中，就纳米线FET P1、N1而言，在俯视观察时观察到4根纳米线，且在纵向上具有2根纳米线，从而分别总共具有8根纳米线，就纳米线FET P2、N2而言，在俯视观察时观察到2根纳米线，且在纵向上具有2根纳米线，从而分别总共具有4根纳米线，但纳米线的根数并不限于此。另外，P型纳米线FET和N型纳米线所具有的纳米线的根数也可以不相等。
另外，在本实施方式中，纳米线FET P2的纳米线13的位置与纳米线 FET P1的纳米线11的位置在Y方向上对齐，但也可以不对齐。另外，纳米线FET N2的纳米线14的位置与纳米线FET N1的纳米线12的位置在Y 方向上对齐，但也可以不对齐。
(第二实施方式)
图6是示出第二实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。图6中所示的标准单元1、3分别使用纳米线FET构成具有输入A和输出Y的反相器。另外，在图6中，标准单元1、3布置在沿X 方向延伸的相同单元列中。在图6的布局结构中，对于与图1共同的构成要素赋予相同的附图标记，在此有时会省略对此的详细说明。需要说明的是，标准单元1的布局结构与第一实施方式中所示的布局结构相同。
在标准单元3中，P型纳米线FET P31布置在P型晶体管区域PA中， N型纳米线FETN31布置在N型晶体管区域NA中。还布置了P型纳米线FET P32以及N型纳米线FET N32，其中，P型纳米线FET P32以及N型纳米线FET N32是对电路的逻辑动作没有贡献的虚设晶体管。
纳米线FET P31、N31分别具有沿X方向延伸的并排布置的多根纳米线131、141。在此，纳米线131、141分别在Y方向上并排布置有2根。另外，纳米线131、141分别在纵向上，即在垂直于基板的方向上布置有2 根，总共分别布置有4根。纳米线131、141呈圆柱形，纳米线131、141 在基板上沿水平方向延伸，即平行于基板而延伸，并且例如由硅形成。另外，在标准单元3中布置有与纳米线131相连接的焊盘25、26和与纳米线 141相连接的焊盘27、28。焊盘25、26的至少与纳米线131相连接的部分处导入有P型杂质，从而成为纳米线FET P31的源极区或漏极区。焊盘27、 28的至少与纳米线141相连接的部分处导入有N型杂质，从而成为纳米线 FET N31的源极区或漏极区。
在Y方向上呈直线状延伸的栅极布线32布置在标准单元3中。栅极布线32是通过将纳米线FET P31的栅电极32p和纳米线FET N31的栅电极32n一体地形成而构成的，栅极布线32以包围纳米线131、141的周围的方式布置在纳米线131、141的在X方向上的规定范围内。
纳米线FET P32具有虚设纳米线132以及虚设栅电极36a。虚设纳米线132以与纳米线131并排地沿X方向延伸的方式布置在焊盘25、26之间。虚设栅电极36a以包围虚设纳米线132的周围的方式布置在虚设纳米线132的在X方向上的规定范围内。虚设栅电极36a经由布线42e以及局部布线46f而与布线VDD相连接。即，纳米线FET P32的栅极被固定在电源电位。
纳米线FET N32具有虚设纳米线142以及虚设栅电极36b。虚设纳米线142以与纳米线141并排地沿X方向延伸的方式布置在焊盘27、28之间。虚设栅电极36b以包围虚设纳米线142的周围的方式布置在虚设纳米线142的在X方向上的规定范围内。虚设栅电极36b经由布线42f以及局部布线46g而与布线VSS相连接。即，纳米线FET N32的栅极被固定在接地电位。
另外，在此，焊盘25、26、27、28在Y方向上分别形成有4个，它们是相分离的。焊盘25、26的相分离的4个部分分别与沿Y方向布置的2 根纳米线131以及沿Y方向布置的2根虚设纳米线132相连接。焊盘27、 28的相分离的4个部分分别与沿Y方向布置的2根纳米线141以及沿Y 方向布置的2根虚设纳米线142相连接。
标准单元3的结构如下：在标准单元1的结构中，将纳米线FET P1 的栅电极31p分成两部分，并将所分离的栅电极中附图中的上侧的栅电极固定在电源电位，并且将纳米线FET N1的栅电极31n分成两部分，并将所分离的栅电极中附图中的下侧的栅电极固定在接地电位。
在图6的结构中，在P型晶体管区域PA中，纳米线FET P1的焊盘 21、22和标准单元3中的焊盘25、26的在Y方向上的两端的位置对齐。即，焊盘21、22和焊盘25、26的在Y方向上的布置范围相同。另外，纳米线FET N1的焊盘23、24和标准单元3中的焊盘27、28的在Y方向上的两端的位置对齐。即，焊盘23、24和焊盘27、28的在Y方向上的布置范围相同。
根据图6的结构，对于纳米线的根数不相等的纳米线FET P1、P31，能够使在Y方向上的焊盘端部的位置对齐。另外，通过布置作为虚设晶体管的纳米线FET P32，在Y方向上，能够容易地使焊盘25、26的端部的位置与纳米线FET P1的焊盘21、22对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N31，能够使在Y方向上的焊盘端部的位置对齐。另外，通过布置作为虚设晶体管的纳米线FET N32，在Y方向上，能够容易地使焊盘27、28的端部的位置与纳米线FET N1的焊盘23、24对齐。因此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
需要说明的是，在图6的结构中，虽然焊盘21、22和焊盘25、26的在Y方向上的两端的位置对齐，但是可以仅使两端中的任一端对齐，也可以是两端中的任一端都不对齐。另外，虽然焊盘23、24和焊盘27、28的在Y方向上的两端的位置对齐，但是可以仅使两端中的任一端对齐，也可以是两端中的任一端都不对齐。
(第三实施方式)
图7是示出第三实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。图7中所示的标准单元1、4分别使用纳米线FET构成具有输入A和输出Y的反相器。另外，在图7中，标准单元1、4布置在沿X 方向延伸的相同单元列中。在图7的布局结构中，对于与图1共同的构成要素赋予相同的附图标记，在此有时会省略对此的详细说明。此外，标准单元1的布局结构与第一实施方式中所示的布局结构相同。
在标准单元4中，P型纳米线FET P41布置在P型晶体管区域PA中， N型纳米线FETN41布置在N型晶体管区域NA中。进而，布置有P型纳米线FET P42以及N型纳米线FET N42，P型纳米线FET P42以及N型纳米线FET N42是对电路的逻辑动作没有贡献的虚设晶体管。
纳米线FET P41、N41分别具有沿X方向延伸的并排布置的多根纳米线133、143。在此，纳米线133、143分别在Y方向上并排布置有3根。另外，纳米线133、143分别在纵向上，即在垂直于基板的方向上布置有2 根，纳米线133、143分别总共布置有6根。纳米线133、143呈圆柱形，且在基板上沿水平方向延伸，即平行于基板而延伸，纳米线133、143例如由硅形成。另外，与纳米线133相连接的焊盘25、26a和与纳米线143相连接的焊盘27、28a布置在标准单元4中。焊盘25、26a的至少在与纳米线133相连接的部分处导入有P型杂质，而成为纳米线FET P41的源极区或漏极区。焊盘27、28a的至少在与纳米线143相连接的部分处导入有N 型杂质，而成为纳米线FET N41的源极区或漏极区。
在Y方向上呈直线状延伸的栅极布线32布置在标准单元4中。栅极布线32是通过将纳米线FET P41的栅电极32p和纳米线FET N41的栅电极32n一体地形成而构成的，栅极布线32以包围纳米线133、143的周围的方式布置在纳米线133、143的在X方向上的规定范围内。
纳米线FET P42具有虚设纳米线134以及虚设焊盘26b。虚设焊盘26b 以在Y方向上与焊盘26a相邻的方式布置。虚设纳米线134以与纳米线133 并排地沿X方向延伸的方式布置在焊盘25和虚设焊盘26b之间。栅极布线32在以Y方向上超过虚设纳米线134的布置位置的方式延伸，其包围虚设纳米线134的周围。即，纳米线FET P42的虚设栅电极37a与纳米线FET P41的栅电极32p构成为一体。
纳米线FET N42具有虚设纳米线144以及虚设焊盘28b。虚设焊盘28b 以在Y方向上与焊盘28a相邻的方式布置。虚设纳米线144以与纳米线143 并排地沿X方向延伸的方式布置在焊盘27和虚设焊盘28b之间。栅极布线32以在Y方向上超过虚设纳米线144的布置位置的方式延伸，其包围虚设纳米线144的周围。即，纳米线FET N42的虚设栅电极37b与纳米线FET N41的栅电极32n构成为一体。
另外，在此，焊盘25、27在Y方向上分别形成有4个，它们是相分离的。焊盘25的相分离的4个部分分别与在Y方向上布置的3根纳米线 133以及在Y方向上布置的1根虚设纳米线134相连接。焊盘27的相分离的4个部分分别与在Y方向上布置的3根纳米线143以及在Y方向上布置的1根虚设纳米线144相连接。另外，在此，焊盘26a、28a在Y方向上分别形成有3个，它们是相分离的。焊盘26a的相分离的3个部分分别与在Y方向上布置的3根纳米线133相连接。焊盘28a的相分离的3个部分分别与在Y方向上布置的3根纳米线143相连接。
标准单元4的结构如下：将在标准单元1的结构中的纳米线FET P1 的焊盘22分成两个部分，并将纳米线FET N1的焊盘24分成两个部分。
在图7的结构中，在P型晶体管区域PA中，纳米线FET P1的焊盘 21、22和标准单元4中的焊盘25的在Y方向上的两端的位置对齐。即，焊盘21、22和焊盘25的在Y方向上的布置范围相同。进而，焊盘26a以及虚设焊盘26b的在Y方向上的布置范围与焊盘25相同，焊盘26a以及虚设焊盘26b的在Y方向上的两端与焊盘25对齐。另外，纳米线FET N1 的焊盘23、24和标准单元4中的焊盘27的在Y方向上的两端的位置对齐。即，焊盘23、24和焊盘27的在Y方向上的布置范围相同。进而，焊盘28a 以及虚设焊盘28b的在Y方向上的布置范围与焊盘27相同，焊盘28a以及虚设焊盘28b的在Y方向上的两端与焊盘27对齐。
根据图7的结构，对于纳米线的根数不相等的纳米线FET P1、P41，能够使在Y方向上的焊盘端部的位置对齐。另外，通过布置作为虚设晶体管的纳米线FET P42能够容易地使在Y方向上的包含焊盘26a以及虚设焊盘26b的区域的端部的位置与纳米线FET P1的焊盘21、22对齐。同样地，对于纳米线的根数不相等的纳米线FET N1、N41，能够使在Y方向上的焊盘端部的位置对齐。另外，通过布置作为虚设晶体管的纳米线FET N42能够容易地使在Y方向上的包含焊盘28a以及虚设焊盘28b的区域的端部的位置与纳米线FET N1的焊盘23、24对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
(其他示例)
图8(a)、图8(b)是本实施方式中的标准单元4的其他示例。在图8(a) 的标准单元4A中，纳米线FET P42、N42两者的焊盘为虚设焊盘，纳米线 FET P42、N42是对电路的逻辑动作没有贡献的虚设晶体管。
即，纳米线FET P42具有虚设纳米线134以及虚设焊盘25b、26b。虚设焊盘25b以在Y方向上与焊盘25a相邻的方式布置，虚设焊盘26b以在Y方向上与焊盘26a相邻的方式布置。虚设纳米线134以与纳米线133并排地沿X方向延伸的方式布置在虚设焊盘25b和虚设焊盘26b之间。栅极布线32以在Y方向上超过虚设纳米线134的布置位置的方式延伸，其包围虚设纳米线134的周围。即，纳米线FET P42的虚设栅电极37a与纳米线FET P41的栅电极32p构成为一体。
另外，纳米线FET N42具有虚设纳米线144以及虚设焊盘27b、28b。虚设焊盘27b以在Y方向上与焊盘27a相邻的方式布置。虚设焊盘28b以在Y方向上与焊盘28a相邻的方式布置。虚设纳米线144以与纳米线143 并排地沿X方向延伸的方式布置在虚设焊盘27b和虚设焊盘28b之间。栅极布线32以在Y方向上超过虚设纳米线144的布置位置的方式延伸，其包围虚设纳米线144的周围。即，纳米线FET N42的虚设栅电极37b与纳米线FET N41的栅电极32n构成为一体。
另外，在此，焊盘25a、27a在Y方向上分别形成有3个，它们是相分离的。焊盘25a的相分离的3个部分分别与在Y方向上布置的3根纳米线133相连接。焊盘27a的相分离的3个部分分别与在Y方向上布置的3 根纳米线143相连接。
在图8(b)的标准单元4B中，纳米线FET P42、N42的虚设栅电极与栅极布线32分离，纳米线FET P42、N42是对电路的逻辑动作没有贡献的虚设晶体管。
即，纳米线FET P42具有虚设纳米线134以及虚设焊盘26b。虚设栅电极37a与栅极布线32布置在同一直线上，虚设栅电极37a包围虚设纳米线134的周围。虚设栅电极37a与纳米线FET P41的栅电极32p相分离。纳米线FET N42具有虚设纳米线144以及虚设焊盘28b。虚设栅电极37b 与栅极布线32布置在同一直线上，虚设栅电极37b包围虚设纳米线144 的周围。虚设栅电极37b与纳米线FET N41的栅电极32n相分离。
需要说明的是，对于作为虚设晶体管的纳米线FET P42、N42而言，在图7以及图8(b)中，附图右侧的焊盘与纳米线FET P41、N41的焊盘相分离，在图8(a)中，作为虚设晶体管的纳米线FET P42、N42的两侧的焊盘与纳米线FET P41、N41的焊盘分离。然而，并不限于这些方式，可以仅使附图左侧的焊盘分离。另外，在图8(b)中，对于作为虚设晶体管的纳米线FET P42、N42而言，在与附图右侧的焊盘分离的布局中，虚设栅电极与纳米线FET P41、N41的栅电极分离。然而，并不限于该方式，在两侧的焊盘被分离的布局或附图左侧的焊盘被分离的布局中，虚设栅电极也可以被分离。
另外，在本实施方式中，将作为虚设晶体管的纳米线FET P42、N42 设为，在俯视观察时观察到1根纳米线，但是，并不限于此，也可以将它们设为，在俯视观察时观察到2根以上的纳米线。另外，标准单元4、4A、 4B在P型区域和N型区域中呈上下对称的布局，但是布局并不限于此。例如，可以仅在P型区域中布置作为虚设晶体管的纳米线FET，在P型区域和N型区域中，焊盘的分离方式、纳米线的根数等可以不同。
需要说明的是，在上述各实施方式中，标准单元1和标准单元2、3、 4等被布置在相同的单元列中，但是它们可以布置在不同的单元列中。另一方面，标准单元1和标准单元2、3、4等可以在相同的单元列中相邻布置。在这种情况下，共用布置在单元框架CF的侧边上的虚设栅极布线33b、 34a。
另外，在上述各实施方式中，标准单元1等构成反相器，但是它们也可以构成其他电路。另外，标准单元1和标准单元2、3、4等可以构成彼此不同的电路。另外，标准单元1和标准单元2、3、4等也可以具有除了在Y方向上的焊盘端部对齐的纳米线FET之外的纳米线FET。
(第四实施方式)
在上述各实施方式中，对在Y方向上焊盘端部对齐的2个纳米线FET 分别包含在不同的标准单元中的情况进行了说明，但是，也可以构成为，一个标准单元中包含在Y方向上焊盘端部对齐的2个纳米线FET。
图9是示出第四实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。图9的布局结构对应于将图1的布局结构中的纳米线FET P1、 P2、N1、N2布置在一个标准单元中的结构。
在图9中，就标准单元5而言，P型纳米线FET P51、P52布置在P 型晶体管区域PA中，N型纳米线FET N51、N52布置在N型晶体管区域NA中。纳米线FET P52、N52分别具有沿X方向延伸的并排布置的Na(Na 是2以上的整数)根纳米线53、54。在此，纳米线53、54分别在Y方向上并排布置有4根。另外，纳米线53、54在纵向上，即在垂直于基板的方向上分别布置有2根，从而总共分别布置有8根(Na＝8)。纳米线FET P51、 N51分别具有沿X方向延伸的并行布置的Nb(Nb是1以上且小于Na的整数)根纳米线51、52。在此，纳米线51、52在Y方向上分别并排布置有2 根。另外，纳米线51、52在纵向上，即在垂直于基板的方向上分别布置有 2根，总共分别布置有4根(Nb＝4)。纳米线51、52、53、54呈圆柱形，且在基板上沿水平方向延伸，即，平行于基板而延伸，纳米线51、52、53、 54例如由硅形成。另外，在标准单元5中布置有：与纳米线51相连接的一对焊盘61、62；与纳米线52相连接的一对焊盘63、64；与纳米线53 相连接的一对焊盘65、66；以及与纳米线54相连接的一对焊盘67、68。焊盘61、62、65、66至少在与纳米线51、53相连接的部分处导入有P型杂质，而成为纳米线FET P51、P52的源极区或漏极区。焊盘63、64、67、 68至少在与纳米线52、54相连接的部分处导入有N型杂质，而成为纳米线FETN51、N52的源极区或漏极区。
另外，在此，焊盘61、62、63、64在Y方向上分别形成有2个，它们是相分离的。焊盘61的相分离的2个部分分别与在Y方向上布置的2 根纳米线51相连接。焊盘62的相分离的2个部分分别与在Y方向上布置的2根纳米线51相连接。焊盘63的相分离的2个部分分别与在Y方向上布置的2根纳米线52相连接。焊盘64的相分离的2个部分分别与在Y方向上布置的2根纳米线52相连接。另外，在此，焊盘65、66、67、68在 Y方向上分别形成有4个，它们是相分离的。焊盘65的相分离的4个部分分别与在Y方向上布置的4根纳米线53相连接。焊盘66的相分离的4个部分分别与在Y方向上布置的4根纳米线53相连接。焊盘67的相分离的 4个部分分别与在Y方向上布置的4根纳米线54相连接。焊盘68的相分离的4个部分分别与在Y方向上布置的4根纳米线54相连接。
在Y方向上呈直线状延伸的栅极布线71、72布置在标准单元5中。栅极布线71是通过将纳米线FET P51的栅电极71p和纳米线FET N51的栅电极71n一体地形成而构成的，其以包围纳米线51、52的周围的方式布置在纳米线51、52的在X方向上的规定范围内。栅极布线72是通过将纳米线FET P52的栅电极72p和纳米线FET N52的栅电极72n一体地形成而构成的，其以包围纳米线53、54的周围的方式布置在纳米线53、54的在 X方向上的规定范围内。另外，沿Y方向延伸的虚设栅极布线73a、73b、 73c分别布置在标准单元5的单元框架CF的侧边和X方向上的中央部。
在P型晶体管区域PA中，纳米线FET P51的焊盘61、62和纳米线 FET P52的焊盘65、66的在Y方向上的靠近布线VDD的端部(图中的上端)的位置对齐。另外，在N型晶体管区域中，纳米线FET N51的焊盘63、 64和纳米线FET N52的焊盘67、68的在Y方向上的靠近布线VSS的端部(图中的下端)的位置对齐。因此，对于纳米线的根数不相等的纳米线FET P51、P52而言，能够使在Y方向上的焊盘端部的位置对齐。同样地，对于纳米线的根数不相等的纳米线FET N51、N52而言，能够使在Y方向上的焊盘端部的位置对齐。由此，容易制造半导体集成电路装置，并且能够抑制制造偏差，因此提高了成品率。
需要说明的是，对于第一～第三实施方式中示出的其他布局结构，也可以与图9的结构同样地，在一个标准单元中实现。例如，对于如图4、图5的结构所示的纳米线的根数不相等的纳米线FET，也可以使在Y方向上的焊盘的两端的位置对齐。
(第五实施方式)
图10是示出第五实施方式所涉及的半导体集成电路装置的布局结构示例的俯视图。在图10中，标准单元101、102布置在沿X方向延伸的相同单元列中，并且在X方向上相邻地布置。
图11是图10中所示的标准单元101、102的电路图。如图 11 所示，标准单元101构成具有输入A以及输出Y的缓冲电路。在该缓冲电路中，由串联连接的纳米线FET P1B、N1B组成的反相器与由串联连接的纳米线 FET P1A、N1A组成的反相器串联连接。如图 11 所示，标准单元102构成具有输入A、B以及输出Y的双输入NOR电路。在该双输入NOR电路中，串联连接的纳米线FET P2A、P2B布置在输出Y和VDD之间，并联连接的纳米线FET N2A、N2B布置在输出Y和VSS之间。输入A被供给至纳米线FET P2A、N2A的栅极，输入B被供给至纳米线FET P2B、N2B 的栅极。需要说明的是，在图11的电路图中，示出了各纳米线FET的驱动力的相对值。在本实施方式中，各纳米线FET的驱动力根据纳米线的根数而设定。
返回到图10的布局，在标准单元101、102中，P型晶体管区域PA 和N型晶体管区域NA在Y方向上并排布置。标准单元101、102分别具有4个纳米线FET。即，在标准单元101中，P型纳米线FET P1A、P1B 布置在P型晶体管区域PA中，N型纳米线FET N1A、N1B布置在N型晶体管区域NA中。另外，在标准单元102中，P型纳米线FET P2A、P2B 布置在P型晶体管区域PA中，N型纳米线FET N2A、N2B布置在N型晶体管区域NA中。
在标准单元101中，纳米线FET P1A、N1A分别具有沿X方向延伸的并排布置的多根纳米线11A、12A。在此，纳米线11A、12A分别在Y方向上并排布置有4根。另外，纳米线11A、12A分别在纵向上，即在垂直于基板的方向上布置有2根，分别总共布置有8根。另外，纳米线FETP1B、 N1B分别具有沿X方向延伸的并排布置的多根纳米线11B、12B。在此，纳米线11B、12B分别在Y方向上并排布置有2根。另外，纳米线11B、 12B分别在纵向上，即在垂直于基板的方向上布置有2根，分别总共布置有4根。在标准单元102中，纳米线FET P2A、P2B分别具有沿X方向延伸的并排布置的多根纳米线13A、13B。在此，纳米线13A、13B分别在Y 方向上并排布置有4根。另外，纳米线13A、13B分别在纵向上，即在垂直于基板的方向上布置有2根，分别总共布置有8根。另外，纳米线FET N2A、N2B分别具有沿X方向延伸的并排布置的多根纳米线14A、14B。在此，纳米线14A、14B分别在Y方向上并排布置有3根。另外，纳米线 14A、14B分别在纵向上，即在垂直于基板的方向上布置有2根，分别总共布置有6根。纳米线11A、11B、12A、12B、13A、13B、14A、14B呈圆柱形，且在基板上沿水平方向延伸，即平行于基板而延伸，纳米线11A、 11B、12A、12B、13A、13B、14A、14B例如由硅形成。
另外，导入有P型杂质的3个焊盘211、212、213以及导入有N型杂质的3个焊盘221、222、223布置在标准单元101中。纳米线FET P1A、 P1B共用一个焊盘，即共用焊盘212。即，纳米线FET P1A具有与纳米线 11A相连接的一对焊盘211、212，另外，纳米线FET P1B具有与纳米线 11B相连接的一对焊盘212、213。纳米线FET N1A、N1B共用一个焊盘，即共用焊盘222。即，纳米线FET N1A具有与纳米线12A相连接的一对焊盘221、222，另外，纳米线FET N1B具有与纳米线12B相连接的一对焊盘222、223。
导入有P型杂质的3个焊盘231、232、233以及导入有N型杂质的3 个焊盘241、242、243布置在标准单元102中。纳米线FET P2A、P2B共用一个焊盘，即共用焊盘232。即，纳米线FET P2A具有与纳米线13A相连接的一对焊盘231、232，另外，纳米线FET P2B具有与纳米线13B相连接的一对焊盘232、233。纳米线FET N2A、N2B共用一个焊盘，即共用焊盘242。即，纳米线FET N2A具有与纳米线14A相连接的一对焊盘 241、242，另外，纳米线FET N2B具有与纳米线14B相连接的一对焊盘 242、243。
另外，在此，焊盘211、212、213、221、222、223在Y方向上分别形成有4个，它们是相分离的。焊盘211、212的相分离的4个部分分别与在Y方向上布置的4根纳米线11A相连接。焊盘212、213的相分离的4 个部分中的附图中的上侧的2个分别与在Y方向上布置的2根纳米线11B 相连接。焊盘221、222的相分离的4个部分分别与在Y方向上布置的4 根纳米线12A相连接。焊盘222、223的相分离的4个部分中附图中的下侧的2个分别与在Y方向上布置的2根纳米线12B相连接。
另外，在此，焊盘231、232、233、241、243在Y方向上分别形成有 4个，它们是相分离的；焊盘242在Y方向上形成有3个，它们是相分离的。焊盘231、232的相分离的4个部分分别与在Y方向上布置的4根纳米线13A相连接。焊盘232、233的相分离的4个部分分别与在Y方向上布置的4根纳米线13B相连接。焊盘241的相分离的4个部分中附图中的下侧的3个分别与在Y方向上布置的3根纳米线14A相连接。焊盘242 的相分离的3个部分分别与在Y方向上布置的3根纳米线14A、14B相连接。焊盘243的相分离的4个部分中附图中的下侧的3个分别与在Y方向上布置的3根纳米线14B相连接。
另外，在Y方向上呈直线状延伸的栅极布线311、312布置在标准单元101中，在Y方向上呈直线状延伸的栅极布线321、322布置在标准单元102中。在标准单元101中，栅极布线311是将纳米线FET P1A的栅电极311p和纳米线FET N1A的栅电极311n一体地形成而构成的，其以包围纳米线11A、12A的周围的方式布置在纳米线11A、12A的在X方向上的规定范围内。栅极布线312是将纳米线FET P1B的栅电极312p和纳米线 FET N1B的栅电极312n一体地形成而构成的，其以包围纳米线11B、12B 的周围的方式布置在纳米线11B、12B的在X方向上的规定范围内。在标准单元102中，栅极布线321是将纳米线FET P2A的栅电极321p和纳米线FET N2A的栅电极321n一体地形成而构成的，其以包围纳米线13A、 14A的周围的方式布置在纳米线13A、14A的在X方向上的规定范围内。栅极布线322是将纳米线FET P2B的栅电极322p和纳米线FET N2B的栅电极322n一体地形成而构成的，其以包围纳米线13B、14B的周围的方式布置在纳米线13B、14B的在X方向上的规定范围内。另外，沿Y方向延伸的虚设栅极布线331、332、333分别布置在标准单元101、102的单元框架CF的侧边上。
焊盘211～213、221～223、231～233、241～243的下表面位于低于纳米线11A、11B、12A、12B、13A、13B、14A、14B的下表面的位置上。另外，纳米线11A、11B、12A、12B、13A、13B、14A、14B的上表面位于与焊盘211～213、221～223、231～233、241～243的上表面相等的高度上。而且，栅电极311p、312p、311n、312n、321p、322p、321n、322n以环绕纳米线11A、11B、12A、12B、13A、13B、14A、14B的周围的方式形成。即，形成在纳米线11A、11B、12A、12B、13A、13B、14A、14B中的沟道区的上表面、两个侧面和下表面全都经由绝缘膜而被栅电极311p、312p、 311n、312n、321p、322p、321n、322n包围。需要说明的是，纳米线11A、 11B、12A、12B、13A、13B、14A、14B的上表面可以位于低于焊盘211～213、221～223、231～233、241～243的上表面的位置上。
金属布线层M1形成在纳米线FETP1A、P1B，N1A、N1B、P2A、P2B、 N2A、N2B的上层。在金属布线层M1中，用于提供电源电位的布线VDD 布置在单元框架CF的上侧边，用于提供接地电位的布线VSS布置在单元框架CF的下侧边。另外，在金属布线层M1中，布线43a～43e形成在标准单元101中，布线44a～44f形成在标准单元102中。
在标准单元101中，布线43a连接焊盘211、221，布线43a经由局部布线47a而与焊盘211相连接，并且经由局部布线47b而与焊盘221相连接。布线43b以从布线VDD沿Y方向向下延伸的方式形成，布线43b经由局部布线47c而与焊盘212相连接。布线43c经由局部布线47d而与栅极布线312相连接。布线43d以从布线VSS沿Y方向向上延伸的方式形成，布线43d经由局部布线47e而与焊盘222相连接。布线43e连接焊盘 213、223以及栅极布线311，布线43e经由局部布线47f而与焊盘213相连接，经由局部布线47g而与焊盘223相连接，并且经由局部布线47h而与栅极布线311相连接。布线43a、43c分别对应于由标准单元101构成的缓冲电路的输出Y、输入A。
在标准单元102中，布线44a以从布线VDD沿Y方向向下延伸的方式形成，其经由局部布线48a而与焊盘231相连接。布线44b经由局部布线48b而与栅极布线321相连接。布线44c以从布线VSS沿Y方向向上延伸的方式形成，其经由局部布线48c而与焊盘241相连接。布线44d连接焊盘242、233，其经由局部布线48d而与焊盘242相连接，并经由局部布线48e而与焊盘233相连接。布线44e经由局部布线48f而与栅极布线322 相连接。布线44f以从布线VSS沿Y方向向上延伸的方式形成，其经由局部布线48g而与焊盘243相连接。布线44b、44d、44e分别对应于由标准单元102构成的双输入NOR电路的输入A、输出Y、输入B。
需要说明的是，在此，金属布线43a～43e与焊盘211～213、221～223 以及栅极布线311、312之间的连接形式是经由局部布线47a～47h以及接触部43的连接，金属布线44a～44f与焊盘231、233、241～243以及栅极布线 321、322之间的连接形式是经由局部布线48a～48g以及接触部43的连接。然而，金属布线与焊盘以及栅极布线之间的连接形式可以是不经由接触部而是仅经由局部布线的连接，也可以是不经由局部布线而是仅经由接触部的连接。
图10的布局结构具有如下特征。
着眼于标准单元101中的P型晶体管区域PA。作为第一纳米线FET 的纳米线FETP1A和作为第二纳米线FET的纳米线FET P1B共用作为共用焊盘的焊盘212。纳米线FET P1A在焊盘211和焊盘212之间具有Na(在此为8)根纳米线11A，纳米线FET P1B在焊盘212和焊盘213之间具有 Nb(＜Na，在此为4)根纳米线11B。而且，尽管纳米线FET P1A、P1B的纳米线的根数不相等，但是焊盘211、212、213的在Y方向上的位置和布置范围相同(虚线a1、a2)。由此，能够使焊盘213和相邻的标准单元102中的焊盘231的、在Y方向上的位置和布置范围相同。需要说明的是，在标准单元101所包含的纳米线FET中，纳米线FET P1B最靠近在X方向上的标准单元102侧的单元端部。
在N型晶体管区域NA中电是相同的。作为第一纳米线FET的纳米线 FET N1A和作为第二纳米线FET的纳米线FET N1B共用作为共用焊盘的焊盘222。纳米线FET N1A在焊盘221和焊盘222之间具有Na(在此为8) 根纳米线12A，纳米线FET N1B在焊盘222和焊盘223之间具有Nb(＜Na，在此为4)根纳米线11B。而且，尽管纳米线FET N1A、N1B的纳米线的根数不相等，但是焊盘221、222、223的在Y方向上的位置和布置范围相同 (虚线a3、a4)。由此，能够使焊盘223和相邻的标准单元102中的焊盘241 的、在Y方向上的位置和布置范围相同。需要说明的是，在标准单元101 所包含的纳米线FET中，纳米线FET N1B最靠近在X方向上的标准单元 102侧的单元端部。
另外，着眼于标准单元102中的N型晶体管区域NA。作为第一纳米线FET的纳米线FET N2A和作为第二纳米线FET的纳米线FET N2B共用作为共用焊盘的焊盘242。纳米线FETN2A在焊盘241和焊盘242之间具有Na(在此为6)根纳米线14A，纳米线FET N2B在焊盘242和焊盘243之间具有Na(在此为6)根纳米线14B。而且，焊盘241、243和与4根纳米线相连接的焊盘例如焊盘231的在Y方向上的布置范围相同。换言之，焊盘 242的在Y方向上的布置范围小于焊盘241、243。由此，能够使焊盘241 和相邻的标准单元101中的焊盘223的、在Y方向上的位置和布置范围相同。需要说明的是，在标准单元102所包含的纳米线FET中，纳米线FETN2A最靠近在X方向上的标准单元101侧的单元端部。
另外，在将标准单元101、102一起观察时，就作为具有Na(在此为8) 根纳米线13A的第一纳米线FET的纳米线FET P2A的焊盘231、232，以及作为具有Nb(＜Na，在此为4)根纳米线11B的第二纳米线FET的纳米线 FET P1B和作为具有Na(在此为8)根纳米线11A的第三纳米线FET的纳米线FET P1A的焊盘211、212、213而言，上述焊盘的在Y方向上的位置和布置范围相同。
利用这样的结构，无论标准单元的类型如何，都能够使隔着相邻的标准单元彼此间的边界而对置的焊盘之间的应力的影响恒定。由此，无论相邻的标准单元的类型如何，标准单元内的纳米线FET的电流特性都会稳定，因此能够抑制单元库(cell library)与实际产品之间的性能误差。
(其他示例)
图12是示出本实施方式所涉及的半导体集成电路装置的其它布局结构示例的俯视图。图12的布局结构基本上与图1相同，对于共同的构成要素赋予相同的附图标记，在此有时会省略对此的详细说明。在图12中，标准单元102A的布局与图10的标准单元102略有不同。即，在标准单元102A 中，焊盘242的在Y方向上的布置范围增加，在Y方向上形成有4个，它们是相分离的。而且，焊盘241、242、243的在Y方向上的布置范围以及位置相同(虚线a3、a4)。
即，在将标准单元101、102A一起观察时，就作为具有Na(在此为8) 根纳米线12A的第一纳米线FET的纳米线FET N1A的焊盘221、222，以及作为具有Nb(＜Na，在此为6)根纳米线14A的第二纳米线FET的纳米线 FET N2A和作为具有Nc(＜Na，在此为6)根纳米线14B的第三纳米线FET 的纳米线FET N2B的焊盘241、242、243而言，上述焊盘的在Y方向上的位置和布置范围相同。
由此，除了由上述图10的结构带来的作用和效果外，对于整体布局而言，焊盘的布置图案(pattern)变得规则，所以还能够获得如下作用和效果，即容易制造半导体集成电路装置，并且能够抑制制造偏差，从而提高了成品率。
需要说明的是，在上述实施方式中，标准单元101构成缓冲电路，标准单元102构成双输入NOR电路，但也可构成其他电路。
另外，也可以为，标准单元101、102不是在X方向上相邻地布置的，它们可以布置在不同的单元列中。
另外，在上述说明中，在纳米线FET中，焊盘形成为，与在Y方向上布置有多根的纳米线是分离的。然而，在一些情况下。焊盘相与Y方向上布置有多根的纳米线是一体形成的。图13是图1的布局结构示例的变形例。在图13中，焊盘21、22、23、24分别与在Y方向上分别布置有4根的纳米线11、12是一体形成的，焊盘25、26、27、28分别与在Y方向上分别布置有2根的纳米线13、14是一体形成的。
需要说明的是，在本公开所示的布局结构中，纳米线在Y方向上的间隔和粗细被图示成相等，但它们也可以不相等。另外，在本公开所示的各纳米线FET的纳米线的根数仅是示例，纳米线的根数不限于此处所示的根数。
-产业实用性-
在本公开中，提供了有利于容易地制造使用纳米线FET的半导体集成电路装置的布局结构，因此，有利于提高半导体集成电路装置的性能。
-符号说明-
1 第一标准单元
2、2A、2B、2C、3、4、4A、4B 第二标准单元
5 标准单元
11、12、13、14 纳米线
21、22、23、24、25、26、27、28 焊盘
25a、26a、27a、28a 焊盘
25b、26b、27b、28b 虚设焊盘
31n、32n、31p、32p 栅电极
35a、35b、36a、36b、37a、37b 虚设栅电极
51、52、53、54 纳米线
61、62、63、64、65、66、67、68 焊盘
71n、72n、71p、72p 栅电极
131、133、141、143 纳米线
132、134、142、144 虚设纳米线
N1、N2、N31、N41、N51、N52 纳米线FET
N32、N42 作为虚设晶体管的纳米线FET
P1、P2、P31、P41、P51、P52 纳米线FET
P32、P42 作为虚设晶体管的纳米线FET
101 标准单元
102 标准单元
11A、11B、12A、12B、13A、13B、14A、14B 纳米线
211、212、213、221、222、223、231、232、233、241、242、243 焊盘
311p、312p、311n、312n、321p、322p、321n、322n 栅电极
P1A、P1B、N1A、N1B、P2A、P2B、N2A、N2B 纳米线FET

Claims (14)

1.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有第一标准单元以及第二标准单元，
所述第一标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)，
所述第二标准单元具有第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，
Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致，
所述第二标准单元具有第三纳米线FET，所述第三纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管，
所述第三纳米线FET具有虚设纳米线以及虚设栅电极，
所述虚设纳米线布置在所述第二纳米线FET的所述第二焊盘之间，并且沿所述第一方向延伸，
所述虚设栅电极与所述第二纳米线FET的所述第二栅电极布置在同一直线上，且所述虚设栅电极与该第二栅电极相分离，所述虚设栅电极以包围所述虚设纳米线的周围的方式布置在所述虚设纳米线的在所述第一方向上的规定范围内。
2.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有第一标准单元以及第二标准单元，
所述第一标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)，
所述第二标准单元具有第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，
Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致，
所述第二标准单元具有第三纳米线FET，所述第三纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管，
所述第三纳米线FET具有虚设纳米线以及虚设焊盘，
所述虚设纳米线以平行于所述第二纳米线FET的所述第二纳米线且沿所述第一方向延伸的方式布置，
所述虚设焊盘布置在所述虚设纳米线的在所述第一方向上的两端中的至少一端，所述虚设焊盘与所述虚设纳米线相连接，
所述虚设焊盘与所述第二纳米线FET的所述第二焊盘并排布置在所述第二方向上，所述虚设焊盘与该第二焊盘相分离。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，
所述第三纳米线FET具有虚设栅电极，
所述虚设栅电极与第二纳米线FET的所述第二栅电极布置在同一直线上，且所述虚设栅电极与该第二栅电极相分离，所述虚设栅电极以包围所述虚设纳米线的周围的方式布置在所述虚设纳米线的在所述第一方向上的规定范围内。
4.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有第一标准单元以及第二标准单元，
所述第一标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)，
所述第二标准单元具有第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，
Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致，
所述第二标准单元具有第三纳米线FET，
所述第三纳米线FET具有Na根第三纳米线、一对第三焊盘以及第三栅电极，
Na根所述第三纳米线沿所述第一方向延伸，
一对所述第三焊盘分别布置在所述第三纳米线的在所述第一方向上的两端，一对所述第三焊盘与所述第三纳米线相连接，
所述第三栅电极沿所述第二方向延伸，并且以包围所述第三纳米线的周围的方式布置在所述第三纳米线的在所述第一方向上的规定范围内，
所述第二标准单元具有共用焊盘，所述共用焊盘是所述第二纳米线FET的所述第二焊盘中的一个，并且是所述第三纳米线FET的所述第三焊盘中的一个，
所述第一焊盘中的两个、所述第二焊盘中的另一个、所述共用焊盘以及所述第三焊盘中的另一个在所述第二方向上的位置和布置范围相同。
5.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有第一标准单元以及第二标准单元，
所述第一标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)，
所述第二标准单元具有第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，
Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致，
所述第二标准单元具有第三纳米线FET，
所述第三纳米线FET具有Nc根第三纳米线、一对第三焊盘以及第三栅电极，
Nc根所述第三纳米线沿所述第一方向延伸，Nc是1以上且小于Na的整数，
一对所述第三焊盘分别布置在所述第三纳米线的在所述第一方向上的两端，一对所述第三焊盘与所述第三纳米线相连接，
所述第三栅电极沿所述第二方向延伸，并且以包围所述第三纳米线的周围的方式布置在所述第三纳米线的在所述第一方向上的规定范围内，
所述第二标准单元具有共用焊盘，所述共用焊盘是所述第二纳米线FET的所述第二焊盘中的一个，并且是所述第三纳米线FET的所述第三焊盘中的一个，
所述第一焊盘中的两个、所述第二焊盘中的另一个、所述共用焊盘以及所述第三焊盘中的另一个在所述第二方向上的位置和布置范围相同。
6.根据权利要求1至5中任一项所述的半导体集成电路装置，其特征在于，
所述第一标准单元以及第二标准单元布置在沿所述第一方向延伸的相同的单元列中。
7.根据权利要求6所述的半导体集成电路装置，其特征在于，
所述第一标准单元以及第二标准单元相邻地布置。
8.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有标准单元，
所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，所述第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管，
所述第一纳米线FET具有纳米线、一对焊盘以及栅电极，
所述纳米线沿第一方向延伸，
一对所述焊盘分别布置在所述纳米线的在所述第一方向上的两端，一对所述焊盘与所述纳米线相连接，
所述栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述纳米线的周围的方式布置在所述纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有虚设纳米线以及虚设栅电极，
所述虚设纳米线布置在所述第一纳米线FET的焊盘之间，且沿所述第一方向延伸，
所述虚设栅电极与所述第一纳米线FET的栅电极布置在同一直线上，且所述虚设栅电极与所述栅电极相分离，所述虚设栅电极以包围所述虚设纳米线的周围的方式布置在所述虚设纳米线的在所述第一方向上的规定范围内。
9.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有标准单元，
所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，所述第二纳米线FET是对电路的逻辑动作没有贡献的虚设晶体管，
所述第一纳米线FET具有纳米线、一对焊盘以及栅电极，
所述纳米线沿第一方向延伸，
一对所述焊盘分别布置在所述纳米线的在所述第一方向上的两端，一对所述焊盘与所述纳米线相连接，
所述栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述纳米线的周围的方式布置在所述纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有虚设纳米线以及虚设焊盘，
所述虚设纳米线以平行于所述第一纳米线FET的纳米线且沿所述第一方向延伸的方式布置，
所述虚设焊盘布置在所述虚设纳米线的在所述第一方向上的两端中的至少一端，所述虚设焊盘与所述虚设纳米线相连接，
所述虚设焊盘与所述第一纳米线FET的焊盘并排布置在所述第二方向上，所述虚设焊盘与该焊盘相分离。
10.根据权利要求9所述的半导体集成电路装置，其特征在于，
所述第二纳米线FET具有虚设栅电极，
所述虚设栅电极与所述第一纳米线FET的栅电极布置在同一直线上，且所述虚设栅电极与该栅电极相分离，所述虚设栅电极以包围所述虚设纳米线的周围的方式布置在所述虚设纳米线的在所述第一方向上的规定范围内。
11.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有标准单元，
所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是2以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Nb根第二纳米线、一对第二焊盘以及第二栅电极，
Nb根所述第二纳米线沿所述第一方向延伸，Nb是1以上且小于Na的整数，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述第一纳米线FET的所述第一焊盘和所述第二纳米线FET的所述第二焊盘的在所述第二方向上的两端中的至少一端的位置一致，
所述标准单元具有共用焊盘，所述共用焊盘是所述第一纳米线FET的所述第一焊盘中的一个，并且是所述第二纳米线FET的所述第二焊盘中的一个，
所述第一焊盘中的另一个、所述共用焊盘以及所述第二焊盘中的另一个在所述第二方向上的位置和布置范围相同。
12.根据权利要求11所述的半导体集成电路装置，其特征在于，
在所述标准单元所包含的纳米线FET中，所述第二纳米线FET最靠近所述标准单元的在所述第一方向上的一端。
13.一种半导体集成电路装置，其特征在于，
所述半导体集成电路装置具有标准单元，
所述标准单元具有第一纳米线FET(Field Effect Transistor，场效应晶体管)以及第二纳米线FET，
所述第一纳米线FET具有Na根第一纳米线、一对第一焊盘以及第一栅电极，
Na根所述第一纳米线沿第一方向延伸，Na是1以上的整数，
一对所述第一焊盘分别布置在所述第一纳米线的在所述第一方向上的两端，一对所述第一焊盘与所述第一纳米线相连接，
所述第一栅电极沿垂直于所述第一方向的第二方向延伸，并且以包围所述第一纳米线的周围的方式布置在所述第一纳米线的在所述第一方向上的规定范围内，
所述第二纳米线FET具有Na根第二纳米线、一对第二焊盘以及第二栅电极，
Na根所述第二纳米线沿第一方向延伸，
一对所述第二焊盘分别布置在所述第二纳米线的在所述第一方向上的两端，一对所述第二焊盘与所述第二纳米线相连接，
所述第二栅电极沿所述第二方向延伸，并且以包围所述第二纳米线的周围的方式布置在所述第二纳米线的在所述第一方向上的规定范围内，
所述标准单元具有共用焊盘，所述共用焊盘是所述第一纳米线FET的所述第一焊盘中的一个，并且是所述第二纳米线FET的所述第二焊盘中的一个，
所述共用焊盘在所述第二方向上的布置范围小于所述第一焊盘中的另一个以及所述第二焊盘中的另一个在所述第二方向上的布置范围。
14.根据权利要求13所述的半导体集成电路装置，其特征在于，
在所述标准单元所包含的纳米线FET中，所述第一纳米线FET最靠近所述标准单元的在所述第一方向上的一端。
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