WO2017191799A1 - 半導体集積回路装置 - Google Patents

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景介 岸下
新保　宏幸
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株式会社ソシオネクスト
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell using a nanowire FET (Field Effect Transistor).
  • a nanowire FET Field Effect Transistor
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed by connecting these standard cells with wiring.
  • transistors which are basic components of LSIs, have achieved increased integration, reduced operating voltage, and increased operating speed by reducing the gate length (scaling).
  • gate length scaling
  • off current due to excessive scaling and a significant increase in power consumption due to this have become a problem.
  • a three-dimensional transistor in which the transistor structure is changed from a conventional planar type to a three-dimensional type has been actively studied.
  • nanowire FETs are attracting attention.
  • Non-Patent Documents 1 and 2 disclose examples of manufacturing methods of nanowire FETs.
  • the present disclosure relates to a semiconductor integrated circuit device using nanowire FETs, and provides a layout configuration effective for facilitating manufacturing.
  • the semiconductor integrated circuit device includes a first standard cell including a first nanowire FET (Field Effect Transistor) and a second standard cell including a second nanowire FET.
  • the first nanowire FET is provided at each end in the first direction of Na (Na is an integer greater than or equal to 2) Na wires extending in the first direction, and the lower surface is the first nanowire.
  • a first gate electrode provided so as to surround the first nanowire.
  • the second nanowire FET is provided at each end in the first direction of Nb (Nb is an integer less than or equal to 1 and smaller than Na) Nb extending in the first direction, and a lower surface is provided A pair of second pads connected to the second nanowires at a position lower than the lower surface of the second nanowires, extending in the second direction, and in a predetermined range of the second nanowires in the first direction, And a second gate electrode provided so as to surround the second nanowire.
  • the first pad of the first nanowire FET and the second pad of the second nanowire FET are at the same position in at least one of both ends in the second direction.
  • the first nanowire FET included in the first standard cell includes Na wires (Na is an integer of 2 or more) extending in the first direction
  • the second nanowire FET included in the second standard cell is , Nb (Nb is an integer greater than or equal to 1 and smaller than Na) nanowires extending in the first direction
  • the pad of the first nanowire FET and the pad of the second nanowire FET coincide with each other in at least one of the two ends in the second direction perpendicular to the first direction. For this reason, the position of the pad end in the second direction can be matched for the first and second nanowire FETs having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • the semiconductor integrated circuit device includes a standard cell including a first nanowire FET (Field Effect) Transistor) and a second nanowire FET that is a dummy transistor that does not contribute to the logic operation of the circuit.
  • the first nanowire FET is a pair of nanowires extending in a first direction and a pair of nanowires that are provided at both ends of the nanowire in the first direction and whose lower surfaces are lower than the lower surface of the nanowires and connected to the nanowires.
  • a pad and a gate electrode extending in a second direction perpendicular to the first direction and provided so as to surround the nanowire in a predetermined range of the nanowire in the first direction.
  • the second nanowire FET is provided between the pads of the first nanowire FET and is separated from the gate electrode on the same straight line as the dummy nanowire extending in the first direction and the gate electrode of the first nanowire FET. And a dummy gate electrode provided so as to surround the dummy nanowire in a predetermined range in the first direction of the dummy nanowire.
  • the standard cell includes the first nanowire FET and the second nanowire FET that is a dummy transistor that does not contribute to the logic operation of the circuit.
  • the second nanowire FET is provided on the same line as the dummy nanowire provided between the pads of the first nanowire FET and the gate electrode of the first nanowire FET so as to be separated from the gate electrode and surround the dummy nanowire.
  • a dummy gate electrode For this reason, it becomes easy to match
  • the semiconductor integrated circuit device includes a standard cell including a first nanowire FET (Field Effect Transistor) and a second nanowire FET that is a dummy transistor that does not contribute to the logic operation of the circuit.
  • the first nanowire FET is a pair of nanowires extending in a first direction and a pair of nanowires that are provided at both ends of the nanowire in the first direction and whose lower surfaces are lower than the lower surface of the nanowires and connected to the nanowires.
  • a pad and a gate electrode extending in a second direction perpendicular to the first direction and provided so as to surround the nanowire in a predetermined range of the nanowire in the first direction.
  • the second nanowire FET is provided at least one of a dummy nanowire provided to extend in the first direction in parallel with the nanowire of the first nanowire FET and both ends of the dummy nanowire in the first direction. And a lower surface of the dummy nanowire is lower than the lower surface of the dummy nanowire and includes a dummy pad connected to the dummy nanowire. The dummy pad is arranged in the second direction and separated from the pad of the first nanowire FET.
  • the standard cell includes the first nanowire FET and the second nanowire FET that is a dummy transistor that does not contribute to the logic operation of the circuit.
  • the second nanowire FET is provided on at least one of the dummy nanowire provided to extend in the first direction in parallel with the nanowire of the first nanowire FET, and at both ends of the dummy nanowire in the first direction.
  • the semiconductor integrated circuit device includes a standard cell including a first nanowire FET (Field Effect Transistor) and a second nanowire FET.
  • the first nanowire FET is provided at each end in the first direction of Na (Na is an integer greater than or equal to 2) Na wires extending in the first direction, and the lower surface is the first nanowire.
  • a first gate electrode provided so as to surround the first nanowire.
  • the second nanowire FETs are respectively provided at Nb (Nb is an integer less than or equal to 1 and smaller than Na) second nanowires extending in the first direction, and at both ends of the second nanowire in the first direction, and the lower surfaces are the A pair of second pads connected to the second nanowires at a position lower than the lower surface of the second nanowires, extending in the second direction, and in a predetermined range in the first direction of the second nanowires, And a second gate electrode provided so as to surround the periphery of the two nanowires.
  • the first pad of the first nanowire FET and the second pad of the second nanowire FET are at the same position in at least one of both ends in the second direction.
  • the first nanowire FET includes Na nanowires (Na is an integer of 2 or more) extending in the first direction
  • the second nanowire FET is Nb (extending in the first direction).
  • Nb is an integer greater than or equal to 1 and smaller than Na).
  • the pad of the first nanowire FET and the pad of the second nanowire FET coincide with each other in at least one of the two ends in the second direction perpendicular to the first direction. For this reason, the position of the pad end in the second direction can be matched for the first and second nanowire FETs having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 2 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the first embodiment.
  • the top view which shows the example of a layout structure of the semiconductor integrated circuit device concerning 2nd Embodiment The top view which shows the example of a layout structure of the semiconductor integrated circuit device concerning 3rd Embodiment (A), (b) is another example of the standard cell in the third embodiment.
  • FIG. 2 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the first embodiment. Modification of the layout configuration example of FIG. Schematic diagram showing the basic structure of a nanowire FET Schematic diagram showing the basic structure of a nanowire FET
  • the semiconductor integrated circuit device includes a plurality of standard cells, and at least a part of the plurality of standard cells includes a nanowire FET (Field-Effect-Transistor).
  • a nanowire FET Field-Effect-Transistor
  • FIG. 14 is a schematic diagram showing an example of the basic structure of a nanowire FET (also called a gate-all-around (GAA) structure).
  • the nanowire FET is an FET using a thin wire (nanowire) through which a current flows.
  • the nanowire is made of, for example, silicon.
  • the nanowire is formed on the substrate so as to extend in the horizontal direction, that is, in parallel with the substrate, and both ends thereof are connected to a structure that becomes a source region and a drain region of the nanowire FET. Yes.
  • a structure that is connected to both ends of the nanowire and becomes a source region and a drain region of the nanowire FET is referred to as a pad.
  • FIG. 1 a structure that is connected to both ends of the nanowire and becomes a source region and a drain region of the nanowire FET is referred to as a pad.
  • STI Shallow Trench Isolation
  • the silicon substrate is exposed below the nanowire (the hatched portion).
  • the hatched portion may be covered with a thermal oxide film or the like, but the illustration is omitted in FIG. 14 for simplification.
  • the perimeter of the nanowire is surrounded by a gate electrode made of, for example, polysilicon via an insulating film such as a silicon oxide film.
  • the pad and gate electrode are formed on the substrate surface.
  • the portion where the nanowire is connected becomes the source / drain region of the pad, but the portion below the portion where the nanowire is connected may not necessarily be the source / drain region.
  • a part of the nanowire portion not surrounded by the gate electrode may be a source / drain region.
  • two nanowires are arranged in the vertical direction, that is, in the direction perpendicular to the substrate.
  • the number of nanowires arranged in the vertical direction is not limited to two, and may be one, or three or more may be arranged in the vertical direction.
  • the upper end of the uppermost nanowire and the upper end of the pad are aligned. However, it is not necessary to make these heights equal, and the upper end of the pad may be higher than the upper end of the uppermost nanowire.
  • a BOX Buried Oxide
  • a nanowire FET may be formed on the BOX.
  • FIG. 1 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • Each of the standard cells 1 and 2 shown in FIG. 1 constitutes an inverter having an input A and an output Y using a nanowire FET.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • the standard cells 1 and 2 are arranged in the same cell row extending in the X direction.
  • a P-type transistor area PA and an N-type transistor area NA are arranged side by side in the Y direction.
  • Each of the standard cells 1 and 2 includes two nanowire FETs. That is, in the standard cell 1, a P-type nanowire FET P1 is provided in the P-type transistor region PA, and an N-type nanowire FET N1 is provided in the N-type transistor region NA.
  • a P-type nanowire FET P2 is provided in the P-type transistor region PA, and an N-type nanowire FET N2 is provided in the N-type transistor region NA.
  • the nanowire FETs P1 and N1 are each provided with nanowires 11 and 12 each of Na (Na is an integer of 2 or more) provided in parallel extending in the X direction.
  • the nanowire FETs P ⁇ b> 2 and N ⁇ b> 2 are each provided with Nb (Nb is an integer less than or equal to 1 and smaller than Na) Nb wires 13 and 14 provided in parallel extending in the X direction.
  • the nanowires 11, 12, 13, and 14 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are formed of, for example, silicon.
  • the standard cell 1 is provided with a pair of pads 21 and 22 connected to the nanowire 11 and a pair of pads 23 and 24 connected to the nanowire 12.
  • the standard cell 2 is connected to the nanowire 13. A pair of pads 25 and 26 and a pair of pads 27 and 28 connected to the nanowire 14 are provided.
  • the pads 21, 22, 25, 26 have P-type impurities introduced into at least the portions connected to the nanowires 11, 13, and serve as source regions or drain regions of the nanowire FETs P 1, P 2.
  • the pads 23, 24, 27, and 28 are doped with at least N-type impurities at portions connected to the nanowires 12 and 14, and serve as source regions or drain regions of the nanowire FETs N1 and N2.
  • the pad 21 is connected to the nanowires 11 in which four separated portions are provided in the Y direction.
  • the pad 22 is connected to the nanowires 11 in which four separated portions are provided in the Y direction.
  • the pad 23 is connected to the nanowires 12 each having four separated portions in the Y direction.
  • the pad 24 is connected to the nanowires 12 each having four separated portions in the Y direction.
  • two pads 25, 26, 27, and 28 are formed separately in the Y direction.
  • the two separated portions of the pad 25 are connected to the nanowires 13 provided in the Y direction.
  • Two separated portions of the pad 26 are connected to the nanowires 13 provided in the Y direction.
  • Two separated portions of the pad 27 are connected to the nanowires 14 provided in the Y direction.
  • Two separated portions of the pad 28 are connected to the nanowires 14 provided in the Y direction.
  • the standard cell 1 is provided with a gate wiring 31 extending linearly in the Y direction
  • the standard cell 2 is provided with a gate wiring 32 extending linearly in the Y direction.
  • the gate wiring 31 is formed by integrally forming the gate electrode 31p of the nanowire FET P1 and the gate electrode 31n of the nanowire FET N1, and surrounds the nanowires 11 and 12 in a predetermined range in the X direction of the nanowires 11 and 12. It is provided as follows.
  • the gate wiring 32 is formed by integrally forming the gate electrode 32p of the nanowire FET P2 and the gate electrode 32n of the nanowire FET N2, and surrounds the nanowires 13 and 14 in a predetermined range in the X direction of the nanowires 13 and 14. It is provided as follows.
  • dummy gate wirings 33a, 33b, 34a, and 34b extending in the Y direction are arranged on the sides of the cell frame CF of the standard cells 1 and 2, respectively.
  • a metal wiring layer M1 is formed above the nanowire FETs P1, P2, N1, and N2.
  • a wiring VDD as a first power supply wiring for supplying a power supply potential is disposed on the upper side of the cell frame CF, and a second power supply wiring for supplying a ground potential is provided on the lower side of the cell frame CF.
  • a wiring VSS is arranged.
  • wirings 41a to 41d are formed in the standard cell 1
  • wirings 42a to 42d are formed in the standard cell 2.
  • the wiring 41a is formed so as to extend downward in the Y direction from the wiring VDD, and is connected to the pad 21 via the local wiring 45a.
  • the wiring 41b is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 23 via the local wiring 45b.
  • the wiring 41c connects the pads 22 and 24, is connected to the pad 22 through the local wiring 45c, and is connected to the pad 24 through the local wiring 45d.
  • the wiring 41d is connected to the gate wiring 31 through a local wiring 45e.
  • the wirings 41c and 41d correspond to the output Y and the input A of the inverter formed by the standard cell 1, respectively.
  • the wiring 42a is formed to extend downward from the wiring VDD in the Y direction, and is connected to the pad 25 via the local wiring 46a.
  • the wiring 42b is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 27 via the local wiring 46b.
  • the wiring 42c connects the pads 26 and 28, is connected to the pad 26 through the local wiring 46c, and is connected to the pad 28 through the local wiring 46d.
  • the wiring 42d is connected to the gate wiring 32 through the local wiring 46e.
  • the wirings 42c and 42d correspond to the output Y and input A of the inverter formed by the standard cell 2, respectively.
  • FIG. 2 is a cross-sectional view taken along line X-X ′ of the layout configuration of FIG.
  • the wirings 41 a and 41 c of the metal wiring layer M ⁇ b> 1 are connected to local wirings 45 a and 45 c through contacts 43.
  • the contact 43 is formed by a dual damascene process together with the wirings 41a and 41c of the metal wiring layer M1.
  • the contact 43 may be formed separately from the wires 41a and 41c of the metal wiring layer M1.
  • the wirings 41a and 41c of the metal wiring layer M1 are made of Cu, for example, and a barrier metal 48 containing, for example, tantalum or tantalum nitride is formed on the surface thereof.
  • the local wirings 45a and 45c are made of, for example, tungsten, and a glue film 47 containing, for example, titanium or titanium nitride is formed on the surface thereof. Note that the local wirings 45a and 45c may be formed of cobalt. In this case, the formation of the glue film 47 may be omitted.
  • a silicide film 49 made of, for example, nickel or cobalt is formed on the surfaces of the pads 21 and 22.
  • the interlayer insulating films 46a and 46b are, for example, silicon oxide films.
  • the interlayer insulating film 46c is a low dielectric constant film such as SiOC or porous film. Note that the interlayer insulating film 46c may have a laminated structure of two or more.
  • the gate electrode 31 is made of, for example, polysilicon. Note that the gate electrode 31 may be formed of a material containing a metal such as titanium nitride.
  • the gate insulating film is a silicon oxide film, for example, and is formed by, for example, a thermal oxidation method. Note that the gate insulating film may be formed using an oxide of hafnium, zirconium, lanthanum, yttrium, aluminum, titanium, or tantalum.
  • the lower surfaces of the pads 21 to 28 are located lower than the lower surfaces of the nanowires 11, 12, 13, and 14.
  • the top surfaces of the nanowires 11, 12, 13, and 14 are at the same height as the top surfaces of the pads 21 to 28.
  • the gate electrodes 31p, 32p, 31n, and 32n are formed so as to surround the nanowires 11, 12, 13, and 14. That is, the upper surface, both side surfaces, and the lower surface of the channel region formed in the nanowires 11, 12, 13, and 14 are all surrounded by the gate electrodes 31p, 32p, 31n, and 32n through the insulating film. Note that the upper surfaces of the nanowires 11, 12, 13, and 14 may be positioned lower than the upper surfaces of the pads 21 to 28.
  • a BOX Buried Oxide
  • connection form between the metal wirings 41a to 41d and the pads 21, 22, 23, 24 and the gate wiring 31 is the connection via the local wirings 45a, 45b, 45c, 45d, 45e and the contacts 43
  • the connection form between the wirings 42 a to 42 d and the pads 25, 26, 27, 28 and the gate wiring 32 is a connection with the local wirings 46 a, 46 b, 46 c, 46 d, 46 e through the contacts 43.
  • the connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • the nanowire FET P1 of the standard cell 1 is compared with the nanowire FET P2 of the standard cell 2.
  • the pads 21 and 22 of the nanowire FET P1 and the pads 25 and 26 of the nanowire FET P2 have the same end (upper end in the drawing) in the Y direction (the broken line a in FIG. 1). ).
  • the nanowire 11 of the nanowire FET P1 and the nanowire 13 of the nanowire FET P2 have the same position of the nanowire closest to the upper end of the pad in the Y direction (broken line b in FIG. 1).
  • both of the two nanowires 13 of the nanowire FET P2 coincide with the two upper positions of the nanowire 11 of the nanowire FET P1 in the Y direction.
  • the pads (23, 24) of the nanowire FET N1 and the pads (27, 28) of the nanowire FET N2 coincide with each other at the end (lower end in the drawing) closer to the wiring VSS in the Y direction. Further, the nanowire 12 of the nanowire FET N1 and the nanowire 14 of the nanowire FET N2 have the same nanowire position closest to the lower end of the pad in the Y direction. Here, both of the two nanowires 14 of the nanowire FET N2 coincide with the two positions on the lower side of the nanowire 12 of the nanowire FET N1 in the Y direction.
  • the pads 21 and 22 of the nanowire FET P1 with Na nanowires and the pads 25 and 26 of the nanowire FET P2 with Nb ( ⁇ Na) nanowires are in the Y direction.
  • the position of one end matches.
  • the position of the pad end in the Y direction can be adjusted for the nanowire FETs P1 and P2 having different numbers of nanowires.
  • the position of the pad end in the Y direction can be matched for the nanowire FETs N1 and N2 having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 3 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the layout configuration in FIG. 3 is basically the same as that in FIG. 1, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the layout of the standard cell 2A is slightly different from the standard cell 2 of FIG.
  • the layout configuration of FIG. 3 has the following characteristics. That is, in the P-type transistor region PA, the pads 21 and 22 of the nanowire FET P1 and the pads 25 and 26 of the nanowire FET P2 have the same end (the lower end in the drawing) far from the wiring VDD in the Y direction. (Dotted line a in FIG. 3). Further, the nanowire 11 of the nanowire FET P1 and the nanowire 13 of the nanowire FET P2 have the same nanowire position closest to the lower end of the pad in the Y direction (dashed line b in FIG. 1). Here, both of the two nanowires 13 of the nanowire FET P2 coincide with the two positions on the lower side of the drawing of the nanowire 11 of the nanowire FET P1 in the Y direction.
  • the pads 23 and 24 of the nanowire FET N1 and the pads 27 and 28 of the nanowire FET N2 have the same end position (upper end in the drawing) far from the wiring VSS in the Y direction.
  • the nanowire 12 of the nanowire FET N1 and the nanowire 14 of the nanowire FET N2 have the same nanowire position closest to the upper end of the pad in the Y direction.
  • both of the two nanowires 14 of the nanowire FET N2 coincide with the two positions on the upper side of the nanowire 12 of the nanowire FET N1 in the Y direction.
  • the positions of the pad ends in the Y direction can be aligned for the nanowire FETs P ⁇ b> 1 and P ⁇ b> 2 having different numbers of nanowires.
  • the position of the pad end in the Y direction can be matched for the nanowire FETs N1 and N2 having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • the gate wiring 32 is shorter than the gate wiring 31 of the standard cell 1. That is, the gate electrode 32p of the nanowire FET P2 is shorter than the gate electrode 31p of the nanowire FET P1, and the gate electrode 32n of the nanowire FET N2 is shorter than the gate electrode 31n of the nanowire FET N1. Thereby, the gate capacitance is reduced.
  • the gate wiring 32 may have the same length as the gate wiring 31.
  • the wiring 42c corresponding to the output Y is shorter than the wiring 41c corresponding to the output Y of the standard cell 1. Thereby, the wiring capacitance is reduced.
  • FIG. 4 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the layout configuration in FIG. 4 is basically the same as that in FIG. 1, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the layout of the standard cell 2B is slightly different from that of the standard cell 2 of FIG.
  • the layout configuration of FIG. 4 has the following characteristics. That is, in the P-type transistor region PA, the pads 21 and 22 of the nanowire FET P1 and the pads 25 and 26 of the nanowire FET P2 are aligned at both ends in the Y direction (broken lines a1 and a2 in FIG. 4). . That is, the pads 21 and 22 and the pads 25 and 26 have the same arrangement range in the Y direction. Also, here, both of the two nanowires 13 coincide with the two positions at the center of the nanowire 11 of the nanowire FET P1 in the Y direction. That is, in the nanowire FET P2, the center position of the arrangement range of the nanowires 13 and the center position of the arrangement range of the pads 25 and 26 coincide with each other in the Y direction.
  • the pads 23 and 24 of the nanowire FET N1 and the pads 27 and 28 of the nanowire FET N2 are coincident with each other in the Y direction. That is, the pads 23 and 24 and the pads 27 and 28 have the same arrangement range in the Y direction.
  • both of the two nanowires 14 of the nanowire FET N2 coincide with the two positions in the center of the nanowire 12 of the nanowire FET N1 in the Y direction. That is, in the nanowire FET N2, the center position of the arrangement range of the nanowires 14 coincides with the center position of the arrangement range of the pads 27 and 28 in the Y direction.
  • the positions of both ends of the pad in the Y direction can be matched with respect to nanowire FETs P ⁇ b> 1 and P ⁇ b> 2 having different numbers of nanowires.
  • the position of the pad end in the Y direction can be matched for the nanowire FETs N1 and N2 having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 5 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the layout configuration in FIG. 5 is basically the same as that in FIG. 1, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the layout of the standard cell 2C is slightly different from the standard cell 2 of FIG.
  • the layout configuration of FIG. 5 has the following characteristics.
  • the pads 21 and 22 of the nanowire FET P1 and the pads 25 and 26 of the nanowire FET P2 are aligned at both ends in the Y direction. That is, the pads 21 and 22 and the pads 25 and 26 have the same arrangement range in the Y direction.
  • the positions of both ends of the pads 23 and 24 of the nanowire FET N1 and the pads 27 and 28 of the nanowire FET N2 coincide with each other in the Y direction. That is, the pads 23 and 24 and the pads 27 and 28 have the same arrangement range in the Y direction.
  • the arrangement range of the nanowires 13 is biased with respect to the arrangement range of the pads 25 and 26 in the Y direction.
  • the nanowire 13 is biased to the lower side of the drawing with respect to the arrangement range of the pads 25 and 26, and both of them are in two positions on the lower side of the nanowire 11 of the nanowire FET P ⁇ b> 1 in the Y direction.
  • the arrangement range of the nanowires 14 is biased with respect to the arrangement range of the pads 27 and 28 in the Y direction.
  • the nanowires 14 are biased to the upper side of the drawing with respect to the arrangement range of the pads 27 and 28, and both of them are located at two positions on the upper side of the nanowire 12 of the nanowire FET N ⁇ b> 1 in the Y direction. I'm doing it.
  • the nanowire FET P2 has a dummy gate electrode 35a.
  • the dummy gate electrode 35a is arranged between the pads 25 and 26 on the same straight line as the gate electrode 32p.
  • the dummy gate electrode 35a is separated from the gate electrode 32p.
  • the nanowire FET N2 has a dummy gate electrode 35b.
  • the dummy gate electrode 35b is disposed between the pads 27 and 28 on the same straight line as the gate electrode 32n.
  • the dummy gate electrode 35b is separated from the gate electrode 32n.
  • the positions of both ends of the pad in the Y direction can be matched for the nanowire FETs P ⁇ b> 1 and P ⁇ b> 2 having different numbers of nanowires.
  • the position of the pad end in the Y direction can be matched for the nanowire FETs N1 and N2 having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • the dummy gates 35a and 35b may not be arranged, or only one of them may be arranged.
  • the nanowire FETs P1 and N1 include four nanowires in a plan view and two in the vertical direction, for a total of eight nanowires, and the nanowire FETs P2 and N2 have two in the plan view in the vertical direction. Although two nanowires in total, four nanowires are provided, the number of nanowires is not limited to this. Further, the P-type nanowire FET and the N-type nanowire may include different numbers of nanowires.
  • the position of the nanowire 13 of the nanowire FET P2 is assumed to match the position of the nanowire 11 of the nanowire FET P1 in the Y direction.
  • the position of the nanowire 14 of the nanowire FET N2 is assumed to coincide with the position of the nanowire 12 of the nanowire FET N1 in the Y direction, it may not be coincident.
  • FIG. 6 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the second embodiment.
  • Each of the standard cells 1 and 3 shown in FIG. 6 constitutes an inverter having an input A and an output Y using nanowire FETs.
  • the standard cells 1 and 3 are arranged in the same cell column extending in the X direction.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the layout configuration of the standard cell 1 is the same as that shown in the first embodiment.
  • a P-type nanowire FET P31 is provided in the P-type transistor region PA, and an N-type nanowire FET N31 is provided in the N-type transistor region NA. Furthermore, a P-type nanowire FET P32 and an N-type nanowire FET N32, which are dummy transistors that do not contribute to the logic operation of the circuit, are provided.
  • Each of the nanowire FETs P31 and N31 includes a plurality of nanowires 131 and 141 provided in parallel extending in the X direction.
  • two nanowires 131 and 141 are provided side by side in the Y direction.
  • two nanowires 131 and 141 are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and four nanowires are provided in total.
  • the nanowires 131 and 141 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the standard cell 3 is provided with pads 25 and 26 connected to the nanowire 131 and pads 27 and 28 connected to the nanowire 141.
  • Pads 25 and 26 have a P-type impurity introduced at least in a portion connected to nanowire 131, and serve as a source region or a drain region of nanowire FET P31.
  • the pads 27 and 28 have N-type impurities introduced into at least a portion connected to the nanowire 141, and serve as a source region or a drain region of the nanowire FET N31.
  • a gate wiring 32 extending linearly in the Y direction is arranged.
  • the gate wiring 32 is formed by integrally forming the gate electrode 32p of the nanowire FET P31 and the gate electrode 32n of the nanowire FET N31, and around the nanowires 131 and 141 in a predetermined range in the X direction of the nanowires 131 and 141. It is provided to surround.
  • the nanowire FET P32 includes a dummy nanowire 132 and a dummy gate electrode 36a.
  • the dummy nanowire 132 is provided between the pads 25 and 26 so as to extend in the X direction in parallel with the nanowire 131.
  • the dummy gate electrode 36 a is provided so as to surround the dummy nanowire 132 in a predetermined range in the X direction of the dummy nanowire 132.
  • the dummy gate electrode 36a is connected to the wiring VDD through the wiring 42e and the local wiring 46f. That is, the gate of the nanowire FET P32 is fixed at the power supply potential.
  • the nanowire FET N32 includes a dummy nanowire 142 and a dummy gate electrode 36b.
  • the dummy nanowire 142 is provided between the pads 27 and 28 so as to extend in the X direction in parallel with the nanowire 141.
  • the dummy gate electrode 36 b is provided so as to surround the dummy nanowire 142 in a predetermined range in the X direction of the dummy nanowire 142.
  • the dummy gate electrode 36b is connected to the wiring VSS via the wiring 42f and the local wiring 46g. That is, the gate of the nanowire FET N32 is fixed to the ground potential.
  • pads 25, 26, 27, and 28 are formed separately in the Y direction.
  • the four pads 25 and 26 are connected to four separated nanowires 131 provided in the Y direction and two dummy nanowires 132 provided in the Y direction, respectively.
  • the pads 27 and 28 are connected to four separated nanowires 141 provided in the Y direction and two dummy nanowires 142 provided in the Y direction, respectively.
  • the configuration of the standard cell 3 is that in the configuration of the standard cell 1, the gate electrode 31p of the nanowire FET P1 is separated into two, and the gate electrode on the upper side of the drawing among the separated gate electrodes is fixed to the power supply potential, and the nanowire FET N1 The gate electrode 31n is divided into two, and the gate electrode on the lower side of the drawing among the separated gate electrodes is fixed to the ground potential.
  • the pads 21 and 22 of the nanowire FET P1 and the pads 25 and 26 in the standard cell 3 are coincident with each other in the Y direction. That is, the pads 21 and 22 and the pads 25 and 26 have the same arrangement range in the Y direction. Further, the pads 23 and 24 of the nanowire FET N1 and the pads 27 and 28 of the standard cell 3 are coincident with each other in the Y direction. That is, the pads 23 and 24 and the pads 27 and 28 have the same arrangement range in the Y direction.
  • the position of the pad end in the Y direction can be matched. Further, by providing the nanowire FET P32 which is a dummy transistor, it becomes easy to align the positions of the ends of the pads 25 and 26 with the pads 21 and 22 of the nanowire FET P1 in the Y direction. Similarly, the position of the pad end in the Y direction can be matched for the nanowire FETs N1 and N31 having different numbers of nanowires. Further, by providing the nanowire FET N32 which is a dummy transistor, it becomes easy to align the positions of the ends of the pads 27 and 28 with the pads 23 and 24 of the nanowire FET N1 in the Y direction. For this reason, the manufacture of the semiconductor integrated circuit device is facilitated, and manufacturing variations can be suppressed, so that the yield is improved.
  • the pads 21 and 22 and the pads 25 and 26 are assumed to have the same positions at both ends in the Y direction, but only one of the both ends may be matched. , None of them need to match. Further, the pads 23 and 24 and the pads 27 and 28 are assumed to have the same positions at both ends in the Y direction. However, only one of the both ends may be the same, or both may be the same. It does not have to be.
  • FIG. 7 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the third embodiment.
  • Each of the standard cells 1 and 4 shown in FIG. 7 constitutes an inverter having an input A and an output Y using nanowire FETs.
  • the standard cells 1 and 4 are arranged in the same cell row extending in the X direction.
  • the same reference numerals are given to the same components as in FIG. 1, and detailed description thereof may be omitted here.
  • the layout configuration of the standard cell 1 is the same as that shown in the first embodiment.
  • a P-type nanowire FET P41 is provided in the P-type transistor region PA, and an N-type nanowire FET N41 is provided in the N-type transistor region NA. Furthermore, a P-type nanowire FET P42 and an N-type nanowire FET N42, which are dummy transistors that do not contribute to the logic operation of the circuit, are provided.
  • the nanowire FETs P41 and N41 each include a plurality of nanowires 133 and 143 provided in parallel extending in the X direction.
  • three nanowires 133 and 143 are provided side by side in the Y direction.
  • two nanowires 133 and 143 are provided in the vertical direction, that is, in the direction perpendicular to the substrate, and a total of six nanowires are provided.
  • the nanowires 133 and 143 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the standard cell 4 is provided with pads 25 and 26 a connected to the nanowire 133 and pads 27 and 28 a connected to the nanowire 143.
  • the pads 25 and 26a are doped with P-type impurities at least in a portion connected to the nanowire 133, and become the source region or drain region of the nanowire FET P41.
  • the pads 27 and 28a have N-type impurities introduced into at least a portion connected to the nanowire 143, and serve as a source region or a drain region of the nanowire FET N41.
  • a gate wiring 32 extending linearly in the Y direction is arranged.
  • the gate wiring 32 is formed by integrally forming the gate electrode 32p of the nanowire FET P41 and the gate electrode 32n of the nanowire FET N41, and around the nanowires 133 and 143 in a predetermined range in the X direction of the nanowires 133 and 143. It is provided to surround.
  • the nanowire FET P42 includes a dummy nanowire 134 and a dummy pad 26b.
  • the dummy pad 26b is disposed adjacent to the pad 26a in the Y direction.
  • the dummy nanowire 134 is provided between the pad 25 and the dummy pad 26b so as to extend in the X direction in parallel with the nanowire 133.
  • the gate wiring 32 extends in the Y direction so as to exceed the arrangement position of the dummy nanowires 134 and surrounds the periphery of the dummy nanowires 134. That is, the dummy gate electrode 37a of the nanowire FET P42 is configured integrally with the gate electrode 32p of the nanowire FET P41.
  • the nanowire FET N42 includes a dummy nanowire 144 and a dummy pad 28b.
  • the dummy pad 28b is disposed adjacent to the pad 28a in the Y direction.
  • the dummy nanowire 144 is provided between the pad 27 and the dummy pad 28 b so as to extend in the X direction in parallel with the nanowire 143.
  • the gate wiring 32 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 144, and surrounds the dummy nanowire 144. That is, the dummy gate electrode 37b of the nanowire FET N42 is configured integrally with the gate electrode 32n of the nanowire FET N41.
  • pads 25 and 27 are formed separately in the Y direction.
  • the pad 25 is connected to four separated portions to a nanowire 133 provided with three in the Y direction and a dummy nanowire 134 provided with one in the Y direction.
  • the pad 27 is connected to four separated portions, respectively, with three nanowires 143 provided in the Y direction and one dummy nanowire 144 provided in the Y direction.
  • three pads 26a and 28a are formed separately in the Y direction.
  • the pad 26a is connected to nanowires 133 each having three separated portions in the Y direction.
  • the pad 28a is connected to three separated nanowires 143 provided in the Y direction.
  • the configuration of the standard cell 4 is a configuration in which the pad 22 is separated into two in the nanowire FET P1 and the pad 24 is separated into two in the nanowire FET N1 in the configuration of the standard cell 1.
  • the pads 21 and 22 of the nanowire FET P1 and the pad 25 of the standard cell 4 are aligned at both ends in the Y direction. That is, the pads 21 and 22 and the pad 25 have the same arrangement range in the Y direction. Furthermore, the arrangement range of the pad 26 a and the dummy pad 26 b in the Y direction is the same as that of the pad 25, and both ends in the Y direction coincide with the pad 25. Further, the pads 23 and 24 of the nanowire FET N1 and the pads 27 of the standard cell 4 are in the same position at both ends in the Y direction. That is, the pads 23 and 24 and the pad 27 have the same arrangement range in the Y direction. Further, the pad 28 a and the dummy pad 28 b have the same arrangement range in the Y direction as the pad 27, and both ends in the Y direction coincide with the pad 27.
  • the position of the pad end in the Y direction can be matched. Also, by providing the nanowire FET P42 which is a dummy transistor, it becomes easy to align the position of the end of the region including the pad 26a and the dummy pad 26b with the pads 21 and 22 of the nanowire FET P1 in the Y direction. Similarly, for the nanowire FETs N1 and N41 having different numbers of nanowires, the positions of the pad ends in the Y direction can be matched.
  • the nanowire FET N42 which is a dummy transistor, the position of the end of the region including the pad 28a and the dummy pad 28b in the Y direction can be easily matched with the pads 23 and 24 of the nanowire FET N1. For this reason, the manufacture of the semiconductor integrated circuit device is facilitated, and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 8A and 8B show another example of the standard cell 4 in the present embodiment.
  • both pads of the nanowire FETs P42 and N42, which are dummy transistors that do not contribute to the logic operation of the circuit, are dummy pads.
  • the nanowire FET P42 includes a dummy nanowire 134 and dummy pads 25b and 26b.
  • the dummy pad 25b is disposed adjacent to the pad 25a in the Y direction
  • the dummy pad 26b is disposed adjacent to the pad 26a in the Y direction.
  • the dummy nanowire 134 is provided between the dummy pad 25b and the dummy pad 26b so as to extend in the X direction in parallel with the nanowire 133.
  • the gate wiring 32 extends in the Y direction so as to exceed the arrangement position of the dummy nanowires 134 and surrounds the periphery of the dummy nanowires 134. That is, the dummy gate electrode 37a of the nanowire FET P42 is configured integrally with the gate electrode 32p of the nanowire FET P41.
  • the nanowire FET N42 includes a dummy nanowire 144 and dummy pads 27b and 28b.
  • the dummy pad 27b is disposed adjacent to the pad 27a in the Y direction.
  • the dummy pad 28b is disposed adjacent to the pad 28a in the Y direction.
  • the dummy nanowire 144 is provided between the dummy pad 27b and the dummy pad 28b so as to extend in the X direction in parallel with the nanowire 143.
  • the gate wiring 32 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 144, and surrounds the dummy nanowire 144. That is, the dummy gate electrode 37b of the nanowire FET N42 is configured integrally with the gate electrode 32n of the nanowire FET N41.
  • three pads 25a and 27a are formed separately in the Y direction.
  • the pad 25a is connected to nanowires 133 each having three separated portions in the Y direction.
  • the pad 27a is connected to nanowires 143 provided with three separated portions in the Y direction.
  • the dummy gate electrodes of the nanowire FETs P42 and N42 which are dummy transistors that do not contribute to the logic operation of the circuit are separated from the gate wiring 32.
  • the nanowire FET P42 includes a dummy nanowire 134 and a dummy pad 26b.
  • the dummy gate electrode 37 a is arranged on the same straight line as the gate wiring 32 and surrounds the dummy nanowire 134.
  • the dummy gate electrode 37a is separated from the gate electrode 32p of the nanoFET P41.
  • the nanowire FET N42 includes a dummy nanowire 144 and a dummy pad 28b.
  • the dummy gate electrode 37 b is arranged on the same straight line as the gate wiring 32, and surrounds the dummy nanowire 144.
  • the dummy gate electrode 37b is separated from the gate electrode 32n of the nano-FET N41.
  • the pads on the right side of the drawing are separated from the pads of the nanowire FETs P41 and N41 in FIGS. 7 and 8B, and both pads in FIG. 8A. Is separated from the pads of the nanowire FETs P41 and N41. However, it is not limited to these forms, and only the pad on the left side of the drawing may be separated.
  • the dummy gate electrodes are separated from the gate electrodes of the nanowire FETs P41 and N41 in the layout in which the pads on the right side of the nanowire FETs P42 and N42 which are dummy transistors are separated.
  • the present invention is not limited to this configuration, and the dummy gate electrode may be separated in a layout in which both pads are separated or a layout in which the pads on the left side of the drawing are separated.
  • the nanowire FETs P42 and N42 that are dummy transistors have one nanowire in a plan view.
  • the present invention is not limited to this, and two or more nanowires in a plan view may be used. You may have.
  • the standard cells 4, 4A, 4B have a vertically symmetrical layout in the P-type region and the N-type region, but are not limited to this.
  • a nanowire FET that is a dummy transistor may be provided only in the P-type region, or the pad separation mode, the number of nanowires, and the like may be different in the P-type region and the N-type region.
  • the standard cell 1 and the standard cells 2, 3, 4 and the like are arranged in the same cell column. However, they may be arranged in different cell columns. . On the other hand, the standard cell 1 and the standard cells 2, 3, 4, etc. may be arranged adjacent to each other in the same cell column. In this case, the dummy gate wirings 33b and 34a arranged on the side of the cell frame CF are shared.
  • the standard cell 1 and the like constitute an inverter, but may constitute another circuit. Further, the standard cell 1 and the standard cells 2, 3, 4, etc. may constitute different circuits. Further, the standard cell 1 and the standard cells 2, 3, 4 and the like may include a nanowire FET other than the nanowire FET whose pad ends in the Y direction coincide.
  • FIG. 9 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the fourth embodiment.
  • the layout configuration of FIG. 9 corresponds to a configuration in which the nanowire FETs P1, P2, N1, and N2 in the layout configuration of FIG. 1 are arranged in a single standard cell.
  • the standard cell 5 is provided with P-type nanowire FETs P51 and P52 in the P-type transistor region PA, and N-type nanowire FETs N51 and N52 in the N-type transistor region NA.
  • Each of the nanowire FETs P52 and N52 includes a plurality of Na wires 53 and 54 (Na is an integer of 2 or more) provided in parallel extending in the X direction.
  • four nanowires 53 and 54 are provided side by side in the Y direction.
  • Each of the nanowire FETs P51 and N51 includes Nb (Nb is an integer greater than or equal to 1 and smaller than Na) pieces of nanowires 51 and 52 provided in parallel extending in the X direction.
  • Nb is an integer greater than or equal to 1 and smaller than Na
  • two nanowires 51 and 52 are provided side by side in the Y direction.
  • the nanowires 51, 52, 53, and 54 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the standard cell 5 includes a pair of pads 61 and 62 connected to the nanowire 51, a pair of pads 63 and 64 connected to the nanowire 52, a pair of pads 65 and 66 connected to the nanowire 53, and the nanowire 54. And a pair of pads 67 and 68 connected to each other.
  • the pads 61, 62, 65, 66 have P-type impurities introduced into at least portions connected to the nanowires 51, 53, and serve as source regions or drain regions of the nanowire FETs P 51, P 52.
  • the pads 63, 64, 67, and 68 have N-type impurities introduced into at least portions connected to the nanowires 52 and 54, and serve as source regions or drain regions of the nanowire FETs N51 and N52.
  • two pads 61, 62, 63, and 64 are formed separately in the Y direction.
  • the two separated parts of the pad 61 are connected to the nanowires 51 provided in the Y direction.
  • the two separated parts of the pad 62 are connected to the nanowires 51 provided in the Y direction.
  • the two separated parts of the pad 63 are connected to the nanowires 52 provided in the Y direction.
  • the two separated parts of the pad 64 are connected to the nanowires 52 provided in the Y direction.
  • four pads 65, 66, 67 and 68 are formed separately in the Y direction.
  • the pad 65 is connected to nanowires 53 each having four separated portions provided in the Y direction.
  • the pad 66 is connected to nanowires 53 each having four separated portions in the Y direction.
  • the pad 67 is connected to four separated nanowires 54 provided in the Y direction.
  • the pad 68 is connected to four separated nanowires 54 provided in the Y direction.
  • gate wirings 71 and 72 extending linearly in the Y direction are arranged.
  • the gate wiring 71 is formed by integrally forming the gate electrode 71p of the nanowire FET P51 and the gate electrode 71n of the nanowire N51, and surrounds the nanowires 51 and 52 in a predetermined range in the X direction of the nanowires 51 and 52.
  • the gate wiring 72 is formed by integrally forming the gate electrode 72p of the nanowire FET P52 and the gate electrode 72n of the nanowire FET N52, and surrounds the nanowires 53 and 54 in a predetermined range in the X direction of the nanowires 53 and 54. It is provided as follows. Further, dummy gate wirings 73a, 73b, 73c extending in the Y direction are arranged on the side of the cell frame CF of the standard cell 5 and the central portion in the X direction, respectively.
  • the pads 61 and 62 of the nanowire FET P51 and the pads 65 and 66 of the nanowire FET P52 are aligned in the Y direction at the end closer to the wiring VDD (upper end in the drawing). Yes. Further, in the N-type transistor region, the pads 63 and 64 of the nanowire FET N51 and the pads 67 and 68 of the nanowire FET N52 have the same end (lower end in the drawing) position close to the wiring VSS in the Y direction. ing. For this reason, the position of the pad end in the Y direction can be matched for the nanowire FETs P51 and P52 having different numbers of nanowires.
  • the positions of the pad ends in the Y direction can be matched for the nanowire FETs N51 and N52 having different numbers of nanowires. Therefore, the semiconductor integrated circuit device can be easily manufactured and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 10 is a plan view showing a layout configuration example of the semiconductor integrated circuit device according to the fifth embodiment.
  • the standard cells 101 and 102 are arranged in the same cell row extending in the X direction, and are arranged adjacent to each other in the X direction.
  • FIG. 11 is a circuit diagram of the standard cells 101 and 102 shown in FIG.
  • the standard cell 101 constitutes a buffer circuit having an input A and an output Y.
  • an inverter composed of nanowire FETs P1B and N1B connected in series and an inverter composed of nanowire FETs P1A and N1A connected in series are connected in series.
  • the standard cell 102 constitutes a two-input NOR circuit having inputs A and B and an output Y.
  • nanowire FETs P2A and P2B connected in series between the output Y and VDD are provided, and nanowire FETs N2A and N2B connected in parallel between the output Y and VSS are provided. ing.
  • the input A is given to the gates of the nanowire FETs P2A and N2A
  • the input B is given to the gates of the nanowire FETs P2B and N2B.
  • the relative value of the driving force is shown for each nanowire FET.
  • the driving force of each nanowire FET is set by the number of nanowires.
  • a P-type transistor area PA and an N-type transistor area NA are arranged side by side in the Y direction.
  • Each of the standard cells 101 and 102 includes four nanowire FETs. That is, in the standard cell 101, P-type nanowire FETs P1A and P1B are provided in the P-type transistor region PA, and N-type nanowire FETs N1A and N1B are provided in the N-type transistor region NA. In the standard cell 102, P-type nanowire FETs P2A and P2B are provided in the P-type transistor region PA, and N-type nanowire FETs N2A and N2B are provided in the N-type transistor region NA.
  • the nanowire FETs P1A and N1A each include a plurality of nanowires 11A and 12A provided in parallel extending in the X direction.
  • four nanowires 11A and 12A are provided side by side in the Y direction.
  • two nanowires 11A and 12A are provided in the vertical direction, that is, in the direction perpendicular to the substrate, and a total of eight nanowires are provided.
  • Each of the nanowire FETs P1B and N1B includes a plurality of nanowires 11B and 12B provided in parallel extending in the X direction.
  • two nanowires 11B and 12B are provided side by side in the Y direction.
  • nanowires 11B and 12B are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and four nanowires are provided in total.
  • the nanowire FETs P2A and P2B each include a plurality of nanowires 13A and 13B provided in parallel extending in the X direction.
  • four nanowires 13A and 13B are provided side by side in the Y direction.
  • two nanowires 13A and 13B are provided in the vertical direction, that is, in the direction perpendicular to the substrate, and a total of eight nanowires are provided.
  • Each of the nanowire FETs N2A and N2B includes a plurality of nanowires 14A and 14B provided in parallel extending in the X direction.
  • three nanowires 14A and 14B are provided side by side in the Y direction.
  • two nanowires 14A and 14B are provided in the vertical direction, that is, in the direction perpendicular to the substrate, and six in total.
  • the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B are cylindrical, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are formed of, for example, silicon.
  • the standard cell 101 is provided with three pads 211, 212, 213 into which P-type impurities are introduced, and three pads 221, 222, 223 into which N-type impurities are introduced. .
  • the nanowire FETs P1A and P1B share one pad, that is, the pad 212. That is, the nanowire FET P1A includes a pair of pads 211 and 212 connected to the nanowire 11A, and the nanowire FET P1B includes a pair of pads 212 and 213 connected to the nanowire 11B.
  • the nanowire FETs N1A and N1B share one pad, that is, the pad 222. That is, the nanowire FET N1A includes a pair of pads 221 and 222 connected to the nanowire 12A, and the nanowire FET N1B includes a pair of pads 222 and 223 connected to the nanowire 12B.
  • the standard cell 102 is provided with three pads 231, 232, 233 introduced with P-type impurities and three pads 241, 242, 243 introduced with N-type impurities.
  • the nanowire FETs P2A and P2B share one pad, that is, the pad 232. That is, the nanowire FET P2A includes a pair of pads 231 and 232 connected to the nanowire 13A, and the nanowire FET P2B includes a pair of pads 232 and 233 connected to the nanowire 13B.
  • the nanowire FETs N2A and N2B share one pad, that is, the pad 242. That is, the nanowire FET N2A includes a pair of pads 241 and 242 connected to the nanowire 14A, and the nanowire FET N2B includes a pair of pads 242 and 243 connected to the nanowire 14B.
  • pads 211, 212, 213, 221, 222, and 223 are formed separately in the Y direction by four each.
  • the pads 211 and 212 are connected to four separated nanowires 11A provided in the Y direction, respectively.
  • two pads 212 and 213 are connected to the nanowires 11B provided with two in the Y direction, respectively.
  • the pads 221 and 222 are connected to the nanowires 12A provided with four separated portions in the Y direction.
  • the two pads 222 and 223 are respectively connected to the nanowires 12B provided with two in the Y direction.
  • pads 231, 232, 233, 241, and 243 are each formed separately in the Y direction, and three pads 242 are formed separately in the Y direction.
  • the pads 231 and 232 are connected to four separated nanowires 13A provided in the Y direction, respectively.
  • the pads 232 and 233 are respectively connected to the nanowires 13B provided with four separated portions in the Y direction.
  • the pads 241 are connected to the nanowires 14A, in which three of the four separated parts on the lower side of the drawing are provided in the Y direction.
  • the pad 242 has three separated parts connected to the nanowires 14A and 14B provided in the Y direction, respectively.
  • the pad 243 is connected to the nanowires 14B provided with three pads in the Y direction among the four separated portions.
  • the standard cell 101 is provided with gate wirings 311 and 312 extending linearly in the Y direction
  • the standard cell 102 is provided with gate wirings 321 and 322 extending linearly in the Y direction.
  • the gate wiring 311 is formed by integrally forming the gate electrode 311p of the nanowire FET P1A and the gate electrode 311n of the nanowire FET N1A, and the nanowire 11A, It is provided so as to surround 12A.
  • the gate wiring 312 is formed by integrally forming the gate electrode 312p of the nanowire FET P1B and the gate electrode 312n of the nanowire FET N1B, and surrounds the nanowires 11B and 12B in a predetermined range in the X direction of the nanowires 11B and 12B. It is provided as follows.
  • the gate wiring 321 is formed by integrally forming the gate electrode 321p of the nanowire FET P2A and the gate electrode 321n of the nanowire FET N2A, and in the predetermined range in the X direction of the nanowires 13A and 14A, It is provided so as to surround the periphery of 14A.
  • the gate wiring 322 is formed by integrally forming the gate electrode 322p of the nanowire FET P2B and the gate electrode 322n of the nanowire FET N2B, and surrounds the nanowires 13B and 14B in a predetermined range in the X direction of the nanowires 13B and 14B. It is provided as follows. In addition, dummy gate wirings 331, 332, and 333 extending in the Y direction are arranged on the sides of the cell frame CF of the standard cells 101 and 102, respectively.
  • the lower surfaces of the pads 211 to 213, 221 to 223, 231 to 233, and 241 to 243 are lower than the lower surfaces of the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B.
  • the top surfaces of the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B are at the same height as the top surfaces of the pads 211 to 213, 221 to 223, 231 to 233, and 241 to 243.
  • the gate electrodes 311p, 312p, 311n, 312n, 321p, 322p, 321n, and 322n are formed so as to surround the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B. That is, the upper surface, both side surfaces, and the lower surface of the channel region formed in the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B all have gate electrodes 311p, 312p, 311n, and 312n through the insulating film. , 321p, 322p, 321n, 322n.
  • the upper surfaces of the nanowires 11A, 11B, 12A, 12B, 13A, 13B, 14A, and 14B may be positioned lower than the upper surfaces of the pads 211 to 213, 221 to 223, 231 to 233, and 241 to 243.
  • a metal wiring layer M1 is formed above the nanowire FETs P1A, P1B, N1A, N1B, P2A, P2B, N2A, and N2B.
  • a wiring VDD for supplying a power supply potential is disposed on the upper side of the cell frame CF
  • a wiring VSS for supplying a ground potential is disposed on the lower side of the cell frame CF.
  • wirings 43a to 43e are formed in the standard cell 101
  • wirings 44a to 44f are formed in the standard cell 102.
  • the wiring 43a connects the pads 211 and 221 and is connected to the pad 211 via the local wiring 47a and to the pad 221 via the local wiring 47b.
  • the wiring 43b is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 212 via the local wiring 47c.
  • the wiring 43c is connected to the gate wiring 312 via the local wiring 47d.
  • the wiring 43d is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 222 via the local wiring 47e.
  • the wiring 43e connects the pads 213 and 223 and the gate wiring 311, is connected to the pad 213 through the local wiring 47f, is connected to the pad 223 through the local wiring 47g, and is connected to the local wiring 47h. Is connected to the gate wiring 311 through the gate.
  • the wirings 43a and 43c correspond to the output Y and the input A of the buffer circuit formed by the standard cell 101, respectively.
  • the wiring 44a is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 231 via the local wiring 48a.
  • the wiring 44b is connected to the gate wiring 321 through the local wiring 48b.
  • the wiring 44c is formed to extend upward in the Y direction from the wiring VSS, and is connected to the pad 241 through the local wiring 48c.
  • the wiring 44d connects the pads 242 and 233, is connected to the pad 242 through the local wiring 48d, and is connected to the pad 233 through the local wiring 48e.
  • the wiring 44e is connected to the gate wiring 322 via the local wiring 48f.
  • the wiring 44f is formed to extend upward in the Y direction from the wiring VSS, and is connected to the pad 243 via the local wiring 48g.
  • the wirings 44b, 44d, and 44e correspond to the input A, output Y, and input B of the 2-input NOR circuit that the standard cell 102 configures, respectively.
  • connection form of the metal wirings 43a to 43e, the pads 211 to 213, 221 to 223, and the gate wirings 311 and 312 is a connection through the local wirings 47a to 47h and the contacts 43, and the metal wirings 44a to 44f.
  • the pads 231, 233, 241 to 243 and the gate wirings 321 and 322 are connected to the local wirings 48 a to 48 g via the contacts 43.
  • the connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • the layout configuration of FIG. 10 has the following characteristics.
  • the nanowire FET P1A as the first nanowire FET and the nanowire FET P1B as the second nanowire FET share the pad 212 as a shared pad.
  • the nanowire FET P1A has Na (8 in this case) nanowires 11A between the pads 211 and 212, and the nanowire FET P1B has Nb ( ⁇ Na, here 4) nanowires 11B between the pads 212 and 213. ing. Even though the number of nanowires of the nanowire FETs P1A and P1B is different, the pads 211, 212, and 213 have the same position and arrangement range in the Y direction (broken lines a1 and a2).
  • the pad 213 can have the same position and arrangement range in the Y direction as the pad 231 in the adjacent standard cell 102.
  • the nanowire FET P1B is the closest to the cell end on the standard cell 102 side in the X direction among the nanowire FETs included in the standard cell 101.
  • the nanowire FET N1A as the first nanowire FET and the nanowire FET N1B as the second nanowire FET share the pad 222 as a shared pad.
  • the nanowire FET N1A has Na (eight) nanowires 12A between the pads 221 and 222, and the nanowire FET N1B has Nb ( ⁇ Na, here 4) nanowires 11B between the pads 222 and 223. ing.
  • the pads 221, 222, and 223 have the same position and arrangement range in the Y direction (broken lines a3 and a4).
  • the pad 223 can have the same position and arrangement range in the Y direction as the pad 241 in the adjacent standard cell 102.
  • the nanowire FET N1B is the closest to the cell end on the standard cell 102 side in the X direction among the nanowire FETs included in the standard cell 101.
  • the nanowire FET N2A as the first nanowire FET and the nanowire FET N2B as the second nanowire FET share the pad 242 as a shared pad.
  • the nanowire FET N2A includes Na (here 6) nanowires 14A between the pads 241 and 242, and the nanowire FET N2B includes Na (here 6) nanowires 14B between the pads 242 and 243.
  • the pads 241 and 243 have the same arrangement range in the Y direction as the pads connected to the four nanowires, such as the pad 231. In other words, the pad 242 has a smaller arrangement range in the Y direction than the pads 241 and 243.
  • the pad 241 can have the same position and arrangement range in the Y direction as the pad 223 in the adjacent standard cell 101.
  • the nanowire FET N2A is the closest to the cell end on the standard cell 101 side in the X direction among the nanowire FETs included in the standard cell 102.
  • the position and arrangement range in the Y direction are the same.
  • FIG. 12 is a plan view showing another example of the layout configuration of the semiconductor integrated circuit device according to the present embodiment.
  • the layout configuration of FIG. 12 is basically the same as that of FIG. 1, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the layout of the standard cell 102A is slightly different from the standard cell 102 of FIG. That is, in the standard cell 102A, the arrangement range of the pads 242 in the Y direction is large, and four pads 242 are formed separately in the Y direction.
  • the pads 241, 242, and 243 have the same arrangement range and position in the Y direction (broken lines a3 and a4).
  • the pads 221 and 222 of the nanowire FET N1A as the first nanowire FET having Na (here 8) nanowires 12A, and Nb ( ⁇ Na, Here, 6) nanowire FETs N2A and Nc ( ⁇ Na, here 6) nanowire FETs as second nanowire FETs having two nanowires 14A, and pads 241 and 242 of N2B as third nanowire FETs having nanowires 14B.
  • 243 has the same position and arrangement range in the Y direction.
  • the pad layout pattern becomes regular as a whole layout, which facilitates the manufacture of the semiconductor integrated circuit device and suppresses manufacturing variations.
  • the effect of improving the yield can be obtained.
  • the standard cell 101 constitutes a buffer circuit
  • the standard cell 102 constitutes a 2-input NOR circuit, but may constitute another circuit.
  • standard cells 101 and 102 may not be arranged adjacent to each other in the X direction, or may be arranged in different cell columns.
  • the pads are formed separately from the nanowires provided in the Y direction.
  • the pads may be formed integrally with the nanowires provided in a plurality in the Y direction.
  • FIG. 13 is a modification of the layout configuration example of FIG. 13
  • the pads 21, 22, 23, and 24 are formed integrally with the nanowires 11 and 12 that are respectively provided in the Y direction, and the pads 25, 26, 27, and 28 are Each is formed integrally with the nanowires 13 and 14 provided in the Y direction.
  • the intervals and thicknesses in the Y direction of the nanowires are illustrated as being equal, but they may not be equal. Further, the number of nanowires of each nanowire FET shown in the present disclosure is merely an example, and is not limited to the number shown here.
  • a semiconductor integrated circuit device using a nanowire FET is useful for improving the performance of a semiconductor integrated circuit device in order to provide a layout configuration effective for facilitating manufacturing.

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Abstract

ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供する。スタンダードセル（１）が備えるナノワイヤＦＥＴ（Ｐ１）は、Ｘ方向に延びるＮａ（Ｎａは２以上の整数）本のナノワイヤ（１１）を備えており、スタンダードセル（２）が備えるナノワイヤＦＥＴ（Ｐ２）は、Ｘ方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本のナノワイヤ（１３）を備えている。ナノワイヤＦＥＴ（Ｐ１）のパッド（２１，２２）とナノワイヤＦＥＴ（Ｐ２）のパッド（２５，２６）とは、Ｙ方向において、両端のうち少なくともいずれか一方の位置が一致している。

Description

半導体集積回路装置
　本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
　非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
　これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。
　本開示の第１態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）を備えた第１スタンダードセルと、第２ナノワイヤＦＥＴを備えた第２スタンダードセルとを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第１ナノワイヤの下面よりも低い位置にあり、前記第１ナノワイヤと接続された一対の第１パッドと、前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第２ナノワイヤの下面よりも低い位置にあり、前記第２ナノワイヤと接続された一対の第２パッドと、前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備える。前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。
　この態様によると、第１スタンダードセルが備える第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本のナノワイヤを備えており、第２スタンダードセルが備える第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本のナノワイヤを備えている。そして、第１ナノワイヤＦＥＴのパッドと第２ナノワイヤＦＥＴのパッドとは、第１方向と垂直をなす第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。このため、ナノワイヤの本数が異なる第１および第２ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　本開示の第２態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１ナノワイヤＦＥＴのパッド間に設けられ、前記第１方向に延びるダミーナノワイヤと、前記第１ナノワイヤＦＥＴのゲート電極と同一直線上に、前記ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備える。
　この態様によると、スタンダードセルは、第１ナノワイヤＦＥＴと、回路の論理動作に寄与しないダミートランジスタである第２ナノワイヤＦＥＴとを備えている。第２ナノワイヤＦＥＴは、第１ナノワイヤＦＥＴのパッド間に設けられたダミーナノワイヤと、第１ナノワイヤのゲート電極と同一直線上に、このゲート電極と分離して、ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えている。このため、第１ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を、他のナノワイヤＦＥＴと合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　本開示の第３態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１ナノワイヤＦＥＴのナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、下面が前記ダミーナノワイヤの下面よりも低い位置にあり、前記ダミーナノワイヤと接続されたダミーパッドとを備える。前記ダミーパッドは、前記第１ナノワイヤＦＥＴのパッドと前記第２方向に並び、当該パッドと分離して、配置されている。
　この態様によると、スタンダードセルは、第１ナノワイヤＦＥＴと、回路の論理動作に寄与しないダミートランジスタである第２ナノワイヤＦＥＴとを備えている。第２ナノワイヤＦＥＴは、第１ナノワイヤＦＥＴのナノワイヤと並列に第１方向に延びるように設けられたダミーナノワイヤと、ダミーナノワイヤの第１方向における両端の少なくともいずれか一方に設けられ、第１ナノワイヤＦＥＴのパッドと第１方向と垂直をなす第２方向に並び、当該パッドと分離して配置されているダミーパッドとを備える。このため、第１ナノワイヤＦＥＴについて、第２方向における、パッドおよびダミーパッドを含む領域の端の位置を、他のナノワイヤＦＥＴと合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　本開示の第４態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第１ナノワイヤの下面よりも低い位置にあり、前記第１ナノワイヤと接続された一対の第１パッドと、前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備える。前記第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第２ナノワイヤの下面よりも低い位置にあり、前記第２ナノワイヤと接続された一対の第２パッドと、前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備える。前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。
　この態様によると、スタンダードセルにおいて、第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本のナノワイヤを備えており、第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本のナノワイヤを備えている。そして、第１ナノワイヤＦＥＴのパッドと第２ナノワイヤＦＥＴのパッドとは、第１方向と垂直をなす第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。このため、ナノワイヤの本数が異なる第１および第２ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、製造が容易になり、製造ばらつきを抑制することができ、歩留まりを向上させることができる。
第１実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 図１のレイアウト構成の断面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第２実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 第３実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 （ａ），（ｂ）は第３実施形態におけるスタンダードセルの他の例 第４実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。 第１実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 図１のスタンダードセルの回路図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 図１のレイアウト構成例の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
　図１４はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１４に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１４では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１４では簡略化のため、図示を省略している。
　ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
　なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
　また、図１４では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１４では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
　また、図１５に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
　（第１実施形態）
　図１は第１実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図１に示すスタンダードセル１，２はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。以降のレイアウト平面図についても同様である。図１では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されている。
　スタンダードセル１，２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１，２はそれぞれ、２個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ１が設けられている。また、スタンダードセル２はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ２が設けられている。
　スタンダードセル１において、ナノワイヤＦＥＴ　Ｐ１，Ｎ１はそれぞれ、Ｘ方向に延びる並列に設けられたＮａ（Ｎａは２以上の整数）本ずつの、ナノワイヤ１１，１２を備えている。ここでは、ナノワイヤ１１，１２はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１１，１２はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている（Ｎａ＝８）。スタンダードセル２において、ナノワイヤＦＥＴ　Ｐ２，Ｎ２はそれぞれ、Ｘ方向に延びる並列に設けられたＮｂ（Ｎｂは１以上でＮａより小さい整数）本ずつの、ナノワイヤ１３，１４を備えている。ここでは、ナノワイヤ１３，１４はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている（Ｎｂ＝４）。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル１には、ナノワイヤ１１と接続された一対のパッド２１，２２およびナノワイヤ１２と接続された一対のパッド２３，２４が設けられており、スタンダードセル２には、ナノワイヤ１３と接続された一対のパッド２５，２６およびナノワイヤ１４と接続された一対のパッド２７，２８が設けられている。パッド２１，２２，２５，２６は、少なくともナノワイヤ１１，１３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ１，Ｐ２のソース領域またはドレイン領域となる。パッド２３，２４，２７，２８は、少なくともナノワイヤ１２，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ１，Ｎ２のソース領域またはドレイン領域となる。
　またここでは、パッド２１，２２，２３，２４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。またここでは、パッド２５，２６，２７，２８はそれぞれ、２個ずつ、Ｙ方向に分離して形成されている。パッド２５は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２６は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２７は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２８は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１４にそれぞれ接続されている。
　また、スタンダードセル１には、Ｙ方向に直線状に延びるゲート配線３１が配置されており、スタンダードセル２には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ　Ｐ１のゲート電極３１ｐとナノワイヤＦＥＴ　Ｎ１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１２のＸ方向における所定範囲において、ナノワイヤ１１，１２の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ　Ｐ２のゲート電極３２ｐとナノワイヤＦＥＴ　Ｎ２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３，１４のＸ方向における所定範囲において、ナノワイヤ１３，１４の周囲を囲うように設けられている。また、スタンダードセル１，２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３ａ，３３ｂ，３４ａ，３４ｂがそれぞれ配置されている。
　ナノワイヤＦＥＴ　Ｐ１，Ｐ２，Ｎ１，Ｎ２の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する第１電源配線としての配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する第２電源配線としての配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、スタンダードセル１に配線４１ａ～４１ｄが形成されており、スタンダードセル２に配線４２ａ～４２ｄが形成されている。
　スタンダードセル１において、配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２３に接続されている。配線４１ｃは、パッド２２，２４を接続するものであり、ローカル配線４５ｃを介してパッド２２に接続されており、ローカル配線４５ｄを介してパッド２４に接続されている。配線４１ｄは，ゲート配線３１にローカル配線４５ｅを介して接続される。配線４１ｃ，４１ｄは、スタンダードセル１が構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
　スタンダードセル２において、配線４２ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４６ａを介してパッド２５に接続されている。配線４２ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４６ｂを介してパッド２７に接続されている。配線４２ｃは、パッド２６，２８を接続するものであり、ローカル配線４６ｃを介してパッド２６に接続されており、ローカル配線４６ｄを介してパッド２８に接続されている。配線４２ｄは，ゲート配線３２にローカル配線４６ｅを介して接続される。配線４２ｃ，４２ｄは、スタンダードセル２が構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
　図２は図１のレイアウト構成の線Ｘ－Ｘ’における断面図である。図２に示すように、金属配線層Ｍ１の配線４１ａ，４１ｃは、コンタクト４３を介して、ローカル配線４５ａ，４５ｃに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ，４１ｃと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ，４１ｃとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ，４１ｃは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ，４５ｃは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ，４５ｃは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１，２２の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。
　層間絶縁膜４６ａ，４６ｂは、例えばシリコン酸化膜である。層間絶縁膜４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜４６ｃは、２またはそれ以上の積層構造となっていてもよい。
　ゲート電極３１は、例えばポリシリコンによって形成される。なお、ゲート電極３１は、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
　図２の断面図から分かるように、パッド２１～２８の下面は、ナノワイヤ１１，１２，１３，１４の下面よりも低い位置にある。また、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１～２８の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎは、ナノワイヤ１１，１２，１３，１４の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１～２８の上面よりも低い位置にあってもよい。
　なお、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。
　なお、ここでは、金属配線４１ａ～４１ｄとパッド２１，２２，２３，２４およびゲート配線３１との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅとコンタクト４３を介した接続とし、金属配線４２ａ～４２ｄとパッド２５，２６，２７，２８およびゲート配線３２との接続形態は、ローカル配線４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　図１のレイアウト構成は、次のような特徴を有している。
　Ｐ型トランジスタ領域ＰＡにおいて、スタンダードセル１のナノワイヤＦＥＴ　Ｐ１とスタンダードセル２のナノワイヤＦＥＴ　Ｐ２とを対比する。ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２とナノワイヤＦＥＴ　Ｐ２のパッド２５，２６とは、Ｙ方向において、配線ＶＤＤに近い方の端（図面での上端）の位置が一致している（図１の破線ａ）。また、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１とナノワイヤＦＥＴ　Ｐ２のナノワイヤ１３とは、Ｙ方向において、パッドの上端に最も近いナノワイヤの位置が一致している（図１の破線ｂ）。なおここでは、ナノワイヤＦＥＴ　Ｐ２のナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１の図面上側２本の位置にそれぞれ一致している。
　Ｎ型トランジスタ領域ＮＡにおいても、同様である。ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４とナノワイヤＦＥＴ　Ｎ２のパッド２７，２８とは、Ｙ方向において、配線ＶＳＳに近い方の端（図面での下端）の位置が一致している。また、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２とナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４とは、Ｙ方向において、パッドの下端に最も近いナノワイヤの位置が一致している。なおここでは、ナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２の図面下側２本の位置にそれぞれ一致している。
　図１の構成によると、Ｎａ本のナノワイヤを備えたナノワイヤＦＥＴ　Ｐ１のパッド２１，２２と、Ｎｂ（＜Ｎａ）本のナノワイヤを備えたナノワイヤＦＥＴ　Ｐ２のパッド２５，２６とは、Ｙ方向において、一端の位置が一致している。このため、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　（他の例その１）
　図３は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図３のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図３では、スタンダードセル２Ａのレイアウトが、図１のスタンダードセル２と少し異なっている。
　図３のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２とナノワイヤＦＥＴ　Ｐ２のパッド２５，２６とは、Ｙ方向において、配線ＶＤＤから遠い方の端（図面での下端）の位置が一致している（図３の破線ａ）。また、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１とナノワイヤＦＥＴ　Ｐ２のナノワイヤ１３とは、Ｙ方向において、パッドの下端に最も近いナノワイヤの位置が一致している（図１の破線ｂ）。なおここでは、ナノワイヤＦＥＴ　Ｐ２のナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１の図面下側２本の位置にそれぞれ一致している。
　Ｎ型トランジスタ領域においても、同様である。ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４とナノワイヤＦＥＴ　Ｎ２のパッド２７，２８とは、Ｙ方向において、配線ＶＳＳから遠い方の端（図面での上端）の位置が一致している。また、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２とナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４とは、Ｙ方向において、パッドの上端に最も近いナノワイヤの位置が一致している。なおここでは、ナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２の図面上側２本の位置にそれぞれ一致している。
　図３の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、スタンダードセル２Ａにおいて、ゲート配線３２は、スタンダードセル１のゲート配線３１よりも短い。すなわち、ナノワイヤＦＥＴ　Ｐ２のゲート電極３２ｐはナノワイヤＦＥＴ　Ｐ１のゲート電極３１ｐよりも短く、ナノワイヤＦＥＴ　Ｎ２のゲート電極３２ｎはナノワイヤＦＥＴＮ１のゲート電極３１ｎよりも短い。これにより、ゲート容量が低減される。なお、ゲート配線３２をゲート配線３１と同等の長さにしてもかまわない。また、スタンダードセル２Ａにおいて、出力Ｙに対応する配線４２ｃは、スタンダードセル１の出力Ｙに対応する配線４１ｃよりも短い。これにより、配線容量が低減される。
　（他の例その２）
　図４は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図４のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図４では、スタンダードセル２Ｂのレイアウトが、図１のスタンダートセル２と少し異なっている。
　図４のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２とナノワイヤＦＥＴ　Ｐ２のパッド２５，２６とは、Ｙ方向において、両端の位置が一致している（図４の破線ａ１，ａ２）。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。またここでは、ナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１の中央の２本の位置にそれぞれ一致している。すなわち、ナノワイヤＦＥＴ　Ｐ２は、Ｙ方向において、ナノワイヤ１３の配置範囲の中心位置と、パッド２５，２６の配置範囲の中心位置とが一致している。
　Ｎ型トランジスタ領域においても、同様である。ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４とナノワイヤＦＥＴ　Ｎ２のパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。またここでは、ナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２の中央の２本の位置にそれぞれ一致している。すなわち、ナノワイヤＦＥＴ　Ｎ２は、Ｙ方向において、ナノワイヤ１４の配置範囲の中心位置が、パッド２７，２８の配置範囲の中心位置と一致している。
　図４の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ２について、Ｙ方向におけるパッド両端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　（他の例その３）
　図５は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図５のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図５では、スタンダードセル２Ｃのレイアウトが、図１のスタンダードセル２と少し異なっている。
　図５のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２とナノワイヤＦＥＴ　Ｐ２のパッド２５，２６とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。Ｎ型トランジスタ領域においても、ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４とナノワイヤＦＥＴ　Ｎ２のパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。これらの点は図４の構成と同様である。
　そして図５のレイアウト構成では、ナノワイヤＦＥＴ　Ｐ２は、Ｙ方向において、ナノワイヤ１３の配置範囲が、パッド２５，２６の配置範囲に対して偏っている。図５では、ナノワイヤ１３は、パッド２５，２６の配置範囲に対して図面下側に偏っており、２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１の図面下側の２本の位置にそれぞれ一致している。また、ナノワイヤＦＥＴ　Ｎ２は、Ｙ方向において、ナノワイヤ１４の配置範囲が、パッド２７，２８の配置範囲に対して偏っている。図５では、ナノワイヤ１４は、パッド２７，２８の配置範囲に対して図面上側に偏っており、２本とも、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２の図面上側の２本の位置にそれぞれ一致している。
　さらに、ナノワイヤＦＥＴ　Ｐ２はダミーゲート電極３５ａを有している。ダミーゲート電極３５ａは、パッド２５，２６の間に、ゲート電極３２ｐと同一直線上に配置されている。ダミーゲート電極３５ａは、ゲート電極３２ｐと分離されている。同様に、ナノワイヤＦＥＴ　Ｎ２はダミーゲート電極３５ｂを有している。ダミーゲート電極３５ｂは、パッド２７，２８の間に、ゲート電極３２ｎと同一直線上に配置されている。ダミーゲート電極３５ｂは、ゲート電極３２ｎと分離されている。
　図５の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ２について、Ｙ方向におけるパッド両端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、図５のレイアウト構成において、ダミーゲート３５ａ，３５ｂは配置しなくてもよいし、いずれか一方のみを配置してもよい。
　なお、本実施形態では、ナノワイヤＦＥＴ　Ｐ１，Ｎ１は、平面視で４本、縦方向に２本、計８本のナノワイヤを備え、ナノワイヤＦＥＴ　Ｐ２，Ｎ２は、平面視で２本、縦方向に２本、計４本のナノワイヤを備えるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型のナノワイヤＦＥＴとＮ型のナノワイヤとが異なる本数のナノワイヤを備えていてもよい。
　また、本実施形態において、ナノワイヤＦＥＴ　Ｐ２のナノワイヤ１３の位置は、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ１のナノワイヤ１１の位置に一致しているものとしたが、一致していなくてもよい。また、ナノワイヤＦＥＴ　Ｎ２のナノワイヤ１４の位置は、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ１のナノワイヤ１２の位置に一致しているものとしたが、一致していなくてもよい。
　（第２実施形態）
　図６は第２実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図６に示すスタンダードセル１，３はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。また、図６では、スタンダードセル１，３は、Ｘ方向に延びる同じセル列に配置されている。図６のレイアウト構成では、図１と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。なお、スタンダードセル１のレイアウト構成は、第１実施形態で示したものと同様である。
　スタンダードセル３は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ３１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ３１が設けられている。さらに、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ　Ｐ３２およびＮ型のナノワイヤＦＥＴ　Ｎ３２が設けられている。
　ナノワイヤＦＥＴ　Ｐ３１，Ｎ３１はそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３１，１４１を備えている。ここでは、ナノワイヤ１３１，１４１はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１３１，１４１はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている。ナノワイヤ１３１，１４１は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル３には、ナノワイヤ１３１と接続されたパッド２５，２６と、ナノワイヤ１４１と接続されたパッド２７，２８とが設けられている。パッド２５，２６は少なくともナノワイヤ１３１と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ３１のソース領域またはドレイン領域となる。パッド２７，２８は少なくともナノワイヤ１４１と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ３１のソース領域またはドレイン領域となる。
　スタンダードセル３には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３２は、ナノワイヤＦＥＴ　Ｐ３１のゲート電極３２ｐと，ナノワイヤＦＥＴ　Ｎ３１のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３１，１４１のＸ方向における所定範囲において、ナノワイヤ１３１，１４１の周囲を囲うように設けられている。
　ナノワイヤＦＥＴ　Ｐ３２は、ダミーナノワイヤ１３２と、ダミーゲート電極３６ａとを備えている。ダミーナノワイヤ１３２は、パッド２５，２６の間に、ナノワイヤ１３１と並列にＸ方向に延びるように設けられている。ダミーゲート電極３６ａは、ダミーナノワイヤ１３２のＸ方向における所定範囲において、ダミーナノワイヤ１３２の周囲を囲うように設けられている。ダミーゲート電極３６ａは、配線４２ｅおよびローカル配線４６ｆを介して、配線ＶＤＤと接続されている。すなわち、ナノワイヤＦＥＴ　Ｐ３２のゲートは電源電位に固定されている。
　ナノワイヤＦＥＴ　Ｎ３２は、ダミーナノワイヤ１４２と、ダミーゲート電極３６ｂとを備えている。ダミーナノワイヤ１４２は、パッド２７，２８の間に、ナノワイヤ１４１と並列にＸ方向に延びるように設けられている。ダミーゲート電極３６ｂは、ダミーナノワイヤ１４２のＸ方向における所定範囲において、ダミーナノワイヤ１４２の周囲を囲うように設けられている。ダミーゲート電極３６ｂは、配線４２ｆおよびローカル配線４６ｇを介して、配線ＶＳＳと接続されている。すなわち、ナノワイヤＦＥＴ　Ｎ３２のゲートは接地電位に固定されている。
　またここでは、パッド２５，２６，２７，２８はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２５，２６は、分離した４個の部分が、Ｙ方向に２本設けられたナノワイヤ１３１およびＹ方向に２本設けられたダミーナノワイヤ１３２に、それぞれ接続されている。パッド２７，２８は、分離した４個の部分が、Ｙ方向に２本設けられたナノワイヤ１４１およびＹ方向に２本設けられたダミーナノワイヤ１４２に、それぞれ接続されている。
　スタンダードセル３の構成は、スタンダードセル１の構成において、ナノワイヤＦＥＴ　Ｐ１のゲート電極３１ｐを２つに分離し、分離したゲート電極のうち図面上側のゲート電極を電源電位に固定するとともに、ナノワイヤＦＥＴ　Ｎ１のゲート電極３１ｎを２つに分離し、分離したゲート電極のうち図面下側のゲート電極を接地電位に固定した構成になっている。
　図６の構成では、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２と、スタンダードセル３におけるパッド２５，２６とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。また、ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４と、スタンダードセル３におけるパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。
　図６の構成によると、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ３１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ３２を設けたことによって、Ｙ方向において、パッド２５，２６の端の位置を、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２と合わせることが容易になる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ３１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ　Ｎ３２を設けたことによって、Ｙ方向において、パッド２７，２８の端の位置を、ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４と合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、図６の構成では、パッド２１，２２とパッド２５，２６とは、Ｙ方向において両端の位置が一致しているものとしたが、両端のいずれか一方のみが一致していてもよいし、いずれも一致していなくてもよい。また、パッド２３，２４とパッド２７，２８とは、Ｙ方向において両端の位置が一致しているものとしたが、両端のいずれか一方のみが一致していてもよいし、いずれも一致していなくてもよい。
　（第３実施形態）
　図７は第３実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図７に示すスタンダードセル１，４はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。また、図７では、スタンダードセル１，４は、Ｘ方向に延びる同じセル列に配置されている。図７のレイアウト構成では、図１と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。なお、スタンダードセル１のレイアウト構成は、第１実施形態で示したものと同様である。
　スタンダードセル４は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ４１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ４１が設けられている。さらに、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ　Ｐ４２およびＮ型のナノワイヤＦＥＴ　Ｎ４２が設けられている。
　ナノワイヤＦＥＴ　Ｐ４１，Ｎ４１はそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３３，１４３を備えている。ここでは、ナノワイヤ１３３，１４３はそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ１３３，１４３はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ設けられている。ナノワイヤ１３３，１４３は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル４には、ナノワイヤ１３３と接続されたパッド２５，２６ａと、ナノワイヤ１４３と接続されたパッド２７，２８ａとが設けられている。パッド２５，２６ａは少なくともナノワイヤ１３３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ４１のソース領域またはドレイン領域となる。パッド２７，２８ａは少なくともナノワイヤ１４３と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ４１のソース領域またはドレイン領域となる。
　スタンダードセル４には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３２は、ナノワイヤＦＥＴ　Ｐ４１のゲート電極３２ｐと，ナノワイヤＦＥＴ　Ｎ４１のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３３，１４３のＸ方向における所定範囲において、ナノワイヤ１３３，１４３の周囲を囲うように設けられている。
　ナノワイヤＦＥＴ　Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２６ｂとを備えている。ダミーパッド２６ｂは、パッド２６ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１３４は、パッド２５とダミーパッド２６ｂとの間に、ナノワイヤ１３３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１３４の配置位置を超えるように延びており、ダミーナノワイヤ１３４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｐ４２のダミーゲート電極３７ａは、ナノワイヤＦＥＴ　Ｐ４１のゲート電極３２ｐと一体に構成されている。
　ナノワイヤＦＥＴ　Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２８ｂとを備えている。ダミーパッド２８ｂは、パッド２８ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１４４は、パッド２７とダミーパッド２８ｂとの間に、ナノワイヤ１４３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１４４の配置位置を超えるように延びており、ダミーナノワイヤ１４４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｎ４２のダミーゲート電極３７ｂは、ナノワイヤＦＥＴ　Ｎ４１のゲート電極３２ｎと一体に構成されている。
　またここでは、パッド２５，２７はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２５は、分離した４個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３およびＹ方向に１本設けられたダミーナノワイヤ１３４に、それぞれ接続されている。パッド２７は、分離した４個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３およびＹ方向に１本設けられたダミーナノワイヤ１４４に、それぞれ接続されている。またここでは、パッド２６ａ，２８ａはそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド２６ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３に、それぞれ接続されている。パッド２８ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３に、それぞれ接続されている。
　スタンダードセル４の構成は、スタンダードセル１の構成において、ナノワイヤＦＥＴ　Ｐ１においてパッド２２を２つに分離し、ナノワイヤＦＥＴ　Ｎ１においてパッド２４を２つに分離した構成になっている。
　図７の構成では、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２と、スタンダードセル４におけるパッド２５とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５とは、Ｙ方向における配置範囲が同一である。さらに、パッド２６ａおよびダミーパッド２６ｂは、Ｙ方向における配置範囲はパッド２５と同一であり、Ｙ方向における両端がパッド２５と一致している。また、ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４と、スタンダードセル４におけるパッド２７とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７とは、Ｙ方向における配置範囲が同一である。さらに、パッド２８ａおよびダミーパッド２８ｂは、Ｙ方向における配置範囲はパッド２７と同一であり、Ｙ方向における両端がパッド２７と一致している。
　図７の構成によると、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ１，Ｐ４１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２を設けたことによって、Ｙ方向における、パッド２６ａおよびダミーパッド２６ｂを含む領域の端の位置を、ナノワイヤＦＥＴ　Ｐ１のパッド２１，２２と合わせることが容易になる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ１，Ｎ４１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ　Ｎ４２を設けたことによって、Ｙ方向における、パッド２８ａおよびダミーパッド２８ｂを含む領域の端の位置を、ナノワイヤＦＥＴ　Ｎ１のパッド２３，２４と合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　（他の例）
　図８（ａ），（ｂ）は本実施形態におけるスタンダードセル４の他の例である。図８（ａ）のスタンダードセル４Ａでは、回路の論理動作に寄与しないダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２，Ｎ４２は、両方のパッドがダミーパッドになっている。
　すなわち、ナノワイヤＦＥＴ　Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２５ｂ，２６ｂとを備えている。ダミーパッド２５ｂは、パッド２５ａとＹ方向に隣り合うように配置されており、ダミーパッド２６ｂは、パッド２６ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１３４は、ダミーパッド２５ｂとダミーパッド２６ｂとの間に、ナノワイヤ１３３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１３４の配置位置を超えるように延びており、ダミーナノワイヤ１３４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｐ４２のダミーゲート電極３７ａは、ナノワイヤＦＥＴ　Ｐ４１のゲート電極３２ｐと一体に構成されている。
　また、ナノワイヤＦＥＴ　Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２７ｂ，２８ｂとを備えている。ダミーパッド２７ｂは、パッド２７ａとＹ方向に隣り合うように配置されている。ダミーパッド２８ｂは、パッド２８ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１４４は、ダミーパッド２７ｂとダミーパッド２８ｂとの間に、ナノワイヤ１４３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１４４の配置位置を超えるように延びており、ダミーナノワイヤ１４４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｎ４２のダミーゲート電極３７ｂは、ナノワイヤＦＥＴ　Ｎ４１のゲート電極３２ｎと一体に構成されている。
　またここでは、パッド２５ａ，２７ａはそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド２５ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３に、それぞれ接続されている。パッド２７ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３に、それぞれ接続されている。
　図８（ｂ）のスタンダードセル４Ｂでは、回路の論理動作に寄与しないダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２，Ｎ４２は、ダミーゲート電極が、ゲート配線３２から分離している。
　すなわち、ナノワイヤＦＥＴ　Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２６ｂとを備えている。ダミーゲート電極３７ａは、ゲート配線３２と同一直線上に配置されており、ダミーナノワイヤ１３４の周囲を囲っている。ダミーゲート電極３７ａは、ナノＦＥＴ　Ｐ４１のゲート電極３２ｐと分離している。ナノワイヤＦＥＴ　Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２８ｂとを備えている。ダミーゲート電極３７ｂは、ゲート配線３２と同一直線上に配置されており、ダミーナノワイヤ１４４の周囲を囲っている。ダミーゲート電極３７ｂは、ナノＦＥＴ　Ｎ４１のゲート電極３２ｎと分離している。
　なお、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２，Ｎ４２について、図７および図８（ｂ）では、図面右側のパッドがナノワイヤＦＥＴ　Ｐ４１，Ｎ４１のパッドから分離されており、図８（ａ）では両方のパッドがナノワイヤＦＥＴ　Ｐ４１，Ｎ４１のパッドから分離されている。ただし、これらの形態に限られるものではなく、図面左側のパッドのみが分離されていてもかまわない。また、図８（ｂ）では、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２，Ｎ４２について、図面右側のパッドが分離されたレイアウトにおいて、ダミーゲート電極がナノワイヤＦＥＴ　Ｐ４１，Ｎ４１のゲート電極から分離されている。ただし、この形態に限られるものではなく、両方のパッドが分離されたレイアウトや図面左側のパッドが分離されたレイアウトにおいて、ダミーゲート電極が分離されていてもよい。
　また、本実施形態では、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４２，Ｎ４２について、ナノワイヤは、平面視で１本であるものとしたが、これに限られるものではなく、平面視で２本以上のナノワイヤを備えていてもよい。また、スタンダードセル４，４Ａ，４ＢはＰ型領域とＮ型領域とにおいて上下対称のレイアウトになっているが、これに限られるものではない。例えば、Ｐ型領域のみにダミートランジスタであるナノワイヤＦＥＴを設けるようにしてもよいし、Ｐ型領域とＮ型領域とにおいて、パッドの分離形態やナノワイヤの本数等を異なるようにしてもかまわない。
　なお、上述の各実施形態において、スタンダードセル１と、スタンダードセル２，３，４等とは、同じセル列に配置されているものとしたが、これらは異なるセル列に配置されていてもよい。また一方、スタンダードセル１と、スタンダードセル２，３，４等とは、同じセル列において隣接して配置されていてもよい。この場合は、セル枠ＣＦの側辺に配置されたダミーゲート配線３３ｂ，３４ａが共有される。
　また、上述の各実施形態において、スタンダードセル１等はインバータを構成するものとしたが、他の回路を構成するものであってもよい。また、スタンダードセル１と、スタンダードセル２，３，４等とは、互いに異なる回路を構成するものであってもよい。また、スタンダードセル１やスタンダードセル２，３，４等とは、Ｙ方向におけるパッド端が一致するナノワイヤＦＥＴ以外のナノワイヤＦＥＴを備えていてもよい。
　（第４実施形態）
　上述の各実施形態では、Ｙ方向においてパッド端が一致する２個のナノワイヤＦＥＴは、それぞれ別のスタンダードセルに含まれているものとして説明したが、単一のスタンダードセルに、Ｙ方向においてパッド端が一致する２個のナノワイヤＦＥＴが含まれている構成であってもよい。
　図９は第４実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図９のレイアウト構成は、図１のレイアウト構成におけるナノワイヤＦＥＴ　Ｐ１，Ｐ２，Ｎ１，Ｎ２を単一のスタンダードセルに配置した構成に相当する。
　図９において、スタンダードセル５は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ５１，Ｐ５２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ５１，Ｎ５２が設けられている。ナノワイヤＦＥＴ　Ｐ５２，Ｎ５２はそれぞれ、Ｘ方向に延びる並列に設けられたＮａ（Ｎａは２以上の整数）本ずつのナノワイヤ５３，５４を備えている。ここでは、ナノワイヤ５３，５４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ５３，５４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている（Ｎａ＝８）。ナノワイヤＦＥＴ　Ｐ５１，Ｎ５１はそれぞれ、Ｘ方向に延びる並列に設けられたＮｂ（Ｎｂは１以上でＮａより小さい整数）本ずつのナノワイヤ５１，５２を備えている。ここでは、ナノワイヤ５１，５２はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ５１，５２はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている（Ｎｂ＝４）。ナノワイヤ５１，５２，５３，５４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル５には、ナノワイヤ５１と接続された一対のパッド６１，６２、ナノワイヤ５２と接続された一対のパッド６３，６４、ナノワイヤ５３と接続された一対のパッド６５，６６、およびナノワイヤ５４と接続された一対のパッド６７，６８が設けられている。パッド６１，６２，６５，６６は、少なくともナノワイヤ５１，５３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ５１，Ｐ５２のソース領域またはドレイン領域となる。パッド６３，６４，６７，６８は、少なくともナノワイヤ５２，５４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ５１，Ｎ５２のソース領域またはドレイン領域となる。
　またここでは、パッド６１，６２，６３，６４はそれぞれ、２個ずつ、Ｙ方向に分離して形成されている。パッド６１は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６２は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６３は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５２にそれぞれ接続されている。パッド６４は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５２にそれぞれ接続されている。またここでは、パッド６５，６６，６７，６８はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド６５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６７は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５４にそれぞれ接続されている。パッド６８は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５４にそれぞれ接続されている。
　スタンダードセル５には、Ｙ方向に直線状に延びるゲート配線７１，７２が配置されている。ゲート配線７１は、ナノワイヤＦＥＴ　Ｐ５１のゲート電極７１ｐとナノワイヤ　Ｎ５１のゲート電極７１ｎとを一体に形成したものであり、ナノワイヤ５１，５２のＸ方向における所定範囲において、ナノワイヤ５１，５２の周囲を囲うように設けられている。ゲート配線７２は、ナノワイヤＦＥＴ　Ｐ５２のゲート電極７２ｐとナノワイヤＦＥＴ　Ｎ５２のゲート電極７２ｎとを一体に形成したものであり、ナノワイヤ５３，５４のＸ方向における所定範囲において、ナノワイヤ５３，５４の周囲を囲うように設けられている。また、スタンダードセル５のセル枠ＣＦの側辺とＸ方向における中央部とに、Ｙ方向に延びるダミーゲート配線７３ａ，７３ｂ，７３ｃがそれぞれ配置されている。
　Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ　Ｐ５１のパッド６１，６２とナノワイヤＦＥＴ　Ｐ５２のパッド６５，６６とは、Ｙ方向において、配線ＶＤＤに近い方の端（図面での上端）の位置が一致している。また、Ｎ型トランジスタ領域において、ナノワイヤＦＥＴ　Ｎ５１のパッド６３，６４とナノワイヤＦＥＴ　Ｎ５２のパッド６７，６８とは、Ｙ方向において、配線ＶＳＳに近い方の端（図面での下端）の位置が一致している。このため、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ５１，Ｐ５２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ５１，Ｎ５２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、第１～第３実施形態で示した他のレイアウト構成についても、図９の構成と同様に、単一のスタンダードセルにおいて実現することは可能である。例えば、図４や図５の構成のように、ナノワイヤの本数が異なるナノワイヤＦＥＴについて、Ｙ方向におけるパッドの両端の位置を合わせてもよい。
　（第５実施形態）
　図１０は第５実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図１０では、スタンダードセル１０１，１０２は、Ｘ方向に延びる同じセル列に配置されており、Ｘ方向において隣接して配置されている。
　図１１は図１０に示すスタンダードセル１０１，１０２の回路図である。図１１（ａ）に示すように、スタンダードセル１０１は、入力Ａおよび出力Ｙを有するバッファ回路を構成する。このバッファ回路では、直列接続されたナノワイヤＦＥＴ　Ｐ１Ｂ，Ｎ１Ｂからなるインバータと、直列接続されたナノワイヤＦＥＴ　Ｐ１Ａ，Ｎ１Ａからなるインバータとが、直列に接続されている。図１１（ｂ）に示すように、スタンダードセル１０２は、入力Ａ，Ｂおよび出力Ｙを有する２入力ＮＯＲ回路を構成する。この２入力ＮＯＲ回路では、出力ＹとＶＤＤとの間に直列接続されたナノワイヤＦＥＴ　Ｐ２Ａ，Ｐ２Ｂが設けられており、出力ＹとＶＳＳとの間に並列接続されたナノワイヤＦＥＴ　Ｎ２Ａ，Ｎ２Ｂが設けられている。入力ＡはナノワイヤＦＥＴ　Ｐ２Ａ，Ｎ２Ａのゲートに与えられており、入力ＢはナノワイヤＦＥＴ　Ｐ２Ｂ，Ｎ２Ｂのゲートに与えられている。なお、図１１の回路図では、各ナノワイヤＦＥＴについて、駆動力の相対値を示している。本実施形態では、各ナノワイヤＦＥＴの駆動力は、ナノワイヤの本数によって設定されている。
　図１０のレイアウトに戻り、スタンダードセル１０１，１０２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１０１，１０２はそれぞれ、４個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１０１はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ１Ａ，Ｐ１Ｂが設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ１Ａ，Ｎ１Ｂが設けられている。また、スタンダードセル１０２はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ２Ａ，Ｐ２Ｂが設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ２Ａ，Ｎ２Ｂが設けられている。
　スタンダードセル１０１において、ナノワイヤＦＥＴ　Ｐ１Ａ，Ｎ１Ａはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１１Ａ，１２Ａを備えている。ここでは、ナノワイヤ１１Ａ，１２Ａはそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１１Ａ，１２Ａはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている。また、ナノワイヤＦＥＴ　Ｐ１Ｂ，Ｎ１Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１１Ｂ，１２Ｂを備えている。ここでは、ナノワイヤ１１Ｂ，１２Ｂはそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１１Ｂ，１２Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている。スタンダードセル１０２において、ナノワイヤＦＥＴ　Ｐ２Ａ，Ｐ２Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３Ａ，１３Ｂを備えている。ここでは、ナノワイヤ１３Ａ，１３Ｂはそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１３Ａ，１３Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている。また、ナノワイヤＦＥＴ　Ｎ２Ａ，Ｎ２Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１４Ａ，１４Ｂを備えている。ここでは、ナノワイヤ１４Ａ，１４Ｂはそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ１４Ａ，１４Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ設けられている。ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂは、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。
　また、スタンダードセル１０１には、Ｐ型の不純物が導入された３個のパッド２１１，２１２，２１３、および、Ｎ型の不純物が導入された３個のパッド２２１，２２２，２２３が設けられている。ナノワイヤＦＥＴ　Ｐ１Ａ，Ｐ１Ｂは一方のパッド、すなわちパッド２１２を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ１Ａはナノワイヤ１１Ａと接続された一対のパッド２１１，２１２を備え、また、ナノワイヤＦＥＴ　Ｐ１Ｂはナノワイヤ１１Ｂと接続された一対のパッド２１２，２１３を備える。ナノワイヤＦＥＴ　Ｎ１Ａ，Ｎ１Ｂは一方のパッド、すなわちパッド２２２を共有している。すなわち、ナノワイヤＦＥＴ　Ｎ１Ａはナノワイヤ１２Ａと接続された一対のパッド２２１，２２２を備え、また、ナノワイヤＦＥＴ　Ｎ１Ｂはナノワイヤ１２Ｂと接続された一対のパッド２２２，２２３を備える。
　スタンダードセル１０２には、Ｐ型の不純物が導入された３個のパッド２３１，２３２，２３３、および、Ｎ型の不純物が導入された３個のパッド２４１，２４２，２４３が設けられている。ナノワイヤＦＥＴ　Ｐ２Ａ，Ｐ２Ｂは一方のパッド、すなわちパッド２３２を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ２Ａはナノワイヤ１３Ａと接続された一対のパッド２３１，２３２を備え、また、ナノワイヤＦＥＴ　Ｐ２Ｂはナノワイヤ１３Ｂと接続された一対のパッド２３２，２３３を備える。ナノワイヤＦＥＴ　Ｎ２Ａ，Ｎ２Ｂは一方のパッド、すなわちパッド２４２を共有している。すなわち、ナノワイヤＦＥＴ　Ｎ２Ａはナノワイヤ１４Ａと接続された一対のパッド２４１，２４２を備え、また、ナノワイヤＦＥＴ　Ｎ２Ｂはナノワイヤ１４Ｂと接続された一対のパッド２４２，２４３を備える。
　またここでは、パッド２１１，２１２，２１３，２２１，２２２，２２３はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１１，２１２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１Ａに、それぞれ接続されている。パッド２１２，２１３は、分離した４個の部分のうち図面上側の２個が、Ｙ方向に２本設けられたナノワイヤ１１Ｂに、それぞれ接続されている。パッド２２１，２２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２Ａに、それぞれ接続されている。パッド２２２，２２３は、分離した４個の部分のうち図面下側の２個が、Ｙ方向に２本設けられたナノワイヤ１２Ｂに、それぞれ接続されている。
　またここでは、パッド２３１，２３２，２３３，２４１，２４３はそれぞれ、４個ずつ、Ｙ方向に分離して形成されており、パッド２４２は、３個ずつ、Ｙ方向に分離して形成されている。パッド２３１，２３２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３Ａに、それぞれ接続されている。パッド２３２，２３３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３Ｂに、それぞれ接続されている。パッド２４１は、分離した４個の部分のうち図面下側の３個が、Ｙ方向に３本設けられたナノワイヤ１４Ａに、それぞれ接続されている。パッド２４２は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４Ａ，１４Ｂに、それぞれ接続されている。パッド２４３は、分離した４個の部分のうち図面下側の３個が、Ｙ方向に３本設けられたナノワイヤ１４Ｂに、それぞれ接続されている。
　また、スタンダードセル１０１には、Ｙ方向に直線状に延びるゲート配線３１１，３１２が配置されており、スタンダードセル１０２には、Ｙ方向に直線状に延びるゲート配線３２１，３２２が配置されている。スタンダードセル１０１において、ゲート配線３１１は、ナノワイヤＦＥＴ　Ｐ１Ａのゲート電極３１１ｐとナノワイヤＦＥＴ　Ｎ１Ａのゲート電極３１１ｎとを一体に形成したものであり、ナノワイヤ１１Ａ，１２ＡのＸ方向における所定範囲において、ナノワイヤ１１Ａ，１２Ａの周囲を囲うように設けられている。ゲート配線３１２は、ナノワイヤＦＥＴ　Ｐ１Ｂのゲート電極３１２ｐとナノワイヤＦＥＴ　Ｎ１Ｂのゲート電極３１２ｎとを一体に形成したものであり、ナノワイヤ１１Ｂ，１２ＢのＸ方向における所定範囲において、ナノワイヤ１１Ｂ，１２Ｂの周囲を囲うように設けられている。スタンダードセル１０２において、ゲート配線３２１は、ナノワイヤＦＥＴ　Ｐ２Ａのゲート電極３２１ｐとナノワイヤＦＥＴ　Ｎ２Ａのゲート電極３２１ｎとを一体に形成したものであり、ナノワイヤ１３Ａ，１４ＡのＸ方向における所定範囲において、ナノワイヤ１３Ａ，１４Ａの周囲を囲うように設けられている。ゲート配線３２２は、ナノワイヤＦＥＴ　Ｐ２Ｂのゲート電極３２２ｐとナノワイヤＦＥＴ　Ｎ２Ｂのゲート電極３２２ｎとを一体に形成したものであり、ナノワイヤ１３Ｂ，１４ＢのＸ方向における所定範囲において、ナノワイヤ１３Ｂ，１４Ｂの周囲を囲うように設けられている。また、スタンダードセル１０１，１０２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３１，３３２，３３３がそれぞれ配置されている。
　パッド２１１～２１３，２２１～２２３，２３１～２３３，２４１～２４３の下面は、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの下面よりも低い位置にある。また、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの上面は、パッド２１１～２１３，２２１～２２３，２３１～２３３，２４１～２４３の上面と同じ高さにある。そして、ゲート電極３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎは、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂに形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎに囲われている。なお、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの上面は、パッド２１１～２１３，２２１～２２３，２３１～２３３，２４１～２４３の上面よりも低い位置にあってもよい。
　ナノワイヤＦＥＴ　Ｐ１Ａ，Ｐ１Ｂ，Ｎ１Ａ，Ｎ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ，Ｎ２Ａ，Ｎ２Ｂの上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、スタンダードセル１０１に配線４３ａ～４３ｅが形成されており、スタンダードセル１０２に配線４４ａ～４４ｆが形成されている。
　スタンダードセル１０１において、配線４３ａは、パッド２１１，２２１を接続するものであり、ローカル配線４７ａを介してパッド２１１に接続されており、かつ、ローカル配線４７ｂを介してパッド２２１に接続されている。配線４３ｂは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４７ｃを介してパッド２１２に接続されている。配線４３ｃは、ゲート配線３１２にローカル配線４７ｄを介して接続されている。配線４３ｄは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４７ｅを介してパッド２２２に接続されている。配線４３ｅは、パッド２１３，２２３およびゲート配線３１１を接続するものであり、ローカル配線４７ｆを介してパッド２１３に接続されており、ローカル配線４７ｇを介してパッド２２３に接続されており、ローカル配線４７ｈを介してゲート配線３１１に接続されている。配線４３ａ，４３ｃは、スタンダードセル１０１が構成するバッファ回路の出力Ｙ、入力Ａにそれぞれ対応する。
　スタンダードセル１０２において、配線４４ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４８ａを介してパッド２３１に接続されている。配線４４ｂは、ゲート配線３２１にローカル配線４８ｂを介して接続されている。配線４４ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４８ｃを介してパッド２４１に接続されている。配線４４ｄは、パッド２４２，２３３を接続するものであり、ローカル配線４８ｄを介してパッド２４２に接続されており、ローカル配線４８ｅを介してパッド２３３に接続されている。配線４４ｅは，ゲート配線３２２にローカル配線４８ｆを介して接続されている。配線４４ｆは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４８ｇを介してパッド２４３に接続されている。配線４４ｂ，４４ｄ，４４ｅは、スタンダードセル１０２が構成する２入力ＮＯＲ回路の入力Ａ、出力Ｙ、入力Ｂにそれぞれ対応する。
　なお、ここでは、金属配線４３ａ～４３ｅとパッド２１１～２１３，２２１～２２３およびゲート配線３１１，３１２との接続形態は、ローカル配線４７ａ～４７ｈとコンタクト４３を介した接続とし、金属配線４４ａ～４４ｆとパッド２３１，２３３，２４１～２４３およびゲート配線３２１，３２２との接続形態は、ローカル配線４８ａ～４８ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　図１０のレイアウト構成は、次のような特徴を有している。
　スタンダードセル１０１におけるＰ型トランジスタ領域ＰＡに着目する。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｐ１Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｐ１Ｂは、共有パッドとしてのパッド２１２を共有している。ナノワイヤＦＥＴ　Ｐ１Ａはパッド２１１，２１２間にＮａ（ここでは８）本のナノワイヤ１１Ａを備えており、ナノワイヤＦＥＴ　Ｐ１Ｂはパッド２１２，２１３間にＮｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを備えている。そして、ナノワイヤＦＥＴ　Ｐ１Ａ，Ｐ１Ｂのナノワイヤ本数が異なっているにもかかわらず、パッド２１１，２１２，２１３は、Ｙ方向における位置と配置範囲が同一である（破線ａ１，ａ２）。これにより、パッド２１３は、隣接するスタンダードセル１０２におけるパッド２３１と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ　Ｐ１Ｂは、スタンダードセル１０１に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０２側のセル端に、最も近い。
　Ｎ型トランジスタ領域ＮＡにおいても、同様である。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ１Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ１Ｂは、共有パッドとしてのパッド２２２を共有している。ナノワイヤＦＥＴ　Ｎ１Ａはパッド２２１，２２２間にＮａ（ここでは８）本のナノワイヤ１２Ａを備えており、ナノワイヤＦＥＴ　Ｎ１Ｂはパッド２２２，２２３間にＮｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを備えている。そして、ナノワイヤＦＥＴ　Ｎ１Ａ，Ｎ１Ｂのナノワイヤ本数が異なっているにもかかわらず、パッド２２１，２２２，２２３は、Ｙ方向における位置と配置範囲が同一である（破線ａ３，ａ４）。これにより、パッド２２３は、隣接するスタンダードセル１０２におけるパッド２４１と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ　Ｎ１Ｂは、スタンダードセル１０１に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０２側のセル端に、最も近い。
　また、スタンダードセル１０２のＮ型トランジスタ領域ＮＡに着目する。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ２Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ２Ｂは、共有パッドとしてのパッド２４２を共有している。ナノワイヤＦＥＴ　Ｎ２Ａはパッド２４１，２４２間にＮａ（ここでは６）本のナノワイヤ１４Ａを備えており、ナノワイヤＦＥＴ　Ｎ２Ｂはパッド２４２，２４３間にＮａ（ここでは６）本のナノワイヤ１４Ｂを備えている。そして、パッド２４１，２４３は、４本のナノワイヤと接続されたパッド例えばバッド２３１と、Ｙ方向における配置範囲が同一になっている。言い換えると、パッド２４２は、パッド２４１，２４３よりもＹ方向における配置範囲が小さい。これにより、パッド２４１は、隣接するスタンダードセル１０１におけるパッド２２３と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ　Ｎ２Ａは、スタンダードセル１０２に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０１側のセル端に、最も近い。
　また、スタンダードセル１０１，１０２を合わせて見た場合には、Ｎａ（ここでは８）本のナノワイヤ１３Ａを有する第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｐ２Ａのパッド２３１，２３２、並びに、Ｎｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを有する第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｐ１ＢおよびＮａ（ここでは８）本のナノワイヤ１１Ａを有する第３ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｐ１Ａのパッド２１１，２１２，２１３は、Ｙ方向における位置および配置範囲が同一である。
　このような構成により、隣接するスタンダードセル同士の境界を挟んで対向するパッド間の応力の影響を、スタンダードセルの種類によることなく、一定にすることができる。したがって、スタンダードセル内のナノワイヤＦＥＴの電流特性が、隣接するスタンダードセルの種類によることなく、安定するため、セルライブラリと実製品との性能誤差を抑制することができる。
　（他の例）
　図１２は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図１２のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１２では、スタンダードセル１０２Ａのレイアウトが、図１０のスタンダードセル１０２と少し異なっている。すなわち、スタンダードセル１０２Ａにおいて、パッド２４２のＹ方向における配置範囲が大きくなっており、Ｙ方向に４個に分離して形成されている。そして、パッド２４１，２４２，２４３は、Ｙ方向における配置範囲および位置が同一である（破線ａ３，ａ４）。
　すなわち、スタンダードセル１０１，１０２Ａを合わせて見た場合には、Ｎａ（ここでは８）本のナノワイヤ１２Ａを有する第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ１Ａのパッド２２１，２２２、並びに、Ｎｂ（＜Ｎａ、ここでは６）本のナノワイヤ１４Ａを有する第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ２ＡおよびＮｃ（＜Ｎａ、ここでは６）本のナノワイヤ１４Ｂを有する第３ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ　Ｎ２Ｂのパッド２４１，２４２，２４３は、Ｙ方向における位置および配置範囲が同一である。
　これにより、上述した図１０の構成による作用効果に加えて、レイアウト全体としてパッドの配置パターンが規則的になるため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する、という作用効果が得られる。
　なお、上述の実施形態において、スタンダードセル１０１はバッファ回路を構成し、スタンダードセル１０２は２入力ＮＯＲ回路を構成するものとしたが、他の回路を構成するものであってもよい。
　また、スタンダードセル１０１，１０２は、Ｘ方向において隣接して配置されていなくてもよいし、異なるセル列に配置されていてもよい。
　また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１３は図１のレイアウト構成例の変形例である。図１３では、パッド２１，２２，２３，２４は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２に対して、一体に形成されており、パッド２５，２６，２７，２８は、それぞれ、Ｙ方向に２本ずつ設けられたナノワイヤ１３，１４に対して、一体に形成されている。
　なお、本開示で示したレイアウト構成では、ナノワイヤのＹ方向における間隔および太さは均等であるように図示しているが、これらは均等でなくてもかまわない。また、本開示で示した各ナノワイヤＦＥＴのナノワイヤの本数はあくまでも一例であり、ここで示した本数に限定されるものではない。
　本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
１　第１スタンダードセル
２，２Ａ，２Ｂ，２Ｃ，３，４，４Ａ，４Ｂ　第２スタンダードセル
５　スタンダードセル
１１，１２，１３，１４　ナノワイヤ
２１，２２，２３，２４，２５，２６，２７，２８　パッド
２５ａ，２６ａ，２７ａ，２８ａ　パッド
２５ｂ，２６ｂ，２７ｂ，２８ｂ　ダミーパッド
３１ｎ，３２ｎ，３１ｐ，３２ｐ　ゲート電極
３５ａ，３５ｂ，３６ａ，３６ｂ，３７ａ，３７ｂ　ダミーゲート電極
５１，５２，５３，５４　ナノワイヤ
６１，６２，６３，６４，６５，６６，６７，６８　パッド
７１ｎ，７２ｎ，７１ｐ，７２ｐ　ゲート電極
１３１，１３３，１４１，１４３　ナノワイヤ
１３２，１３４，１４２，１４４　ダミーナノワイヤ
Ｎ１，Ｎ２，Ｎ３１，Ｎ４１，Ｎ５１，Ｎ５２　ナノワイヤＦＥＴ
Ｎ３２，Ｎ４２　ダミートランジスタであるナノワイヤＦＥＴ
Ｐ１，Ｐ２，Ｐ３１，Ｐ４１，Ｐ５１，Ｐ５２　ナノワイヤＦＥＴ
Ｐ３２，Ｐ４２　ダミートランジスタであるナノワイヤＦＥＴ
１０１　スタンダードセル
１０２　スタンダードセル
１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂ　ナノワイヤ
２１１，２１２，２１３，２２１，２２２，２２３，２３１，２３２，２３３，２４１，２４２，２４３　パッド
３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎ　ゲート電極
Ｐ１Ａ，Ｐ１Ｂ，Ｎ１Ａ，Ｎ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ，Ｎ２Ａ，Ｎ２Ｂ　ナノワイヤＦＥＴ

Claims (21)

  1. 　第１ナノワイヤＦＥＴ（Field Effect Transistor）を備えた第１スタンダードセルと、
    　第２ナノワイヤＦＥＴを備えた第２スタンダードセルとを備え、
    　前記第１ナノワイヤＦＥＴは、
    　第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、
    　前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第１ナノワイヤの下面よりも低い位置にあり、前記第１ナノワイヤと接続された一対の第１パッドと、
    　前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    　前記第２ナノワイヤＦＥＴは、
    　前記第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、
    　前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第２ナノワイヤの下面よりも低い位置にあり、前記第２ナノワイヤと接続された一対の第２パッドと、
    　前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    　前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端の位置が一致している
    ことを特徴とする半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記第２ナノワイヤＦＥＴは、前記第２方向において、前記第２ナノワイヤの配置範囲の中心位置と、前記第２パッドの配置範囲の中心位置とが一致している
    ことを特徴とする半導体集積回路装置。
  4. 　請求項２記載の半導体集積回路装置において、
    　前記第２ナノワイヤＦＥＴは、前記第２方向において、前記第２ナノワイヤの配置範囲が、前記第２パッドの配置範囲に対して偏っている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１～４のうちいずれか１項記載の半導体集積回路装置において、
    　前記第２ナノワイヤＦＥＴは、
    　前記第２パッド間において、前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置されたダミーゲート電極を備えている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、回路の論理動作に寄与しないダミートランジスタである、第３ナノワイヤＦＥＴを備え、
    　前記第３ナノワイヤＦＥＴは、
    　前記第２ナノワイヤＦＥＴの前記第２パッド間に設けられ、前記第１方向に延びるダミーナノワイヤと、
    　前記第２ナノワイヤＦＥＴの前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えた
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、回路の論理動作に寄与しないダミートランジスタである、第３ナノワイヤＦＥＴを備え、
    　前記第３ナノワイヤＦＥＴは、
    　前記第２ナノワイヤＦＥＴの前記第２ナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、
    　前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、下面が前記ダミーナノワイヤの下面よりも低い位置にあり、前記ダミーナノワイヤと接続されたダミーパッドとを備え、
    　前記ダミーパッドは、前記第２ナノワイヤＦＥＴの前記第２パッドと前記第２方向に並び、当該第２パッドと分離して、配置されている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第３ナノワイヤＦＥＴは、
    　第２ナノワイヤＦＥＴの前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極を備えた
    ことを特徴とする半導体集積回路装置。
  9. 　請求項１記載の半導体集積回路装置において、
    　前記第２ゲート電極は、前記第１ゲート電極よりも短い
    ことを特徴とする半導体集積回路装置。
  10. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、第３ナノワイヤＦＥＴを備え、
    　前記第３ナノワイヤＦＥＴは、
    　前記第１方向に延びるＮａ本の第３ナノワイヤと、
    　前記第３ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第３ナノワイヤの下面よりも低い位置にあり、前記第３ナノワイヤと接続された一対の第３パッドと、
    　前記第２方向に延び、前記第３ナノワイヤの前記第１方向における所定範囲において、前記第３ナノワイヤの周囲を囲うように設けられた第３ゲート電極とを備えており、
    　前記第２スタンダードセルは、前記第２ナノワイヤＦＥＴの前記第２パッドの一方であり、かつ、前記第３ナノワイヤＦＥＴの前記第３パッドの一方である共有パッドを備え、
    　前記第１パッドの両方、前記第２パッドの他方、前記共有パッド、および、前記第３パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  11. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、第３ナノワイヤＦＥＴを備え、
    　前記第３ナノワイヤＦＥＴは、
    　前記第１方向に延びるＮｃ（Ｎｃは１以上でＮａより小さい整数）本の第３ナノワイヤと、
    　前記第３ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第３ナノワイヤの下面よりも低い位置にあり、前記第３ナノワイヤと接続された一対の第３パッドと、
    　前記第２方向に延び、前記第３ナノワイヤの前記第１方向における所定範囲において、前記第３ナノワイヤの周囲を囲うように設けられた第３ゲート電極とを備えており、
    　前記第２スタンダードセルは、前記第２ナノワイヤＦＥＴの前記第２パッドの一方であり、かつ、前記第３ナノワイヤＦＥＴの前記第３パッドの一方である共有パッドを備え、
    　前記第１パッドの両方、前記第２パッドの他方、前記共有パッド、および、前記第３パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１～１１のうちいずれか１項記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルは、前記第１方向に延びる同じセル列に、配置されている
    ことを特徴とする半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルは、隣接して配置されている
    ことを特徴とする半導体集積回路装置。
  14. 　第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    　前記第１ナノワイヤＦＥＴは、
    　第１方向に延びるナノワイヤと、
    　前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドと、
    　前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、
    　前記第２ナノワイヤＦＥＴは、
    　前記第１ナノワイヤＦＥＴのパッド間に設けられ、前記第１方向に延びるダミーナノワイヤと、
    　前記第１ナノワイヤＦＥＴのゲート電極と同一直線上に、前記ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えている
    ことを特徴とする半導体集積回路装置。
  15. 　第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    　前記第１ナノワイヤＦＥＴは、
    　第１方向に延びるナノワイヤと、
    　前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドと、
    　前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、
    　前記第２ナノワイヤＦＥＴは、
    　前記第１ナノワイヤＦＥＴのナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、
    　前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、下面が前記ダミーナノワイヤの下面よりも低い位置にあり、前記ダミーナノワイヤと接続されたダミーパッドとを備えており、
    　前記ダミーパッドは、前記第１ナノワイヤＦＥＴのパッドと前記第２方向に並び、当該パッドと分離して、配置されている
    ことを特徴とする半導体集積回路装置。
  16. 　請求項１５記載の半導体集積回路装置において、
    　前記第２ナノワイヤＦＥＴは、
    　前記第１ナノワイヤＦＥＴのゲート電極と同一直線上に、当該ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えた、
    ことを特徴とする半導体集積回路装置。
  17. 　第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    　前記第１ナノワイヤＦＥＴは、
    　第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、
    　前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第１ナノワイヤの下面よりも低い位置にあり、前記第１ナノワイヤと接続された一対の第１パッドと、
    　前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    　前記第２ナノワイヤＦＥＴは、
    　第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、
    　前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第２ナノワイヤの下面よりも低い位置にあり、前記第２ナノワイヤと接続された一対の第２パッドと、
    　前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    　前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している
    ことを特徴とする半導体集積回路装置。
  18. 　請求項１７記載の半導体集積回路装置において、
    　前記スタンダードセルは、前記第１ナノワイヤＦＥＴの前記第１パッドの一方であり、かつ、前記第２ナノワイヤＦＥＴの前記第２パッドの一方である共有パッドを備え、
    　前記第１パッドの他方、前記共有パッド、および、前記第２パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  19. 　請求項１８記載の半導体集積回路装置において、
    　前記第２ナノワイヤＦＥＴは、前記スタンダードセルに含まれたナノワイヤＦＥＴの中で、前記スタンダードセルの前記第１方向における一方の端に、最も近い
    ことを特徴とする半導体集積回路装置。
  20. 　第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    　前記第１ナノワイヤＦＥＴは、
    　第１方向に延びるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、
    　前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第１ナノワイヤの下面よりも低い位置にあり、前記第１ナノワイヤと接続された一対の第１パッドと、
    　前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    　前記第２ナノワイヤＦＥＴは、
    　第１方向に延びるＮａ本の第２ナノワイヤと、
    　前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記第２ナノワイヤの下面よりも低い位置にあり、前記第２ナノワイヤと接続された一対の第２パッドと、
    　前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    　前記スタンダードセルは、前記第１ナノワイヤＦＥＴの前記第１パッドの一方であり、かつ、前記第２ナノワイヤＦＥＴの前記第２パッドの一方である共有パッドを備え、
    　前記共有パッドは、前記第１パッドの他方、および、前記第２パッドの他方よりも、前記第２方向における配置範囲が小さい
    ことを特徴とする半導体集積回路装置。
  21. 　請求項２０記載の半導体集積回路装置において、
    　前記第１ナノワイヤＦＥＴは、前記スタンダードセルに含まれたナノワイヤＦＥＴの中で、前記スタンダードセルの前記第１方向における一方の端に、最も近い
    ことを特徴とする半導体集積回路装置。
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