JP6449082B2 - 半導体装置 - Google Patents
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Description
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてFINFETを有する。図1は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。図3は、本実施の形態の半導体装置の構成を示す断面図である。図3の断面図は、例えば、図2の平面図のA−A断面部に対応する。図4は、本実施の形態の半導体装置の構成を示す回路図である。
次いで、図5〜図20を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図5〜図20は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、平面図において、破線で囲んだ矩形領域は、単位セルの形成領域を示す。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。
実施の形態1においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFをゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部まで延在させてもよい。
実施の形態1においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図28参照)。この場合、フィンFは、ゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてFINFETを有する。図33は、本実施の形態の半導体装置の構成を示す平面図である。図34は、本実施の形態の半導体装置の構成を示す断面図である。図34の断面図は、例えば、図33の平面図のA−A断面部に対応する。図35は、本実施の形態の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図36は、本実施の形態の半導体装置の構成を示す回路図である。
上記形態(図33、図35)の半導体装置においては、フィンFをダミーゲートDG(図33、図35においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、図37に示すようにゲート電極GEとのみ交差するように配置してもよい。図37は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態(図33)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。
上記応用例1(図37)の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図38参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、図38においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図38は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図39は、本応用例の半導体装置のレイアウトを示す平面図である。
実施の形態1においては、インバータの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、2入力NANDの出力部に、上記ローカルインターコネクトLICを適用してもよい。
上記形態(図40)の半導体装置においては、フィンFをダミーゲートDG(図40においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、図43に示すようにゲート電極GEとのみ交差するように配置してもよい。図43は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態(図40)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。
上記応用例1(図43)の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図44参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、図44においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図44は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図45は、本応用例の半導体装置のレイアウトを示す平面図である。
実施の形態5においては、2入力NANDの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、2入力NORの出力部に、上記ローカルインターコネクトLICを適用してもよい。
上記形態(図46)の半導体装置においては、フィンFをダミーゲートDG(図46においては、左から1本目のDGおよび4本目のDG)の下部に延在させているが、実施の形態5の応用例1(図43)と同様に、ゲート電極GEとのみ交差するように配置してもよい。本応用例の半導体装置は、上記形態(図46)の半導体装置とフィンFの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。
上記応用例1の半導体装置においては、フィンFをゲート電極GEとのみ交差するように配置したが(図43参照)、フィンFを単位セルの形成領域において、分断されることなく、Y方向に連続して配置してもよい(図49参照)。この場合、フィンFは、2本のゲート電極GEの両側に位置するダミーゲートDGのそれぞれの下部を通り隣のYグリッドまで延在することとなる(例えば、(図49においては、左から1本目のDG、4本目のDGおよび5本目のDG)。図49は、本応用例の半導体装置のレイアウトを示す平面図である。
実施の形態5においては、2入力NANDの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、4入力NANDの出力部に、上記ローカルインターコネクトLICを適用してもよい。
実施の形態6においては、2入力NORの出力部に、略コの字状(略U字状)のローカルインターコネクトLICを用いたが、4入力NORの出力部に、上記ローカルインターコネクトLICを適用してもよい。
第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して配置され、前記第1方向に延在する直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された前記第1トランジスタの第2電極と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された前記第2トランジスタの第2電極と、
前記第1トランジスタの前記第1電極と前記第2トランジスタの前記第1電極とを接続する第1局所配線と、
を有し、
前記第1局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる、半導体装置。
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第3トランジスタの第1電極と前記第4トランジスタの第1電極とは、前記局所配線と異なる配線層に形成された配線で接続され、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第2電極を兼ね、前記第1トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。
付記2記載の半導体装置において、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第2電極を兼ね、前記第2トランジスタの前記第2電極は、接地電位が印加される配線と接続される、半導体装置。
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの一方の電極と接続され、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの一方の電極と接続される、半導体装置。
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第3トランジスタの第1電極は、前記局所配線と接続され、
前記第1トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。
付記5記載の半導体装置において、
前記第4トランジスタの第2電極は、接地電位が印加される配線と接続される、半導体装置。
付記6記載の半導体装置において、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第2電極を兼ね、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第1電極を兼ねる、半導体装置。
付記1記載の半導体装置において、
第3トランジスタと第4トランジスタを有し、
前記第4トランジスタの前記第1電極は、前記局所配線と接続され、
前記第2トランジスタの前記第2電極は、電源電位が印加される配線と接続される、半導体装置。
付記8記載の半導体装置において、
前記第3トランジスタの第2電極は、電源電位が印加される配線と接続される、半導体装置。
付記9記載の半導体装置において、
前記第2トランジスタの前記第2電極は、前記第4トランジスタの第2電極を兼ね、
前記第1トランジスタの前記第2電極は、前記第3トランジスタの第1電極を兼ねる、半導体装置。
C2 溝
DG ダミーゲート
DGn n型のダミーゲート
DGp p型のダミーゲート
Dn ドレイン領域
DNT nチャネル型の擬似トランジスタ
Dp ドレイン領域
DPT pチャネル型の擬似トランジスタ
F フィン
GE ゲート電極
GI ゲート絶縁膜
Gn n型のゲート電極
Gp p型のゲート電極
IL1 層間絶縁膜
IL2 層間絶縁膜
IN 入力部
INV1 インバータ
INV2 インバータ
ISO 素子分離膜
LIC ローカルインターコネクト
LIC1 ローカルインターコネクト
LIC2 ローカルインターコネクト
LIC22 ローカルインターコネクト
M1 配線
M1(IN) 配線
M1(VDD) 配線
M1(VSS) 配線
M2(OUT) 配線
NFT nチャネル型のFINFET
NW n型ウエル
OUT 出力部
PFT pチャネル型のFINFET
PW p型ウエル
S 半導体基板
Sn ソース領域
Sp ソース領域
V0 ビア
V1 ビア
VDD 電源電位
VSS 接地電位
YG1〜YG6 Yグリッド
Claims (17)
- 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して配置され、前記第1方向に延在する直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された前記第1トランジスタの第2電極と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2トランジスタの第1電極と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された前記第2トランジスタの第2電極と、
前記第1トランジスタの前記第1電極と前記第2トランジスタの前記第1電極とを接続する第1局所配線と、
前記ゲート電極と離間して配置され、前記第2方向に延在するダミーゲートと、
前記第2方向に延在し、前記第1トランジスタの前記第2電極と接続される第2局所配線と、
を有し、
前記第1局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなり、かつ、
前記第1方向に延在し、前記第1トランジスタの前記第1電極と電気的に接続される第1部と、
前記第1方向に延在し、前記第2トランジスタの前記第1電極と電気的に接続される第2部と、
前記第2方向に延在し、前記第1部と前記第2部との間を接続する第3部と、
を有し、
前記ダミーゲートは、前記第1部および前記第2部の下方に配置され、
前記第2局所配線は、電源電位が印加される配線と接続される、半導体装置。 - 請求項1記載の半導体装置において、
前記層間絶縁膜の上方に形成された第1配線を有し、
前記第1局所配線は、前記第1配線より下層に位置する、半導体装置。 - 請求項1記載の半導体装置において、
前記第1局所配線は、
前記第2方向に延在し、前記第1トランジスタの前記第1電極と前記第1部との間に接続される第4部と、
前記第2方向に延在し、前記第2トランジスタの前記第1電極と前記第2部との間に接続される第5部と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極と前記ダミーゲートとの間の領域である第1グリッドと、
前記ダミーゲートの前記ゲート電極と逆側に位置する領域である第2グリッドと、
を有し、
前記第3部は、前記第2グリッドに配置される、半導体装置。 - 請求項1記載の半導体装置において、
前記第2方向に延在し、前記第2トランジスタの前記第2電極と接続される第3局所配線を有し、
前記第3局所配線は、基準電位が印加される配線と接続される、半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極、前記第1フィン中に形成された前記第1トランジスタの前記第1電極および前記第1トランジスタの前記第2電極は、前記第1トランジスタを構成し、
前記ゲート電極、前記第2フィン中に形成された前記第2トランジスタの前記第1電極および前記第2トランジスタの前記第2電極は、前記第2トランジスタを構成する、半導体装置。 - 請求項6記載の半導体装置において、
前記第1トランジスタと前記第2トランジスタは、インバータを構成する、半導体装置。 - 請求項7記載の半導体装置において、
前記インバータの入力部は、前記ゲート電極であり、出力部は、前記第3部である、半導体装置。 - 請求項4記載の半導体装置において、
前記第1フィンおよび前記第2フィンは、前記第1グリッドに配置され、前記ダミーゲートの下方には配置されていない、半導体装置。 - 請求項4記載の半導体装置において、
前記第1フィンおよび前記第2フィンは、前記ダミーゲートの下方まで延在するように配置され、前記第2グリッドには配置されていない、半導体装置。 - 請求項4記載の半導体装置において、
前記第1フィンおよび前記第2フィンは、前記ダミーゲートの下方を通り前記第2グリッドにも配置されている、半導体装置。 - 請求項4記載の半導体装置において、
前記第1方向に延在する直方体状の第3フィンと、
前記第3フィン上にゲート絶縁膜を介して配置され、前記第2方向に延在する他のゲート電極と、
前記他のゲート電極の一方の側に位置する第3フィン中に形成された第3トランジスタの第1電極と、
前記他のゲート電極の他方の側に位置する第3フィン中に形成された第3トランジスタの第2電極と、
を有する、半導体装置。 - 請求項12記載の半導体装置において、
前記第3フィンと離間して配置され、前記第1方向に延在する直方体状の第4フィンと、
前記第3フィンと前記第4フィン上にゲート絶縁膜を介して配置され、前記第2方向に延在する前記他のゲート電極と、
前記他のゲート電極の一方の側に位置する第4フィン中に形成された第4トランジスタの第1電極と、
前記他のゲート電極の他方の側に位置する第4フィン中に形成された第4トランジスタの第2電極と、
を有する、半導体装置。 - 請求項13記載の半導体装置において、
前記第3トランジスタの前記第2電極は、電源電位が印加される配線と接続され、
前記第4トランジスタの前記第2電極は、基準電位が印加される配線と接続される、半導体装置。 - 請求項11記載の半導体装置において、
前記ダミーゲートと離間して配置され、前記第2方向に延在する他のゲート電極を有し、
前記他のゲート電極は、前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、
前記他のゲート電極の一方の側に位置する第1フィン中に形成された第3トランジスタの前記第1電極と、
前記他のゲート電極の他方の側に位置する第1フィン中に形成された第3トランジスタの前記第2電極と、
前記他のゲート電極の一方の側に位置する第2フィン中に形成された第4トランジスタの前記第1電極と、
前記他のゲート電極の他方の側に位置する第2フィン中に形成された第4トランジスタの前記第2電極と、
を有する、半導体装置。 - 請求項15記載の半導体装置において、
前記第2方向に延在し、前記第3トランジスタの前記第2電極と接続される第4局所配線と、
前記第2方向に延在し、前記第4トランジスタの前記第2電極と接続される第5局所配線と、
を有し、
前記第4局所配線は、電源電位が印加される配線と接続され、
前記第5局所配線は、基準電位が印加される配線と接続される、半導体装置。 - 請求項16記載の半導体装置において、
前記ダミーゲートと前記他のゲート電極との間に、前記第2方向に延在する他のダミーゲートを有し、
前記第3トランジスタの前記第2電極と前記他のダミーゲートとを接続する第6局所配線と、
前記第4トランジスタの前記第2電極と前記他のダミーゲートとを接続する第7局所配線と、
を有する、半導体装置。
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