JP2010039817A - 信頼性検証用ライブラリ生成方法及びそのプログラム - Google Patents

Abstract

【課題】所望のＥＭ信頼性検証用ライブラリを生成すること。
【解決手段】本発明では、セルを表すデータが格納されたセルレイアウトライブラリ（１７）を生成する。セルは複数のメタル配線素子を有している。複数のメタル配線素子のうちの、第１方向に設けられた第１メタル配線素子群には、第１方向又は第１方向の逆方向に電流が片方向電流として流れる。複数のメタル配線素子のうちの、第２方向に設けられた第２メタル配線素子群には、第２方向と第２方向の逆方向とに電流が双方向電流として流れる。本発明では、セルレイアウトライブラリ（１７）を参照して、それぞれ第１、２メタル配線素子群を表すデータ（３１）（３２）（３４）と第１、２メタル配線素子群の抵抗値（３７）と片方向電流、双方向電流を表す識別子（３３）とを対応付けるネットリスト（１８）を生成する。
【選択図】図５

Description

本発明は、ＬＳＩの信頼性検証時に使用するライブラリの生成方法及びそのプログラムに関し、特にエレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ、以降、ＥＭと称する）検証用ライブラリ生成方法及びそのプログラムに関する。

近年のプロセスの微細化や、ＤＦＭ（Ｄｅｓｉｇｎ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ）対応によるコンタクトの複数レイアウトにより、セル（半導体の機能を構成する最小単位）内のメタル配線のＥＭ耐性が無視できなくなってきている。そのため、セル内のメタル配線についてもＥＭ信頼性検証用ライブラリに反映させる必要がある。ＥＭ信頼性検証用ライブラリは、メタル配線の信頼性検証時に使用される。しかし、メタル配線への電流の流れ方によって周波数制限値の計算方法が異なるため、電流の流れ方をメタル配線の箇所毎に判断することが重要となる。

電流の流れ方が双方向である場合、電子の移動する方向が交互に変わることから金属原子の動きはほとんどない。その場合、周波数制限値については、電流の流れ方が片方向（電子の流れが一方向のため、金属原子が動きやすく、断線しやすい）の場合よりも緩和することができる。

ＬＳＩの信頼性検証にはコンピュータが使用される。コンピュータは、セル内の全抵抗素子について、周波数制限値を算出する。そこで、コンピュータは、ワーストとなる素子の周波数制限値を入力波形鈍り及び出力負荷容量のパラメータ毎に採る。ここで、入力波形とは、セルの入力端子（トランジスタのゲート）の電圧振幅を表している。入力波形鈍りとは、電圧振幅の時間を表し、例えば、０Ｖから１Ｖまで変化するのに必要な時間を表している。これにより、コンピュータは、ＥＭ、ホットキャリア（Ｈｏｔ Ｃａｒｒｉｅｒ、以降、ＨＣと称する）のライブラリとして、ＥＭ信頼性検証用ライブラリ、ＨＣ信頼性検証用ライブラリをそれぞれ生成する。ＥＭ信頼性検証用ライブラリ、ＨＣ信頼性検証用ライブラリは、デバイスの信頼性検証時に使用される。更に、コンピュータは、ＥＭ信頼性検証用ライブラリ、ＨＣ信頼性検証用ライブラリを参照して、ＥＭ、ＨＣのワースト値を採った信頼性検証用ライブラリを生成し、ＬＳＩの信頼性検証時に使用する。

図１は、従来の信頼性検証用ライブラリ生成方法として、特許第３７２２６９０号公報に記載された信頼性認証装置の動作を示すフローチャートである。

コンピュータは、ＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）と、ＨＣ信頼性検証用ライブラリ生成処理（ステップＳ１８）と、ＥＭ−ＨＣ信頼性検証用ライブラリ生成処理（ステップＳ２０〜Ｓ２２）とを実行する。

ＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）について説明する。ステップＳ８は、後述のステップＳ１〜Ｓ７を含んでいる。

ステップＳ１において、コンピュータは、セルを表すデータが格納されたセルレイアウトライブラリを参照して、セルを表すデータから全抵抗素子を表すデータを抽出する。セルは、全抵抗素子として複数の抵抗素子を有している。複数の抵抗素子のうちの第１抵抗素子群は、それぞれ、複数のメタル配線素子の抵抗を表している。複数の抵抗素子のうちの第２抵抗素子群は、それぞれ、複数のコンタクト素子の抵抗を表している。

ステップＳ２において、コンピュータは、予め決められた第１の計算式と複数の抵抗素子（複数のメタル配線素子の抵抗値、複数のコンタクト素子の抵抗値）とに基づいてシミュレーションを実行し、セルに消費される消費電流を算出する。このとき、コンピュータは、セル内部の複数の抵抗素子に流れる電流（電荷量）をそれぞれ複数の電荷量として抽出する。

ステップＳ３において、コンピュータは、複数の電荷量の中から、ワースト（この場合、最大値）となる電荷量をワースト電荷量として選択し、ワースト電荷量が格納されたワースト電荷量テーブルを生成する。具体的には、ワースト電荷量テーブルには、入力波形鈍りである時間要素（単位：ｎｓ）と、負荷容量（単位：ｐＦ）と、時間要素と負荷容量とに対応するワースト電荷量（単位：ｑ）とが格納されている。時間要素が３通りであり、負荷容量が４通りである場合、ワースト電荷量は、１２通り（３×４＝１２）である。コンピュータは、複数の抵抗素子の中から、ワースト電荷量に対応する抵抗素子をワースト抵抗素子として選択し、ワースト抵抗素子の名称（抵抗素子名）が格納された抵抗素子名テーブルを生成する。ワースト電荷量テーブル、抵抗素子名テーブルは、ＥＭ信頼性検証用ライブラリの一部として利用される。

ステップＳ４において、コンピュータは、ワースト電荷量テーブル、抵抗素子名テーブルに対して補間精度のチェックを行う。この場合、補間精度とは、ワースト電荷量テーブルに該当しない入力波形鈍りと負荷容量とに対応するワースト電荷量を補間する際の精度を表し、ワースト電荷量テーブル、抵抗素子名テーブルに対して補間精度のチェックを行う必要がある。

ステップＳ５において、コンピュータは、チェックの結果、補間精度に問題があるか否かを判定する。補間精度の妥当性確認は、補間対象となる入力波形鈍りと負荷容量とに対応する実際のワースト電荷量と、ワースト電荷量テーブルから補間により抽出したワースト電荷量との差分値で判定する。この差分値が規格値を超える場合、補間精度に問題があるものとする。

その補間精度に問題があった場合（ステップＳ５−ＮＧ）、ステップＳ６において、コンピュータは、補間対象となる入力波形鈍り、負荷容量を、ステップＳ１を実行したときのテーブルパラメータである入力波形鈍り、負荷容量に追加し、ステップＳ１を実行する。その結果、ステップＳ１〜Ｓ５が再度実行されることにより、入力波形鈍りと負荷容量とに対応するワースト電荷量がワースト電荷量テーブルに追加される。例えば、コンピュータは、時間要素、負荷容量をそれぞれ３、４通りから４、５通りに変更する場合、ワースト電荷量を１２通り（３×４＝１２）から２０通り（４×５＝２０）に変更する。また、補間対象となるワースト電荷量に対応する抵抗素子の名称を抵抗素子名として抵抗素子名テーブルに追加する。これにより、ＥＭ信頼性検証用ライブラリの精度を向上させている。

その補間精度に問題がない場合（ステップＳ５−ＯＫ）、コンピュータは、電荷量テーブル１０、素子名テーブル１１を生成する。この場合、コンピュータは、上述のワースト電荷量テーブル、抵抗素子名テーブルをそれぞれ電荷量テーブル１０、素子名テーブル１１とする。電荷量テーブル１０、素子名テーブル１１は、ＥＭ信頼性検証用ライブラリの一部として利用される。

ステップＳ７において、コンピュータは、予め決められた第２の計算式（後述）に基づいて、電荷量テーブル１０に格納された複数の電荷量をそれぞれ複数の周波数制限値に変換する。コンピュータは、複数の周波数制限値が格納されたＥＭ要素周波数制限テーブル１２を生成する。ＥＭ要素周波数制限テーブル１２は、ＥＭ信頼性検証用ライブラリの一部として利用される。

ＨＣ信頼性検証用ライブラリ生成処理（ステップＳ１８）について説明する。ステップＳ１８は、後述のステップＳ１１〜Ｓ１７を含んでいる。

ステップＳ１１において、コンピュータは、セルレイアウトライブラリを参照して、セルを表すデータから内部ノードの入力波形鈍り、出力負荷容量を表すデータを抽出する。内部ノードとは、複数のトランジスタ素子の各々のゲート、ソース、ドレインを表している。複数のトランジスタ素子は、例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（ＭＯＳ Ｔｒ）である。

ステップＳ１２において、コンピュータは、セルレイアウトライブラリを参照して、セルを表すデータから複数のトランジスタ素子のゲート幅（トランジスタのチャネル長ではない方向）をＷサイズとして抽出する。

ステップＳ１３において、コンピュータは、予め決められた第３の計算式と複数のトランジスタ素子のＷサイズとに基づいてシミュレーションを実行し、それぞれ複数のトランジスタ素子に対する複数の周波数制限値を算出する。

ステップＳ１４において、コンピュータは、複数の周波数制限値の中から、ワースト（この場合、最大値）となる周波数制限値をワースト周波数制限値として選択し、ワースト周波数制限値が格納されたワースト周波数制限値テーブルを生成する。具体的には、ワースト周波数制限値テーブルには、入力波形鈍りである時間要素（単位：ｎｓ）と、出力負荷容量（単位：ｐＦ）と、時間要素と出力負荷容量とに対応するワースト周波数制限値（単位：ＭＨｚ）とが格納されている。時間要素が３通りであり、負荷容量が４通りである場合、ワースト周波数制限値は、１２通り（３×４＝１２）である。コンピュータは、複数のトランジスタ素子の中から、ワースト周波数制限値に対応するトランジスタ素子をワーストトランジスタ素子として選択し、ワーストトランジスタ素子の名称（トランジスタ素子名）が格納されたトランジスタ素子名テーブルを生成する。ワースト周波数制限値テーブル、トランジスタ素子名テーブルは、ＨＣ信頼性検証用ライブラリの一部として利用される。

ステップＳ１５において、コンピュータは、ワースト周波数制限値−トランジスタ素子名テーブルに対して補間精度のチェックを行う。この場合、補間精度とは、ワースト周波数制限値テーブルに該当しない入力波形鈍りと出力負荷容量とに対応するワースト周波数制限値を補間する際の精度を表し、ワースト周波数制限値テーブル、トランジスタ素子名テーブルに対して補間精度のチェックを行う必要がある。

ステップＳ１６において、コンピュータは、チェックの結果、補間精度に問題があるか否かを判定する。補間精度の妥当性確認は、補間対象となる入力波形鈍りと出力負荷容量とに対応する実際のワースト周波数制限値と、ワースト周波数制限値テーブルから補間により抽出したワースト周波数制限値との差分値で判定する。この差分値が規格値を超える場合、補間精度に問題があるものとする。

その補間精度に問題があった場合（ステップＳ１６−ＮＧ）、ステップＳ１７において、コンピュータは、補間対象となる入力波形鈍り、出力負荷容量を、ステップＳ１１を実行したときのテーブルパラメータである入力波形鈍り、出力負荷容量に追加し、ステップＳ１１を実行する。その結果、ステップＳ１１〜Ｓ１６が再度実行されることにより、入力波形鈍りと出力負荷容量とに対応するワースト周波数制限値がワースト周波数制限値テーブルに追加される。例えば、コンピュータは、時間要素、出力負荷容量をそれぞれ３、４通りから４、５通りに変更する場合、ワースト周波数制限値を１２通り（３×４＝１２）から２０通り（４×５＝２０）に変更する。また、補間対象となるワースト周波数制限値に対応するトランジスタ素子の名称をトランジスタ素子名としてトランジスタ素子名テーブルに追加する。これにより、ＨＣ信頼性検証用ライブラリの精度を向上させている。

その補間精度に問題がない場合（ステップＳ１６−ＯＫ）、コンピュータは、ＨＣ要素周波数制限テーブル１４、素子名テーブル１３を生成する。この場合、コンピュータは、上述のワースト周波数制限値テーブル、トランジスタ素子名テーブルをそれぞれ素子名テーブル１３、ＨＣ要素周波数制限テーブル１４とする。素子名テーブル１３、ＨＣ要素周波数制限テーブル１４は、ＥＭ信頼性検証用ライブラリの一部として利用される。

ＥＭ−ＨＣ信頼性検証用ライブラリ生成処理（ステップＳ２０〜Ｓ２２）について説明する。

ステップＳ２０において、コンピュータは、素子名テーブル１１、１３に対してマージを施し、第１の信頼性検証用ライブラリテーブルとして、素子名ライブラリテーブル１５を生成する。素子名ライブラリテーブル１５には、複数の抵抗素子の名称と複数のトランジスタ素子の名称とが格納されている。

ステップＳ２１において、コンピュータは、ＥＭ要素周波数制限テーブル１２とＨＣ要素周波数制限テーブル１４とに対してマージを施し、第２の信頼性検証用ライブラリテーブルとして、周波数制限値ライブラリテーブル１６として生成する。周波数制限値ライブラリテーブル１６には、入力波形鈍りである時間要素（単位：ｎｓ）と、出力負荷容量（単位：ｐＦ）と、時間要素と出力負荷容量とに対応するワースト周波数制限値（単位：ＭＨｚ）とが格納されている。

ステップＳ２２において、コンピュータは、素子名ライブラリテーブル１５、周波数制限値ライブラリテーブル１６を参照して、ＬＳＩに対してＥＭ（エレクトロマイグレーション）、ＨＣ（ホットエレクトロン）の両方を保障するための信頼性検証を行う。

図２は、周波数制限ライブラリテーブル１６のイメージ図を示している。例えば、時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１ｐＦ”とに対応する周波数制限値は、それぞれ“１０００ＭＨｚ”、“９００ＭＨｚ”、“８００ＭＨｚ”、“７００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“２ｐＦ”とに対応する周波数制限値は、それぞれ“９００ＭＨｚ”、“８００ＭＨｚ”、“７００ＭＨｚ”、“７００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“４ｐＦ”とに対応する周波数制限値は、それぞれ“８００ＭＨｚ”、“８００ＭＨｚ”、“７００ＭＨｚ”、“７００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“８ｐＦ”とに対応する周波数制限値は、それぞれ“７００ＭＨｚ”、“７００ＭＨｚ”、“７００ＭＨｚ”、“６００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１６ｐＦ”とに対応する周波数制限値は、それぞれ“６００ＭＨｚ”、“６００ＭＨｚ”、“６００ＭＨｚ”、“６００ＭＨｚ”である。コンピュータは、この周波数制限ライブラリテーブル１６を用いて、ＬＳＩ内部の各ノードに対する信頼性検証を目的とした周波数チェックを行う。

特許第３７２２６９０号公報

一般的に、第２の計算式では、電流、容量、電圧、周波数制限値をそれぞれＩ、ｃ、ｖ、ｆとした場合、電流Ｉは、Ｉ＝ｃｖｆにより求めることができる。ここで、ｃ×ｖは電荷量Ｑとなるため、周波数制限値ｆは、ｆ＝Ｉ／Ｑとなる。このため、許容できる電流Ｉの値をコンピュータに指定しておけば、コンピュータは、シミュレーションにより電荷量Ｑを決定し、周波数制限値ｆを算出できる。

しかし、電荷量Ｑの扱い方が、双方向電流と片方向電流の場合で異なる。図３を用いて、１周期の電荷量を説明する。図３に示されるように、ある抵抗素子についてシミュレーションを行った際、横軸を時間、縦軸を電流とする。電荷量Ｑは、電流の積分値になるため、＋方向、−方向の面積がそれぞれＱ＋、Ｑ−となる。片方向電流では１周期分の電荷量（｜Ｑ＋｜と｜Ｑ−｜の和）となるが、双方向電流では電流の方向が交互に入れ替わる。このため、双方向電流では｜Ｑ＋｜と｜Ｑ−｜のどちらか大きな方の値としておけば十分であり、場合によっては更に小さく見積もることもできる。従って、従来技術においてはワーストの電荷量（電流値）によりＬＳＩの信頼性検証が行われるため、片方向の電流値が適用されていると言える。

従来技術では、コンピュータは、ＥＭ要素周波数制限テーブル１２を生成する際に、セル内のメタル配線素子に流れる電流の方向を特定していない。このため、コンピュータは、必然的に、周波数制限値が双方向電流での計算式を適用した場合の計算結果よりも低くなる片方向電流での計算式を適用することとなる。その理由として、周波数制限値が実際に許容できる周波数よりも高い値である場合、トランジスタ素子は実力以上の周波数で動作してしまうことになり、メタル配線素子が断線してしまう。コンピュータは、実際にはメタル配線素子（抵抗素子）に双方向電流が流れても、片方向電流として認識するため、必要以上に周波数制限値が低く表されるＥＭ信頼性検証用ライブラリを生成してしまう。この場合、ＥＭ信頼性検証用ライブラリは、低周波数値による動作（低周波数動作）にしか許容できないライブラリとなってしまう。即ち、高性能・高速なＬＳＩを設計する上で、信頼性保障の観点で低周波数動作を余儀なくされることはデメリットとなる。その結果、ＥＭの信頼性検証時にエラーとなる箇所が増え、ターゲットとする動作周波数を達成できない、又は、エラー回避のためのバッファ挿入等の処置で全体的なチップ面積が増加する、という問題が発生する。

近年の微細プロセスにおいては、セルの高集積化のために配線パターンが複雑化している。このため、セル内のメタル配線素子に流れる電流の方向が特定できない要因として、各ノードの電流の方向を厳密に特定することが難しいことが挙げられる。更に、特定のためのＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の増加（シミュレーションによる方向性の確認、又は、目視による電流方向の確認などの要因によるもの）が挙げられる。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の信頼性検証用ライブラリ生成方法では、セルを表すデータが格納されたセルレイアウトライブラリ（１７）を生成する。セルは複数のメタル配線素子を有している。複数のメタル配線素子のうちの、第１方向に設けられた第１メタル配線素子群には、第１方向又は第１方向の逆方向に電流が片方向電流として流れる。複数のメタル配線素子のうちの、第２方向に設けられた第２メタル配線素子群には、第２方向と第２方向の逆方向とに電流が双方向電流として流れる。本発明の信頼性検証用ライブラリ生成方法では、セルレイアウトライブラリ（１７）を参照して、それぞれ第１、２メタル配線素子群を表すデータ（３１）（３２）（３４）と第１、２メタル配線素子群の抵抗値（３７）と片方向電流、双方向電流を表す識別子（３３）とを対応付けるネットリスト（１８）を生成する。

本発明の信頼性検証用ライブラリ生成方法によれば、セル内の複数のメタル配線素子の各々に流れる電流の方向を特定している。この場合、複数のメタル配線素子のうちの、片方向電流が流れる第１メタル配線素子群に関しては片方向電流での計算式を適用し、双方向電流が流れる第２メタル配線素子群に関しては双方向電流での計算式を適用する。このため、必要以上に周波数制限値が低く表されるようなＥＭ信頼性検証用ライブラリを生成することなく、所望のＥＭ信頼性検証用ライブラリを生成することができる。また、双方向電流での計算式を適用した場合の方が電荷量は少なくなり、周波数制限値が片方向電流での計算式を適用した場合よりも高くなる。このことから、問題点の一つであるターゲットとする動作周波数を達成できない点を、改善できる。また、この問題が改善されると、バッファ挿入等の処置の頻度が少なくなるため、全体的なチップ面積が増加する問題点も同時に改善できる。

以下に添付図面を参照して、本発明の実施形態による信頼性検証用ライブラリ生成方法について詳細に説明する。ここで、本発明では、従来の信頼性検証用ライブラリ生成方法と重複する説明を省略する。

（第１実施形態）
［構成］
図４は、本発明の実施形態による信頼性検証用ライブラリ生成方法が適用されるシステムの構成を示している。このシステムは、エンジニアリングワークステーションなどのコンピュータ装置（以下、コンピュータ）４３と、サーバ４４とを具備している。

サーバ４４は、インターネットなどのネットワーク４５を介してコンピュータ装置４３に接続されている。サーバ４４は、記録媒体４６を備えている。記録媒体４６には、信頼性検証用ライブラリ生成方法を実現するためのコンピュータプログラム（信頼性検証用ライブラリ生成プログラム）が格納されている。信頼性検証用ライブラリ生成プログラムは、サーバ４６からネットワーク４５を介してコンピュータ４３にダウンロードされる。

コンピュータ４３は、制御部であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４７と、ローカルなハードディスク或はメモリなどの記憶装置４８とを備えている。信頼性検証用ライブラリ生成プログラムは、コンピュータ４３にダウンロードされたときに、記憶装置４８にストアされる。ＣＰＵ４７は、起動時やユーザの指示などにより、記憶装置４８から信頼性検証用ライブラリ生成プログラムを読み取って実行する。

また、記憶装置４８には、後述のライブラリが格納される。

［動作］
ＣＰＵ４７は、前述のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）と、前述のＨＣ信頼性検証用ライブラリ生成処理（ステップＳ１８）と、前述のＥＭ−ＨＣ信頼性検証用ライブラリ生成処理（ステップＳ２０〜Ｓ２２）とを実行する。ここで、本発明では、従来の信頼性検証用ライブラリ生成方法の変更点のみを説明する。

図５は、本発明の第１実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。

ステップＳ８において、ＣＰＵ４７は、前述のステップＳ１、Ｓ２に代えて、ステップＳ２７を実行する。ステップＳ２７は、抵抗抽出ステップＳ３１、判定ステップＳ３２、メタル形状方向判断ステップＳ３３、メタル識別記号付加ステップＳ３４、識別記号付加ステップＳ３５、電荷量測定ステップＳ３６を含んでいる。

まず、セルレイアウトライブラリ１７を生成しておく。セルレイアウトライブラリ１７には、レイアウトデータが格納されている。レイアウトデータは、セルを表すデータを含んでいる。セルレイアウトライブラリ１７は、ＥＭ信頼性検証用ライブラリの一部として利用される。

抵抗抽出ステップＳ３１において、ＣＰＵ４７は、セルレイアウトライブラリ１７を参照して、セルを表すデータから全抵抗素子を表すデータを抽出する。セルは、全抵抗素子として複数の抵抗素子を有している。複数の抵抗素子のうちの第１、２抵抗素子群は、それぞれ、複数のメタル配線素子のうちの、第１、２方向に設けられた第１、２メタル配線素子群の抵抗を表している。複数の抵抗素子のうちの第３抵抗素子群は、それぞれ、複数のメタル配線素子に接続された複数のコンタクト素子の抵抗を表している。動作時に、第１メタル配線素子群には、第１方向又は第１方向の逆方向に電流が片方向電流として流れるものとして定義されている。また、動作時に、第２メタル配線素子群には、第２方向と第２方向の逆方向とに電流が双方向電流として流れるものとして定義されている。

ここで、第２方向は、第１方向に対して垂直の方向である。例えば、レイアウト上の縦方向、横方向をそれぞれ第１、２方向として定義する。

判定ステップＳ３２において、ＣＰＵ４７は、複数の抵抗素子の各々がメタル配線素子であるか否かを判断する。

複数の抵抗素子のうちの第１、２抵抗素子群はメタル配線素子である。即ち、第１、２抵抗素子群は、それぞれ、第１、２メタル配線素子群の抵抗を表している（ステップＳ３２−ＹＥＳ）。この場合、メタル形状方向判断ステップＳ３３において、ＣＰＵ４７は、第１、２メタル配線素子群が設けられた方向を判断する。この場合、第１、２メタル配線素子群は、それぞれ、縦方向、横方向に設けられている。縦方向、横方向である場合、それぞれ、片方向電流、双方向電流が定義されている。

メタル識別記号付加ステップＳ３４において、ＣＰＵ４７は、第１メタル配線素子群を表すデータと、第１メタル配線素子群の抵抗値と、片方向電流を表す識別子（以下、識別記号）と、を対応付ける識別記号入りネットリスト１８（以下、ネットリスト１８）を生成する。ＣＰＵ４７は、更に、第２メタル配線素子群を表すデータと、第２メタル配線素子群の抵抗値と、双方向電流を表す識別記号と、をネットリスト１８に対応付ける。ネットリスト１８は、ＥＭ信頼性検証用ライブラリの一部として利用される。

複数の抵抗素子のうちの、第１、２抵抗素子群以外の抵抗素子は、メタル配線素子ではない。即ち、第３抵抗素子群は、それぞれ、複数のコンタクト素子の抵抗を表している（ステップＳ３２−ＮＯ）。この場合、識別記号付加ステップＳ３５において、ＣＰＵ４７は、更に、複数のコンタクト素子を表すデータと、複数のコンタクト素子の抵抗値と、をネットリスト１８に対応付ける。

電荷量測定ステップＳ３６において、ＣＰＵ４７は、ネットリスト１８を参照して、予め決められた第１の計算式と、第１、２メタル配線素子群の抵抗値と、第１、２メタル配線素子群のそれぞれに対する片方向電流、双方向電流を表す識別記号と、複数のコンタクト素子の抵抗値と、に基づいてシミュレーションを実行し、セルに消費される消費電流を算出する。このとき、ＣＰＵ４７は、セル内部の複数の抵抗素子（第１、２メタル配線素子群、複数のコンタクト素子）に流れる電流（電荷量）をそれぞれ複数の電荷量として抽出する。

図６は、ネットリスト１８の例を示している。一般的なネットリストは、トランジスタを表す情報と、抵抗素子を表す情報と、容量素子を表す情報と、を含んでいる。ネットリスト１８では、一般的なネットリストに含まれる情報に加えて、抵抗素子がメタル配線素子である場合、抵抗素子を表す情報は、メタル配線素子に対する方向性（片方向電流、双方向電流）を表す識別記号を含んでいる。

図７に示されるように、抵抗素子を表す情報は、その抵抗素子の名称である抵抗素子名を表す文字列３０と、その抵抗素子の両端に接続されるノードの名称として接続ノード名１を表す文字列３５、接続ノード名２を表す文字列３６と、その抵抗素子の抵抗値を表す文字列３７と、を含んでいる。抵抗素子名を表す文字列３０は、抵抗素子であることを表す文字列３１と、その抵抗素子を識別するための抵抗番号を表す文字列３４と、を含んでいる。

抵抗素子名を表す文字列３０は、更に、その抵抗素子の層を表す文字列３２を含んでいる。ここで、層とは、レイアウト設計で使用されるウェルやメタル等を指している。

抵抗素子が第１メタル配線素子群を表す場合、文字列３１、３２、３４は、上述の第１メタル配線素子群を表すデータとして用いられる。抵抗素子が第２メタル配線素子群を表す場合、文字列３１、３２、３４は、上述の第２メタル配線素子群を表すデータとして用いられる。抵抗素子が複数のコンタクト素子を表す場合、文字列３１、３２、３４は、上述の複数のコンタクト素子を表すデータとして用いられる。

抵抗素子名を表す文字列３０は、更に、方向を表す文字列３３を含んでいる。方向を表す文字列３３は、縦方向を表す文字Ｖ、横方向を表す文字Ｈ、文字Ｖ、Ｈ以外の文字のいずれかを示している。例えば、ＣＰＵ４７がセルレイアウトライブラリ１７を参照して得られる座標関係等の情報によって、その抵抗素子が第１メタル配線素子群のうちの１つを表している場合、第１メタル配線素子群が設けられる方向は縦方向である。このため、方向を表す文字列３３は、縦方向を表す文字Ｖである。ＣＰＵ４７がセルレイアウトライブラリ１７を参照して得られる座標関係等の情報によって、その抵抗素子が第２メタル配線素子群のうちの１つを表している場合、第２メタル配線素子群が設けられる方向は横方向である。このため、方向を表す文字列３３は、横方向を表す文字Ｈである。その抵抗素子が複数のコンタクト素子の各々を表している場合、方向を表す文字列３３は、文字Ｖ、Ｈ以外の文字である。

抵抗素子が第１メタル配線素子群を表す場合、文字列３３は、上述の片方向電流を表す識別記号として用いられる。抵抗素子が第２メタル配線素子群を表す場合、文字列３３は、上述の双方向電流を表す識別記号として用いられる。

このように、ＣＰＵ４７は、メタル形状方向判断ステップＳ３３において、セルレイアウトライブラリ１７を参照して、座標関係等の情報から、その抵抗素子が縦方向形状なのか横方向形状なのかを判断し、メタル識別記号付加ステップＳ３４において、ネットリスト１８に付加する。

また、電荷量測定ステップＳ３６において、ＣＰＵ４７は、識別記号が片方向電流を表している場合、予め決められた第１の計算式として、片方向電流での計算式（電荷量＝｜Ｑ＋｜＋｜Ｑ−｜）により、電流（電荷量）を算出する。識別記号が双方向電流を表している場合、予め決められた第１の計算式として、双方向電流での計算式（電荷量＝|Ｑ＋|、又は、|Ｑ−|の大きい方）により、電流（電荷量）を算出する。

このように、ＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）において、ＣＰＵ４７は、ステップＳ２７を実行することにより、ネットリスト１８を使用して電荷量を算出し、前述のステップＳ３以降を実行する。

［効果］
本発明の第１実施形態による信頼性検証用ライブラリ生成方法の効果について説明する。

まず、従来技術では、セル内の複数のメタル配線素子の各々に流れる電流の方向を特定していない。このため、コンピュータは必然的に、周波数制限値が双方向電流での計算式を適用した場合の計算結果よりも低くなる片方向電流での計算式を適用することとなる。その理由として、周波数制限値が実際に許容できる周波数よりも高い値である場合、トランジスタ素子は実力以上の周波数で動作してしまうことになり、メタル配線素子が断線してしまう。コンピュータは、実際にはメタル配線素子（抵抗素子）に双方向電流が流れても、片方向電流として認識するため、必要以上に周波数制限値が低く表されるＥＭ信頼性検証用ライブラリを生成してしまう。この場合、ＥＭ信頼性検証用ライブラリは、低周波数値による動作（低周波数動作）にしか許容できないライブラリとなってしまう。即ち、高性能・高速なＬＳＩを設計する上で、信頼性保障の観点で低周波数動作を余儀なくされることはデメリットとなる。その結果、ＥＭの信頼性検証時にエラーとなる箇所が増え、ターゲットとする動作周波数を達成できない、又は、エラー回避のためのバッファ挿入等の処置で全体的なチップ面積が増加する、という問題が発生する。

一方、本発明の第１実施形態による信頼性検証用ライブラリ生成方法によれば、セル内の複数のメタル配線素子の各々に流れる電流の方向を特定している。この場合、コンピュータ４３は、複数のメタル配線素子のうちの、片方向電流が流れる第１メタル配線素子群に関しては片方向電流での計算式を適用し、双方向電流が流れる第２メタル配線素子群に関しては双方向電流での計算式を適用する。このため、コンピュータ４３は、必要以上に周波数制限値が低く表されるようなＥＭ信頼性検証用ライブラリを生成することなく、所望のＥＭ信頼性検証用ライブラリを生成することができる。また、双方向電流での計算式を適用した場合の方が電荷量は少なくなり、周波数制限値が片方向電流での計算式を適用した場合よりも高くなる。このことから、問題点の一つであるターゲットとする動作周波数を達成できない点を、改善できる。また、この問題が改善されると、バッファ挿入等の処置の頻度が少なくなるため、全体的なチップ面積が増加する問題点も同時に改善できる。

以上により、本発明第１実施形態による信頼性検証用ライブラリ生成方法によれば、実際に即した精度であり、且つ、信頼性の高い所望のＥＭ信頼性検証用ライブラリを生成することができる。

また、本発明第１実施形態による信頼性検証用ライブラリ生成方法によれば、セル内のメタル配線素子の太さは必要最低限で良く、無駄なセルサイズの増加がない。

また、本発明第１実施形態による信頼性検証用ライブラリ生成方法によれば、チップの信頼性検証時にターゲットとする周波数を満足しやすくなり、スピード性能が向上する。

また、本発明第１実施形態による信頼性検証用ライブラリ生成方法によれば、チップの信頼性検証時にエラーが少なくなり、バッファ挿入等のＬＳＩサイズの増大を低減できる。

また、本発明第１実施形態による信頼性検証用ライブラリ生成方法によれば、メタル配線素子に流れる電流の種類（双方向・片方向）を判断するために実行するシミュレーションの時間と、実行結果を判断する時間がかからない。例えば、１００セルの電荷量測定シミュレーション、及び、電荷量抽出結果に対するＡＣ／ＤＣ電流の分析時間に1ヶ月を要する場合（１ヶ月＠１００セル）、本発明では、この1ヶ月の時間を大幅に短縮することができる。

［実証］
図８は、一般的なバッファ論理のファンクションセル（以下、バッファセル）の等価回路図である。バッファセルは、初段インバータ１０４と、後段インバータ１０５とを備えている。

初段インバータ１０４、後段インバータ１０５は、直列接続されたＰｃｈトランジスタ、Ｎｃｈトランジスタを備えている。初段インバータ１０４のＰｃｈトランジスタのゲートとＮｃｈトランジスタのゲートは、初段インバータ１０４の入力となる。初段インバータ１０４のＰｃｈトランジスタのドレインとＮｃｈトランジスタのドレインは、初段インバータ１０４の出力となる。後段インバータ１０５のＰｃｈトランジスタのゲートとＮｃｈトランジスタのゲートは、後段インバータ１０５の入力となる。後段インバータ１０５のＰｃｈトランジスタのドレインとＮｃｈトランジスタのドレインは、後段インバータ１０５の出力となる。初段インバータ１０４の出力は、後段インバータ１０５の入力に接続されている。初段インバータ１０４は、その入力に入力信号１０２が供給され、入力信号１０２の信号レベルを反転して初段−後段接続信号１０６として出力する。後段インバータ１０５は、その入力に初段−後段接続信号１０６が供給され、初段−後段接続信号１０６の信号レベルを反転して出力信号１０３として出力する。

図９は、バッファセルのレイアウト図を示している。図９では、電流経路が分かりやすくなるようにトランジスタ本数の多い高駆動のバッファセルを示している。複数のメタル配線素子は、Ｐｃｈトランジスタ（Ｐ＋拡散領域ＭＰ１、Ｐ＋拡散領域ＭＰ２）、Ｎｃｈトランジスタ（Ｎ＋拡散領域ＭＮ１、Ｎ＋拡散領域ＭＮ２）上に設けられている。また、複数のメタル配線素子の幅が一律であるものとする。

図９のバッファセルにおいて、電流の流れる方向を矢印で示したものが図１０である。出力信号１０３は、外部接続ノード１０７を介して出力される。外部接続ノード１０７は、電荷量測定のシミュレーションを行う際にセルの外部へ接続される位置と仮定する。その場合のメタル配線素子上の電流経路を実線で示し、ゲート電極を介す経路は点線で示している。複数のメタル配線素子のうちの、矢印が一方向しかない部分のメタル配線素子には、片方向電流が流れ、矢印が両方向ある部分のメタル配線素子には、双方向電流が流れることになる。双方向電流が流れるメタル配線素子は、初段−後段接続信号１０６が流れるメタル配線素子と、出力信号１０３が流れるメタル配線素子のみになっている。従来は、この部分も片方向電流として計算されてしまうため、ＥＭ信頼性検証用ライブラリは、低周波数動作にしか許容できないライブラリとなっていた。

図１１は、図１０のレイアウト図の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。ここで、複数のメタル配線素子を複数のメタル配線素子８０〜９１、１０８〜１２７とする。メタル配線素子８０〜８５は、第１電源ＶＤＤ１００に接続されている。メタル配線素子８６〜９１は、第２電源ＧＮＤ１０１に接続されている。複数のメタル配線素子８０〜９１、１０８〜１２７のうちの、メタル配線素子１１２とメタル配線素子１２１のみに双方向電流が流れ、それ以外のメタル配線素子８０〜９１、１０８〜１１１、１１３〜１２０、１２２〜１２７には片方向電流が流れる。メタル配線素子１２１は、出力信号１０３を出力するために用いられる。メタル配線素子１２１には、外部接続ノード１０７が設けられているものとする。

図１２は、縦方向の第１メタル配線素子群には片方向電流が流れることを定義し、横方向の第２メタル配線素子群には双方向電流が流れることを定義した場合の図である。

ここで、複数のメタル配線素子８０〜９１、１０８〜１２７のうちの、第１メタル配線素子群をメタル配線素子８０〜９１、１０８、１０９、１１１、１１３、１１５、１１６、１１７、１１８、１２０、１２２、１２４、１２５、１２６、１２７とする。第２メタル配線素子群をメタル配線素子１１０、１１２、１１４、１１９、１２１、１２３とする。この場合、メタル配線素子１１０、１１４、１１９、１２３が、図１１の実際の電流の種類と異なり、片方向電流であるにもかかわらず双方向電流と定義される。このままでは、ＥＭ信頼性検証用ライブラリは、実際に許容できる周波数値よりも高い高周波数値による動作（高周波数動作）を許可してしまうライブラリになってしまうように思われるが、そのようなことはない。即ち、メタル配線素子１１０に流れる電流は全てメタル配線素子１１１に流れ込み、メタル配線素子１１４に流れる電流は全てメタル配線素子１１３から流れ込んでおり、メタル配線素子１１１、１１３に流れる電流を片方向電流として定義しておけば、ＥＭ信頼性検証用ライブラリは、緩いライブラリとはならない。同様に、メタル配線素子１１９に流れる電流は全てメタル配線素子１２０に流れ込み、メタル配線素子１２３に流れる電流は全てメタル配線素子１２２から流れ込んでおり、同様なことが言える。

ＣＭＯＳ構造のファンクションセルでは、必ずＰｃｈトランジスタとＮｃｈトランジスタを結線する縦方向（注：ＰｃｈとＮｃｈが上下方向の関係にある場合）のメタル配線素子が存在する。このため、貫通電流（片方向）が流れやすい縦方向のメタル配線素子には片方向電流が流れることを定義し、横方向のメタル配線素子には双方向電流が流れることを定義しても、ＥＭ信頼性検証用ライブラリは、高周波数動作を許可してしまうライブラリとはならずに、適正なライブラリ（実際の動作に即した精度の高いライブラリ）となる。レイアウトパターンによっては横方向のメタル配線素子にも片方向電流が流れる場合があるが、電流経路としては必ず縦方向のメタル配線素子を通る。このため、縦方向のメタル配線素子に流れる電流を片方向電流として計算しておけば、横方向のメタル配線素子に流れる電流を双方向電流として計算しても、前述のステップＳ３以降の処理に準拠すれば、ＥＭ信頼性検証用ライブラリが高周波数動作を許可してしまうことはない。この手法により、問題点の一つであるセル内のメタル配線素子に流れる電流の方向が特定できない点を、解決できる。

なお、本実施形態では、複数のメタル配線素子の幅が一律であることが条件となる。しかし、基本的に高集積セルにおいて複数のメタル配線素子の幅をばらつかせるのはサイズデメリットとなるため、ファンクションセルにおいては統一された幅が主流と言える。

図１３Ａ〜１３Ｃに、高駆動タイプのバッファセルにて、定義する電流の種類を変更した場合の信頼性検証用ライブラリとして、周波数制限ライブラリテーブル１６の例を示している。図１３Ａ〜１３Ｃに示されるように、周波数制限ライブラリテーブル１６は、入力波形鈍りである複数の時間要素（単位：ｎｓ）と、複数の出力負荷容量（単位：ｐＦ）と、複数の時間要素と複数の出力負荷容量とに対応する複数の周波数制限値（単位：ＭＨｚ）とが格納されている。

図１３Ａは、全てのメタル配線素子に片方向電流が流れることを定義した場合の周波数制限ライブラリテーブル１６の例を示している。従来は、全て片方向電流での計算式が適用されていたため、図１３Ａに示されるように、周波数制限値が実際に許容できる周波数よりも低い周波数制限ライブラリテーブル１６となっている。例えば、時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１ｐＦ”とに対応する周波数制限値は、それぞれ“２０００ＭＨｚ”、“１１００ＭＨｚ”、“６００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“２ｐＦ”とに対応する周波数制限値は、それぞれ“１０００ＭＨｚ”、“１０００ＭＨｚ”、“６００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“４ｐＦ”とに対応する周波数制限値は、それぞれ“５００ＭＨｚ”、“５００ＭＨｚ”、“５００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“８ｐＦ”とに対応する周波数制限値は、それぞれ“２００ＭＨｚ”、“２００ＭＨｚ”、“２００ＭＨｚ”、“２００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１６ｐＦ”とに対応する周波数制限値は、それぞれ“１００ＭＨｚ”、“１００ＭＨｚ”、“１００ＭＨｚ”、“１００ＭＨｚ”である。ここで、周波数制限値“１００ＭＨｚ”、“１００ＭＨｚ”、“１００ＭＨｚ”、“１００ＭＨｚ”を周波数制限値４１（ａ）とする。この周波数制限値４１（ａ）は低くなっている。これは、出力部（外部接続ノード１０７が設けられたメタル配線素子１２１）に集中する電流が、片方向電流として計算されるためである。

図１３Ｂは、全てのメタル配線素子に双方向電流が流れることを定義した場合の周波数制限ライブラリテーブル１６の例を示している。例えば、時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１ｐＦ”とに対応する周波数制限値は、それぞれ“４０００ＭＨｚ”、“２０００ＭＨｚ”、“１０００ＭＨｚ”、“５００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“２ｐＦ”とに対応する周波数制限値は、それぞれ“３０００ＭＨｚ”、“２０００ＭＨｚ”、“１０００ＭＨｚ”、“５００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“４ｐＦ”とに対応する周波数制限値は、それぞれ“１５００ＭＨｚ”、“１５００ＭＨｚ”、“１０００ＭＨｚ”、“５００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“８ｐＦ”とに対応する周波数制限値は、それぞれ“８００ＭＨｚ”、“８００ＭＨｚ”、“８００ＭＨｚ”、“５００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１６ｐＦ”とに対応する周波数制限値は、それぞれ“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”である。図１３Ｂに示されるように、全体的に周波数制限値は、図１３Ａに示した周波数制限値よりも高く、その差は大きい。図１３Ｂについて、周波数制限値“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”を周波数制限値４１（ｂ）とする。この周波数制限値４１（ｂ）は、図１３Ａに示した周波数制限値４１（ａ）の４倍程度である。これは、出力部（外部接続ノード１０７が設けられたメタル配線素子１２１）に集中する電流が、双方向電流として計算されるためである。この図１３Ｂに示される周波数制限ライブラリテーブル１６は、周波数制限値が実際よりも値が高くなるため、実使用にはふさわしくない。

図１３Ｃは、本発明の手法である、縦方向のメタル配線素子に片方向電流が流れることを定義し、横方向のメタル配線素子に双方向電流が流れることを定義した場合の周波数制限ライブラリテーブル１６の例を示している。例えば、時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１ｐＦ”とに対応する周波数制限値は、それぞれ“２０００ＭＨｚ”、“１１００ＭＨｚ”、“６００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“２ｐＦ”とに対応する周波数制限値は、それぞれ“２０００ＭＨｚ”、“１１００ＭＨｚ”、“６００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“４ｐＦ”とに対応する周波数制限値は、それぞれ“１３００ＭＨｚ”、“１１００ＭＨｚ”、“６００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“８ｐＦ”とに対応する周波数制限値は、それぞれ“６００ＭＨｚ”、“６００ＭＨｚ”、“５００ＭＨｚ”、“３００ＭＨｚ”である。時間要素“１ｎｓ”、“２ｎｓ”、“４ｎｓ”、“８ｎｓ”と出力負荷容量“１６ｐＦ”とに対応する周波数制限値は、それぞれ“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”、“３００ＭＨｚ”である。図１３Ｃに示される周波数制限ライブラリテーブル１６は、図１３Ａに示される周波数制限ライブラリテーブル１６のように必要以上に周波数制限値が低くもなく、図１３Ｂに示される周波数制限ライブラリテーブル１６のように必要以上に周波数制限値が高くもなく、より精度の高い値となっている。図１３Ｃについて、周波数制限値“４００ＭＨｚ”、“４００ＭＨｚ”、“４００ＭＨｚ”、“３００ＭＨｚ”を周波数制限値４１（ｃ）とする。また、周波数制限値４１（ｃ）のうちの、周波数制限値“３００ＭＨｚ”を周波数制限値４２（ｃ）とする。この場合、周波数制限値４１（ｃ）は、周波数制限値４１（ｂ）のうちの、時間要素“８ｎｓ”と出力負荷容量“１６ｐＦ”とに対応する周波数制限値４２（ｂ）“４００ＭＨｚ”よりも低い。周波数制限値４２（ｃ）が周波数制限値４２（ｂ）よりも低くなっている理由は、セル内の全抵抗素子の中で電荷量がワーストとなる箇所が変わったためである。双方向電流として計算される出力部のメタル配線素子（外部接続ノード１０７が設けられたメタル配線素子１２１）よりも、入力波形鈍りが大きくなることで初段インバータ１０４に流れる貫通電流が大きくなり、初段インバータ１０４の縦方向のメタル配線素子（片方向電流として計算）にワーストが移っている。

（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。第２実施形態において、セルの外部へ接続される出力位置を考慮したセルレイアウトライブラリを用意して、より高精度なＥＭ信頼性検証用ライブラリを生成する。

［動作］
図１４は、本発明の第２実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。

ステップＳ８において、ＣＰＵ４７は、上述のステップＳ２７に代えて、ステップＳ２８を実行する。ステップＳ２８は、抵抗抽出ステップＳ３１、判定ステップＳ３２、メタル形状方向判断ステップＳ３３、メタル識別記号付加ステップＳ３４、識別記号付加ステップＳ３５、電荷量測定ステップＳ３６を含んでいる。

まず、上述のセルレイアウトライブラリ１７として、セルレイアウトライブラリ１９を生成しておく。設計時には、セルの外部に接続される外部接続ノード１０７とその位置とが考慮される。従って、セルレイアウトライブラリ１９には、セルを表すデータと、外部接続ノード１０７を表すデータとが格納されている。

抵抗抽出ステップＳ３１において、ＣＰＵ４７は、セルレイアウトライブラリ１９を参照して、セルを表すデータから、全抵抗素子として複数の抵抗素子を表すデータを抽出する。また、ＣＰＵ４７は、セルレイアウトライブラリ１９を参照して、外部接続ノード１０７を表すデータにより、外部接続ノード１０７とその位置とを認識する。外部接続ノード１０７は、第２メタル配線素子群のうちの１つのメタル配線素子に設けられ、且つ、電流が最も集中する箇所を表している。

判定ステップＳ３２において、ＣＰＵ４７は、複数の抵抗素子の各々がメタル配線素子であるか否かを判断する。

複数の抵抗素子のうちの第１、２抵抗素子群はメタル配線素子である。即ち、第１、２抵抗素子群は、それぞれ、第１、２メタル配線素子群の抵抗を表している（ステップＳ３２−ＹＥＳ）。この場合、メタル形状方向判断ステップＳ３３において、ＣＰＵ４７は、第１、２メタル配線素子群が設けられた方向を判断する。

メタル識別記号付加ステップＳ３４において、ＣＰＵ４７は、第１メタル配線素子群を表すデータと、第１メタル配線素子群の抵抗値と、片方向電流を表す識別子（以下、識別記号）と、を対応付けるネットリスト１８を生成する。ＣＰＵ４７は、更に、第２メタル配線素子群を表すデータと、第２メタル配線素子群の抵抗値と、双方向電流を表す識別記号と、をネットリスト１８に対応付ける。ＣＰＵ４７は、更に、上記１つのメタル配線素子と、外部接続ノード１０７を表す記号と、をネットリスト１８に対応付ける。

複数の抵抗素子のうちの、第１、２抵抗素子群以外の抵抗素子は、メタル配線素子ではない。即ち、第３抵抗素子群は、それぞれ、複数のコンタクト素子の抵抗を表している（ステップＳ３２−ＮＯ）。この場合、識別記号付加ステップＳ３５において、ＣＰＵ４７は、更に、複数のコンタクト素子を表すデータと、複数のコンタクト素子の抵抗値と、をネットリスト１８に対応付ける。

電荷量測定ステップＳ３６において、ＣＰＵ４７は、ネットリスト１８を参照して、予め決められた第１の計算式と、第１、２メタル配線素子群の抵抗値と、第１、２メタル配線素子群のそれぞれに対する片方向電流、双方向電流を表す識別記号と、複数のコンタクト素子の抵抗値と、外部接続ノード１０７を表す記号と、に基づいてシミュレーションを実行し、セルに消費される消費電流を算出する。このとき、ＣＰＵ４７は、セル内部の複数の抵抗素子（第１、２メタル配線素子群、複数のコンタクト素子）に流れる電流（電荷量）をそれぞれ複数の電荷量として抽出する。

［実証］
一般的なインバータセルを用いて説明する。図１５は、インバータセルのレイアウト図を示している。

インバータセルは、直列接続されたＰｃｈトランジスタ、Ｎｃｈトランジスタを備えている。Ｐｃｈトランジスタのソースには第１電源ＶＤＤ１００が接続されている。Ｎｃｈトランジスタのソースには、第２電源ＧＮＤ１０１が接続されている。ＰｃｈトランジスタのゲートとＮｃｈトランジスタのゲートは、インバータセルの入力となる。ＰｃｈトランジスタのドレインとＮｃｈトランジスタのドレインは、インバータセルの出力となる。インバータセルは、その入力に入力信号１０２が供給され、入力信号１０２の信号レベルを反転して出力信号１０３として出力する。

複数のメタル配線素子は、Ｐｃｈトランジスタ（Ｐ＋拡散領域）、Ｎｃｈトランジスタ（Ｎ＋拡散領域）上に設けられている。

図１６は、図１５のレイアウト図（外部接続ノード１０７の位置を接続位置Ｌ１とする）の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。ここで、複数のメタル配線素子を複数のメタル配線素子７０〜７９、１４０〜１５０とする。メタル配線素子７０〜７４は、第１電源ＶＤＤ１００に接続されている。メタル配線素子７５〜７９は、第２電源ＧＮＤ１０１に接続されている。複数のメタル配線素子７０〜７９、１４０〜１５０のうちの、横方向のメタル配線素子１４８〜１５０のみに双方向電流が流れ、それ以外のメタル配線素子７０〜７９、１４０〜１４７には片方向電流が流れる。メタル配線素子１４８〜１５０はこの順に直列に接続されているものとする。

図１６に示されるように、例えば、メタル配線素子１５０は、出力信号を出力するために用いられ、メタル配線素子１５０に外部接続ノード１０７（接続位置Ｌ１）が設けられている。

この場合、第１電源ＶＤＤ１００からそれぞれのトランジスタに流れ込む電流は、接続位置Ｌ１に向かって流れることになり、メタル配線素子１５０に流れる電流が最も大きくなる。それぞれのメタル配線素子に流れる電流の関係は、おおよそ以下のようになる。

第１電源ＶＤＤ１００からの供給経路については、
メタル配線素子１４０＝メタル配線素子１４１＝メタル配線素子１４２＝メタル配線素子１４３、
メタル配線素子１４８＝メタル配線素子１４０、
メタル配線素子１４９＝メタル配線素子１４０＋メタル配線素子１４１、
メタル配線素子１５０＝メタル配線素子１４０＋メタル配線素子１４１＋メタル配線素子１４２、
となる。

外部容量に貯まった電荷を第２電源ＧＮＤ１０１に引き込む経路については、
メタル配線素子１４４＝メタル配線素子１４５＝メタル配線素子１４６＝メタル配線素子１４７、
メタル配線素子１４８＝メタル配線素子１４４、
メタル配線素子１４９＝メタル配線素子１４４＋メタル配線素子１４５、
メタル配線素子１５０＝メタル配線素子１４４＋メタル配線素子１４５＋メタル配線素子１４６、
となる。

メタル配線素子１４０〜１４３、メタル配線素子１４４〜１４７と、メタル配線素子７０〜７９は片方向電流であり、メタル配線素子１４８〜１５０は双方向電流である。トランジスタ６本分の電流が集まり、最も電流が流れるメタル配線素子１５０については、実際にも双方向電流であるが、レイアウト形状の方向から電流の種類を定義される本発明の方法によっても、横方向であることから双方向電流として計算される。

図１７は、図１５のレイアウト図の、外部接続ノード１０７の位置を接続位置Ｌ２と仮定した場合の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。図１７に示されるように、例えば、メタル配線素子１４９は、出力信号を出力するために用いられ、メタル配線素子１４９の中央部分に外部接続ノード１０７（接続位置Ｌ２）が設けられているものとする。メタル配線素子１４９は、接続位置Ｌ２によりメタル配線素子１４９：ａ、メタル配線素子１４９：ｂに分けられる。

この場合、第１電源ＶＤＤ１００からそれぞれのトランジスタに流れ込む電流は、接続位置Ｌ２に向かって流れることになるため、メタル配線素子１４９：ａ、メタル配線素子１４９：ｂに流れる電流が最も大きくなる。しかし、接続位置Ｌ２がメタル配線素子１４９の中央に位置するため、電流が分散され、トランジスタ４本分の電流しか集まらない。そのため、図１６に示される接続位置Ｌ１の方が、ワーストケースを考慮したＥＭ信頼性検証用ライブラリを生成することができる。

図１８は、図１５のレイアウト図の、外部接続ノード１０７の位置を接続位置Ｌ３と仮定した場合の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。図１８に示されるように、例えば、メタル配線素子１４３は、出力信号を出力するために用いられ、メタル配線素子１４３に外部接続ノード１０７（接続位置Ｌ３）が設けられているものとする。メタル配線素子１４３は、メタル配線素子１５０に接続され、Ｐ＋拡散領域上に設けられている。

この場合、第１電源ＶＤＤ１００からそれぞれのトランジスタに流れ込む電流は、接続位置Ｌ３に向かって流れることになるため、メタル配線素子１４３に流れる電流が最も大きくなる。メタル配線素子１４３にはトランジスタ８本分の電流が集まり、接続位置Ｌ１〜Ｌ３の中では最も電流が集中することになるが、実際は双方向電流であり、レイアウト形状の方向から電流種類を定義される本発明の方法によると縦方向であるため片方向として計算されてしまい、必要以上に低い周波数制限値がＥＭ信頼性検証用ライブラリとなってしまう。このようなことがあるため、第２実施形態の手法を用いると、第１実施形態に対して更に高精度なＥＭ信頼性検証用ライブラリを生成することができる。

本発明の第２実施形態による信頼性検証用ライブラリ生成方法によれば、外部接続ノード１０７が、横方向のメタル配線素子に設けられ、且つ、電流が最も集中する箇所に設定することにより、第１実施形態に対して更に高精度なＥＭ信頼性検証用ライブラリを生成することができる。

（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明を省略する。第３実施形態において、メタル配線素子の幅も識別することにより、より高精度なＥＭ信頼性検証用ライブラリを生成する。ここで、第１実施形態同様、複数のメタル配線素子の幅が一律であるものとする。

［動作］
図１９は、本発明の第３実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。

ステップＳ８において、ＣＰＵ４７は、上述のステップＳ２７に代えて、ステップＳ２９を実行する。ステップＳ２９は、抵抗抽出ステップＳ３１、判定ステップＳ３２、メタル形状の方向・層・幅判断ステップＳ３７、メタル詳細識別記号付加ステップＳ３８、識別記号付加ステップＳ３５、電荷量測定ステップＳ３６を含んでいる。即ち、ＣＰＵ４７は、メタル形状の方向判断ステップＳ３３に代えて、メタル形状方向・層・幅判断ステップＳ３７を実行する。メタル識別記号付加ステップＳ３４に代えて、メタル詳細識別記号付加ステップＳ３８を実行する。

抵抗抽出ステップＳ３１において、ＣＰＵ４７は、セルレイアウトライブラリ１７を参照して、セルを表すデータから、全抵抗素子として複数の抵抗素子を表すデータを抽出する。

判定ステップＳ３２において、ＣＰＵ４７は、複数の抵抗素子の各々がメタル配線素子であるか否かを判断する。

複数の抵抗素子のうちの第１、２抵抗素子群はメタル配線素子である。即ち、第１、２抵抗素子群は、それぞれ、第１、２メタル配線素子群の抵抗を表している（ステップＳ３２−ＹＥＳ）。この場合、メタル形状方向・層・幅判断ステップＳ３７において、ＣＰＵ４７は、第１、２メタル配線素子群が設けられた方向を判断する。この場合、第１、２メタル配線素子群は、それぞれ、縦方向、横方向に設けられている。また、ＣＰＵ４７は、複数のメタル配線素子の幅、層を判断する。

メタル詳細識別記号付加ステップＳ３８において、ＣＰＵ４７は、第１メタル配線素子群を表すデータと、第１メタル配線素子群の抵抗値と、片方向電流を表す識別記号と、を対応付けるネットリスト１８を生成する。ＣＰＵ４７は、更に、第２メタル配線素子群を表すデータと、第２メタル配線素子群の抵抗値と、双方向電流を表す識別記号と、をネットリスト１８に対応付ける。ＣＰＵ４７は、更に、それぞれ複数のメタル配線素子を表すデータと、複数のメタル配線素子の幅、層を表す識別記号と、をネットリストに対応付ける。

複数の抵抗素子のうちの、第１、２抵抗素子群以外の抵抗素子は、メタル配線素子ではない。即ち、第３抵抗素子群は、それぞれ、複数のコンタクト素子の抵抗を表している（ステップＳ３２−ＮＯ）。この場合、識別記号付加ステップＳ３５において、ＣＰＵ４７は、更に、複数のコンタクト素子を表すデータと、複数のコンタクト素子の抵抗値と、をネットリスト１８に対応付ける。

電荷量測定ステップＳ３６において、ＣＰＵ４７は、ネットリスト１８を参照して、予め決められた第１の計算式と、第１、２メタル配線素子群の抵抗値と、第１、２メタル配線素子群のそれぞれに対する片方向電流、双方向電流を表す識別記号と、複数のメタル配線素子の幅、層を表す識別記号と、複数のコンタクト素子の抵抗値と、に基づいてシミュレーションを実行し、セルに消費される消費電流を算出する。このとき、ＣＰＵ４７は、セル内部の複数の抵抗素子（第１、２メタル配線素子群、複数のコンタクト素子）に流れる電流（電荷量）をそれぞれ複数の電荷量として抽出する。

［実証］
図２０は、バッファセルのレイアウト図を示している。図２１は、縦方向の第１メタル配線素子群には片方向電流が流れることを定義し、横方向の第２メタル配線素子群には双方向電流が流れることを定義した場合の図である。

ここで、複数のメタル配線素子を複数のメタル配線素子８０〜９１、１０８〜１１６、１２８〜１３８とする。メタル配線素子８０〜８５は、第１電源ＶＤＤ１００に接続されている。メタル配線素子８６〜９１は、第２電源ＧＮＤ１０１に接続されている。複数のメタル配線素子８０〜９１、１０８〜１１６、１２８〜１３８のうちの、第１メタル配線素子群をメタル配線素子８０〜９１、１０８、１０９、１１１、１１３、１１５、１１６、１２８、１２９、１３１、１３３、１３５、１３６、１３７、１３８とする。第２メタル配線素子群をメタル配線素子１１０、１１２、１１４、１３０、１３２、１３４とする。メタル配線素子１１０、１１２、１１４は、その幅が細く、双方向電流が流れる。メタル配線素子８０〜９１、１０８、１０９、１１１、１１３、１１５、１１６は、その幅が細く、片方向電流が流れる。メタル配線素子１３０、１３２、１３４は、その幅が太く、双方向電流が流れる。メタル配線素子１２８、１２９、１３１、１３３、１３５、１３６、１３７、１３８は、その幅が太く、片方向電流が流れる。これを識別記号に分けた場合、４種類に分けられる。ここで表される幅は、細い場合は例えば０．１ｕｍであり、太い場合は例えば０．２ｕｍであり、一律の値とする。

複数のメタル配線素子の幅、層を表す識別記号については、図７に示される抵抗の層を表す文字列３２の文字を変えることにより実現する。

本発明の第３実施形態による信頼性検証用ライブラリ生成方法によれば、メタル配線素子の幅も識別することにより、第１実施形態に対して更に高精度なＥＭ信頼性検証用ライブラリを生成することができる。この理由として、複数のメタル配線素子のうちの、あるメタル配線素子の幅が他のメタル配線素子の幅よりも太い場合、あるメタル配線素子は他のメタル配線素子よりも許容電流値が大きい。このことから、複数のメタル配線素子の各々の幅を考慮しないで許容電流値を基に周波数制限値を算出するよりも、実際に即したＥＭ信頼性検証用ライブラリを生成することができる。メタル配線素子の層についても、層によって許容電流値が異なる場合があるため、複数のメタル配線素子の各々の層を考慮しないで最も許容電流値が小さい層の許容電流値を基に周波数制限値を算出するよりも、実際に即したＥＭ信頼性検証用ライブラリを生成することができる。

なお、本発明では、第１〜３実施形態を組み合わせて実施することもできる。

（第４実施形態）
第４実施形態では、第１〜３実施形態と重複する説明を省略する。第４実施形態において、コンタクトの種類も識別することにより、より高精度なＥＭ信頼性検証用ライブラリを生成する。

［動作］
図２２は、本発明の第４実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。

ステップＳ８において、ＣＰＵ４７は、上述のステップＳ２７に代えて、ステップＳ３０を実行する。ステップＳ３０は、抵抗抽出ステップＳ３１、判定ステップＳ３２、メタル形状の方向判断ステップＳ３３、メタル識別記号付加ステップＳ３４、詳細識別記号付加ステップＳ３９、電荷量測定ステップＳ３６を含んでいる。即ち、ＣＰＵ４７は、識別記号付加ステップＳ３５に代えて、詳細識別記号付加ステップＳ３９を実行する。

抵抗抽出ステップＳ３１において、ＣＰＵ４７は、セルレイアウトライブラリ１７を参照して、セルを表すデータから、全抵抗素子として複数の抵抗素子を表すデータを抽出する。

判定ステップＳ３２において、ＣＰＵ４７は、複数の抵抗素子の各々がメタル配線素子であるか否かを判断する。

複数の抵抗素子のうちの第１、２抵抗素子群はメタル配線素子である。即ち、第１、２抵抗素子群は、それぞれ、第１、２メタル配線素子群の抵抗を表している（ステップＳ３２−ＹＥＳ）。この場合、メタル形状の方向判断ステップＳ３３において、ＣＰＵ４７は、第１、２メタル配線素子群が設けられた方向を判断する。この場合、第１、２メタル配線素子群は、それぞれ、縦方向、横方向に設けられている。

メタル識別記号付加ステップＳ３４において、ＣＰＵ４７は、第１メタル配線素子群を表すデータと、第１メタル配線素子群の抵抗値と、片方向電流を表す識別記号と、を対応付けるネットリスト１８を生成する。ＣＰＵ４７は、更に、第２メタル配線素子群を表すデータと、第２メタル配線素子群の抵抗値と、双方向電流を表す識別記号と、をネットリスト１８に対応付ける。

複数の抵抗素子のうちの、第１、２抵抗素子群以外の抵抗素子は、メタル配線素子ではない。即ち、第３抵抗素子群は、それぞれ、複数のメタル配線素子に接続された複数のコンタクト素子の抵抗を表している（ステップＳ３２−ＮＯ）。この場合、詳細識別記号付加ステップＳ３９において、ＣＰＵ４７は、更に、複数のコンタクト素子のうちの、拡散層に接続された第１コンタクト素子群を表すデータと、第１コンタクト素子群の抵抗値と、片方向電流を表す識別記号と、をネットリスト１８に対応付ける。ＣＰＵ４７は、更に、複数のコンタクト素子のうちの、ゲートに接続された第２コンタクト素子群を表すデータと、第２コンタクト素子群の抵抗値と、双方向電流を表す識別記号と、をネットリスト１８に対応付ける。

電荷量測定ステップＳ３６において、ＣＰＵ４７は、ネットリスト１８を参照して、予め決められた第１の計算式と、第１、２メタル配線素子群の抵抗値と、第１、２メタル配線素子群のそれぞれに対する片方向電流、双方向電流を表す識別記号と、第１、２コンタクト素子群の抵抗値と、第１、２コンタクト素子群のそれぞれに対する片方向電流、双方向電流を表す識別記号と、に基づいてシミュレーションを実行し、セルに消費される消費電流を算出する。このとき、ＣＰＵ４７は、セル内部の複数の抵抗素子（第１、２メタル配線素子群、第１、２コンタクト素子群）に流れる電流（電荷量）をそれぞれ複数の電荷量として抽出する。

［実証］
図２３は、バッファセルのレイアウト図を示している。ここで、第１メタル配線素子群に接続されたコンタクト素子をコンタクト素子Ｃ０１〜Ｃ２２とする。第２メタル配線素子群に接続されたコンタクト素子をコンタクト素子Ｃ２３〜Ｃ２７とする。セル内の複数のコンタクト素子としては、拡散領域とメタル配線素子とを接続するコンタクト素子と、ゲートとメタル配線素子とを接続するコンタクト素子との２種類が存在する。コンタクト素子Ｃ０１〜Ｃ２２は、拡散領域とメタル配線素子とを接続するコンタクト素子であり、コンタクト素子Ｃ２３〜Ｃ２７は、ゲートとメタル配線素子とを接続するコンタクト素子である。

コンタクト素子Ｃ０１〜Ｃ２２については、コンタクト素子Ｃ０１、Ｃ０７、Ｃ１２、Ｃ１７を例に挙げて説明する。この場合、コンタクト素子Ｃ０１は、第１電源ＶＤＤ１００から流れてきた電流を拡散領域ＭＰ１に流す役割がある。コンタクト素子Ｃ０７は、ゲート電極を介して流れてきた電流を初段−後段接続信号１０６として流す役割がある。コンタクト素子Ｃ１２は、初段−後段接続信号１０６として流れてきた電流をＮ＋拡散領域ＭＮ１に流す役割がある。コンタクト素子Ｃ１７は、ゲート電極を介して流れてきた電流を第２電源ＧＮＤ１０１に流す役割がある。これにより、コンタクト素子Ｃ０１〜Ｃ２２には、片方向電流が流れる。

コンタクトＣ２３〜Ｃ２７については、コンタクト素子Ｃ２５〜Ｃ２７を例に挙げて説明する。この場合、コンタクト素子Ｃ２５〜Ｃ２７は、第１電源ＶＤＤ１００から初段インバータ１０４を介して初段−後段接続信号１０６として流れてきた電流を後段インバータ１０５のゲート電極へ流す役割があり、ゲート電極に貯まった電荷を初段−後段接続信号１０６として第２電源ＧＮＤ１０１へ流す役割がある。これにより、コンタクト素子Ｃ２３〜Ｃ２７には双方向電流が流れる。

複数のコンタクト素子の各々は、セル内のコンタクト又はＶｉａ（ビア）を表しているものとする。この場合、複数のコンタクト素子を表す識別記号については、図７に示される抵抗の層を表す文字列３２の文字を変えることにより実現する。

本発明の第４実施形態による信頼性検証用ライブラリ生成方法によれば、コンタクト素子も識別することにより、第１実施形態に対して更に高精度なＥＭ信頼性検証用ライブラリを生成することができる。

なお、本発明では、第１〜４実施形態を組み合わせて実施することもできる。

図１は、従来の信頼性検証用ライブラリ生成方法として、特許第３７２２６９０号公報に記載された信頼性認証装置の動作を示すフローチャートである。 図２は、周波数制限値ライブラリテーブルのイメージ図を示している。 図３は、１周期の電荷量を説明するためのイメージ図を示している。 図４は、本発明の実施形態による信頼性検証用ライブラリ生成方法が適用されるシステムの構成を示している。 図５は、本発明の第１実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。 図６は、本発明の第１実施形態による信頼性検証用ライブラリ生成方法におけるネットリスト例を示している。 図７は、本発明の第１実施形態による信頼性検証用ライブラリ生成方法におけるネットリストの詳細を示している。 図８は、本発明の第１実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）のステップＳ２７を説明するためのバッファセルの構成図（等価回路図）を示している。 図９は、図８のバッファセルのレイアウト図を示している。 図１０は、図９のレイアウト図の電流経路を示している。 図１１は、図１０のレイアウト図の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。 図１２は、図９において本発明の第１実施形態による信頼性検証用ライブラリ生成方法を適用して、縦方向に設けられた第１メタル配線素子群には片方向電流が流れることを定義し、横方向に設けられた第２メタル配線素子群には双方向電流が流れることを定義した場合の図である。 図１３Ａは、本発明の第１実施形態による信頼性検証用ライブラリ生成方法を説明するための図であり、全てメタル配線素子に片方向電流が流れることを定義した場合の周波数制限ライブラリテーブルの例を示している。 図１３Ｂは、本発明の第１実施形態による信頼性検証用ライブラリ生成方法を説明するための図であり、全てメタル配線素子に双方向電流が流れることを定義した場合の周波数制限ライブラリテーブルの例を示している。 図１３Ｃは、本発明の第１実施形態による信頼性検証用ライブラリ生成方法を説明するための図であり、本発明の手法である、縦方向に設けられたメタル配線素子に片方向電流が流れることを定義し、横方向に設けられたメタル配線素子に双方向電流が流れることを定義した場合の周波数制限ライブラリテーブルの例を示している。 図１４は、本発明の第２実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。 図１５は、本発明の第２実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）のステップＳ２８を説明するためのインバータセルのレイアウト図を示している。 図１６は、図１５のレイアウト図（外部接続ノード１０７の位置を接続位置Ｌ１とする）の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。 図１７は、図１５のレイアウト図の、外部接続ノード１０７の位置を接続位置Ｌ２と仮定した場合の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。 図１８は、図１５のレイアウト図の、外部接続ノード１０７の位置を接続位置Ｌ３と仮定した場合の電流経路に基づいて、セル内のメタル配線素子に流れる電流を表したものである。 図１９は、本発明の第３実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。 図２０は、本発明の第３実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）のステップＳ２９を説明するためのバッファセルのレイアウト図を示している。 図２１は、図２０において本発明の第３実施形態による信頼性検証用ライブラリ生成方法を適用して、縦方向の第１メタル配線素子群には片方向電流が流れることを定義し、横方向の第２メタル配線素子群には双方向電流が流れることを定義した場合の図である。 図２２は、本発明の第４実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）を示すフローチャートである。 図２３は、本発明の第４実施形態による信頼性検証用ライブラリ生成方法のＥＭ信頼性検証用ライブラリ生成処理（ステップＳ８）のステップＳ３０を説明するためのバッファセルのレイアウト図を示している。

符号の説明

１０ 電荷量テーブル、
１１ 素子名テーブル、
１２ ＥＭ要素周波数制限テーブル、
１３ 素子名テーブル、
１４ ＨＣ要素周波数制限テーブル、
１５ 素子名ライブラリテーブル（第１の信頼性検証用ライブラリテーブル）、
１６ 周波数制限値ライブラリテーブル（第２の信頼性検証用ライブラリテーブル）、
１７ セルレイアウトライブラリ、
１８ ネットリスト、
３０ 抵抗素子名を表す文字列、
３１ 抵抗素子であることを表す文字列、
３２ 抵抗の層を表す文字列、
３３ メタル形状の方向を表す文字列、
３４ 抵抗番号を表す文字列、
３５ 接続ノード名１を表す文字列、
３６ 接続ノード名２を表す文字列、
３７ 抵抗値を表す文字列、
４１（ａ）、４１（ｂ）、４１（ｃ） 周波数制限値、
４２（ｂ）、４２（ｃ） 周波数制限値、
４３ コンピュータ装置、
４４ サーバ、
４５ ネットワーク、
４６ 記録媒体、
４７ ＣＰＵ、
４８ 記憶装置、
７０、７１、７２、７３、７４ メタル配線素子（ＶＤＤ接続）、
７５、７６、７７、７８、７９ メタル配線素子（ＧＮＤ接続）、
８０、８１、８２、８３、８４、８５ メタル配線素子（ＶＤＤ接続）、
８６、８７、８８、８９、９０、９１ メタル配線素子（ＧＮＤ接続）、
１００ ＶＤＤ配線、
１０１ ＧＮＤ配線、
１０２ 入力信号、
１０３ 出力信号、
１０４ 初段インバータ、
１０５ 後段インバータ、
１０６ 初段−後段接続信号、
１０７ 外部接続ノード、
１０８〜１２７ メタル配線素子、
１２８〜１３８ メタル配線素子（太幅）、
１４０〜１５０ メタル配線素子、
Ｃ０１〜Ｃ２２ コンタクト位置、
ＭＰ１、ＭＰ２ 拡散領域、
ＭＮ１、ＭＮ２ 拡散領域、
Ｌ１、Ｌ２、Ｌ３ 外部との接続位置、

Claims (18)

1. セルを表すデータが格納されたセルレイアウトライブラリを生成するステップと、前記セルは複数のメタル配線素子を有し、前記複数のメタル配線素子のうちの、第１方向に設けられた第１メタル配線素子群には、前記第１方向又は前記第１方向の逆方向に電流が片方向電流として流れ、前記複数のメタル配線素子のうちの、第２方向に設けられた第２メタル配線素子群には、前記第２方向と前記第２方向の逆方向とに電流が双方向電流として流れ、
   前記セルレイアウトライブラリを参照して、前記第１、２メタル配線素子群を表すデータと前記第１、２メタル配線素子群の抵抗値と前記片方向電流、前記双方向電流を表す識別子とを対応付けるネットリストを生成するステップと、
   を具備する信頼性検証用ライブラリ生成方法。
2. 前記ネットリストを生成するステップは、
   前記セルレイアウトライブラリを参照して、更に、前記複数のメタル配線素子を表すデータと前記複数のメタル配線素子の幅を表す識別子とを前記ネットリストに対応付ける、
   請求項１に記載の信頼性検証用ライブラリ生成方法。
3. 前記ネットリストを生成するステップは、
   前記セルレイアウトライブラリを参照して、更に、前記複数のメタル配線素子を表すデータと前記複数のメタル配線素子の幅、層を表す識別子とを前記ネットリストに対応付ける、
   請求項１に記載の信頼性検証用ライブラリ生成方法。
4. 前記セルは、更に、それぞれ前記複数のメタル配線素子に接続された複数のコンタクト素子を有し、
   前記ネットリストを生成するステップは、
   前記セルレイアウトライブラリを参照して、更に、前記複数のコンタクト素子を表すデータと前記複数のコンタクト素子の抵抗値とを前記ネットリストに対応付ける、
   請求項１〜３のいずれかに記載の信頼性検証用ライブラリ生成方法。
5. 前記ネットリストを生成するステップは、
   前記セルレイアウトライブラリを参照して、更に、前記複数のコンタクト素子のうちの、それぞれ拡散層、ゲートに接続された第１、２コンタクト素子群を表すデータと、前記第１、２コンタクト素子群の抵抗値と、前記片方向電流、前記双方向電流を表す識別子とを前記ネットリストに対応付ける、
   請求項４に記載の信頼性検証用ライブラリ生成方法。
6. 前記複数のコンタクト素子の各々は、コンタクト又はビアを表す、
   請求項５に記載の信頼性検証用ライブラリ生成方法。
7. 前記第２メタル配線素子群のうちの１つのメタル配線素子には、前記セルの外部に接続され、且つ、電流が最も集中する箇所を表す外部接続ノードが設けられ、
   前記ネットリストを生成するステップは、
   前記セルレイアウトライブラリを参照して、更に、前記１つのメタル配線素子を表すデータと前記外部接続ノードを表す記号とを前記ネットリストに対応付ける、
   請求項１〜６のいずれかに記載の信頼性検証用ライブラリ生成方法。
8. 前記ネットリストを参照して、予め決められた第１計算式に基づいて、前記セルに消費される電流を算出するステップと、
   予め決められた第２計算式に基づいて、前記電流を周波数制限値に変換するステップと、
   前記周波数制限値が格納された周波数制限テーブルを生成するステップと、
   を更に具備する請求項１〜７のいずれかに記載の信頼性検証用ライブラリ生成方法。
9. 請求項１〜８のいずれかに記載の信頼性検証用ライブラリ生成方法の各ステップをコンピュータに実行させるコンピュータプログラム。
10. セルを表すデータが格納されたセルレイアウトライブラリと、
    制御部と、
    を具備し、
    前記セルは複数のメタル配線素子を有し、前記複数のメタル配線素子のうちの、第１方向に設けられた第１メタル配線素子群には、前記第１方向又は前記第１方向の逆方向に電流が片方向電流として流れ、前記複数のメタル配線素子のうちの、第２方向に設けられた第２メタル配線素子群には、前記第２方向と前記第２方向の逆方向とに電流が双方向電流として流れ、
    前記制御部は、
    前記セルレイアウトライブラリを参照して、前記第１、２メタル配線素子群を表すデータと前記第１、２メタル配線素子群の抵抗値と前記片方向電流、前記双方向電流を表す識別子とを対応付けるネットリストを生成する、
    信頼性検証用ライブラリ生成装置。
11. 前記制御部は、
    前記セルレイアウトライブラリを参照して、更に、前記複数のメタル配線素子を表すデータと前記複数のメタル配線素子の幅を表す識別子とを前記ネットリストに対応付ける、
    請求項１０に記載の信頼性検証用ライブラリ生成装置。
12. 前記制御部は、
    前記セルレイアウトライブラリを参照して、更に、前記複数のメタル配線素子を表すデータと前記複数のメタル配線素子の幅、層を表す識別子とを前記ネットリストに対応付ける、
    請求項１０に記載の信頼性検証用ライブラリ生成装置。
13. 前記セルは、更に、それぞれ前記複数のメタル配線素子に接続された複数のコンタクト素子を有し、
    前記制御部は、
    前記セルレイアウトライブラリを参照して、更に、前記複数のコンタクト素子を表すデータと前記複数のコンタクト素子の抵抗値とを前記ネットリストに対応付ける、
    請求項１０〜１２のいずれかに記載の信頼性検証用ライブラリ生成装置。
14. 前記制御部は、
    前記セルレイアウトライブラリを参照して、更に、前記複数のコンタクト素子のうちの、それぞれ拡散層、ゲートに接続された第１、２コンタクト素子群を表すデータと、前記第１、２コンタクト素子群の抵抗値と、前記片方向電流、前記双方向電流を表す識別子とを前記ネットリストに対応付ける、
    請求項１３に記載の信頼性検証用ライブラリ生成装置。
15. 前記複数のコンタクト素子の各々は、コンタクト又はビアを表す、
    請求項１４に記載の信頼性検証用ライブラリ生成装置。
16. 前記第２メタル配線素子群のうちの１つのメタル配線素子には、前記セルの外部に接続され、且つ、電流が最も集中する箇所を表す外部接続ノードが設けられ、
    前記制御部は、
    前記セルレイアウトライブラリを参照して、更に、前記１つのメタル配線素子を表すデータと前記外部接続ノードを表す記号とを前記ネットリストに対応付ける、
    請求項１０〜１５のいずれかに記載の信頼性検証用ライブラリ生成装置。
17. 前記制御部は、
    前記ネットリストを参照して、予め決められた第１計算式に基づいて、前記セルに消費される電流を算出し、
    予め決められた第２計算式に基づいて、前記電流を周波数制限値に変換し、
    前記周波数制限値が格納された周波数制限テーブルを生成する、
    請求項１０〜１６のいずれかに記載の信頼性検証用ライブラリ生成装置。
18. 請求項１０〜１７のいずれかに記載の信頼性検証用ライブラリ生成装置に用いられるセルレイアウトライブラリとネットリストとを含む信頼性検証用ライブラリ。

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