CN104933214A - 集成电路设计方法和装置 - Google Patents

Abstract

一种集成电路设计方法包括：基于电路部件并联连接的判定，提取与集成电路(IC)的电路部件相关联的并联参数。该方法还包括：生成描述电路部件的并行网表，并行网表包括并联参数。通过确定IC的性能容量的仿真来考虑并联参数。本发明还公开了集成电路设计装置。

Description

集成电路设计方法和装置

技术领域

本发明总的来说涉及集成电路，更具体地，涉及集成电路涉及方法和装置。

背景技术

器件制造商面临通过提供具有高品质性能的集成电路来为消费者提供价值和方便的挑战。近年来，集成电路(IC)小型化的趋势产生了具有更低功耗的较小器件，还以更高速度提供更多功能。小型化工艺还导致更严格的设计和制造公差。执行预制造检查和测试，以确保的确可以制造具有设计的IC的半导体器件并且其能够如所设计那样起作用。

发明内容

根据本发明的一个方面，提供了一种通过处理器执行的集成电路设计方法，包括：基于电路部件并联连接的判定，提取与集成电路(IC)的所述电路部件相关联的并联参数；以及生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。

优选地，该方法进一步包括：在所述IC的原理图、所述IC的原理图网表、所述IC的布局和所述IC的布局网表之一中扫描所述电路部件，以确定与所述电路部件相关联的电路部件参数，所述电路部件参数包括器件名称、定义氧化物层索引编号、网络标识号、多边形标识号、所述电路部件的长度或宽度中的一个或多个，其中，所述电路部件基于所述扫描被确定为并联连接，所述并行网表进一步包括所述电路部件参数，并且在确定所述电路部件参数之后，所述并联参数被添加至所述原理图网表和所述布局网表中的一个或多个，以生成所述并行网表。

优选地，单个工具确定所述并联参数，并且所述单个工具生成所述并行网表。

优选地，单个工具为布局与原理图工具，其被配置为将所述原理图网表与所述布局网表和所述并行网表中的一个或多个进行比较。

优选地，单个工具为阻容(RC)提取工具，其被配置为确定与所述电路部件相关联的RC值，所述RC提取工具使用定义氧化物索引编号来确定所述并联参数，所述定义氧化物索引编号表示所述电路部件位于所述IC的相同的定义氧化物层上，并且所述RC提取工具基于所述定义氧化物索引编号生成所述并行网表。

优选地，扫描包括第一扫描和第二扫描，通过第一工具执行所述第一扫描以确定所述电路部件参数，通过不同于所述第一工具的第二工具执行所述第二扫描以确定所述电路部件并联连接，并且所述方法进一步包括：使用所述第一工具生成所述布局网表，所述布局网表包括所述网络标识号和所述多边形标识号；以及使用所述第二工具从所述布局网表中去除所述网络标识号和所述多边形标识号，其中，所述第二工具通过将所述并联参数添加至所述布局网表以代替去除的网络标识号和去除的多边形标识号来生成所述并行网表。

优选地，该方法进一步包括：使用第一工具生成所述IC的原理图网表，所述原理图网表描述包括在所述IC的原理图中的所述电路部件；使用第二工具生成所述IC的布局网表，所述布局网表使用第一命名惯例描述包括在所述IC的布局中的所述电路部件；以及使用第三工具交叉参考所述原理图网表与所述布局网表，以确定包括在相关联的所述IC的布局表示中的所述电路部件，所述电路部件并联连接的判定基于所述电路部件之间的确定的关联性，其中，所述第三工具通过使用第二命名惯例描述包括在所述布局网表中的所述电路部件而生成所述并行网表，所述第二命名惯例将所述电路部件联系在一起以表示所述电路部件并联连接，所述第二命名惯例包括所述并联参数。

优选地，该方法进一步包括：对所述IC执行集成电路模拟的仿真程序(SPICE)仿真，所述SPICE仿真考虑所述并联参数确定所述IC的性能水平。

根据本发明的另一方面，提供了一种装置，包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码，所述至少一个处理器被配置为从所述至少一个存储器提取指令，以使所述装置：基于电路部件并联连接的判定提取与集成电路(IC)的所述电路部件相关联的并联参数；以及生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。

优选地，该装置进一步：在所述IC的原理图、所述IC的原理图网表、所述IC的布局、和所述IC的布局网表之一中扫描所述电路部件，以确定与所述电路部件相关联的电路部件参数，所述电路部件参数包括器件名称、定义氧化物层索引编号、网络标识号、多边形标识号、所述电路部件的长度或宽度中的一个或多个，其中，基于所述扫描确定所述电路部件并联连接，所述并行网表进一步包括所述电路部件参数，并在确定所述并联部件参数之后，将所述并联参数添加至所述原理图网表和所述布局网表中的一个或多个以生成所述并行网表。

优选地，单个工具确定所述并联参数，并且所述单个工具生成所述并行网表。

优选地，单个工具是布局与原理图工具，其被配置为将所述原理图网表与所述布局网表和所述并行网表中的一个或多个进行比较。

优选地，单个工具为阻容(RC)提取工具，其被配置为确定与所述电路部件相关联的RC值，所述RC提取工具使用定义氧化物索引编号来确定所述并联参数，所述定义氧化物索引编号表示所述电路部件位于所述IC的相同的定义氧化物层上，并且所述RC提取工具基于所述定义氧化物索引编号生成所述并行网表。

优选地，扫描包括第一扫描和第二扫描，通过第一工具执行所述第一扫描以确定所述电路部件参数，通过不同于所述第一工具的第二工具执行所述第二扫描以确定所述电路部件并联连接，并且所述装置进一步：使用所述第一工具生成所述布局网表，所述布局网表包括所述网络标识号和所述多边形标识号；以及使用所述第二工具从所述布局网表中去除所述网络标识号和所述多边形标识号，其中，所述第二工具通过将所述并联参数添加至所述布局网表以代替去除的网络标识号和去除的多边形标识号来生成所述并行网表。

优选地，该装置进一步：使用第一工具生成所述IC的原理图网表，所述原理图网表描述包括在所述IC的原理图中的所述电路部件；使用第二工具生成所述IC的布局网表，所述布局网表使用第一命名惯例描述包括在所述IC的布局中的所述电路部件；以及使用第三工具交叉参考所述原理图网表与所述布局网表，以确定包括在相关联的所述IC的布局表示中的所述电路部件，所述电路部件并联连接的判定基于所述电路部件之间的确定的关联性，其中，所述第三工具通过使用第二命名惯例描述包括在所述布局网表中的所述电路部件而生成所述并行网表，所述第二命名惯例将所述电路部件联系在一起以表示所述电路部件并联连接，所述第二命名惯例包括所述并联参数。

优选地，该装置进一步：对所述IC执行集成电路模拟的仿真程序(SPICE)仿真，所述SPICE仿真考虑所述并联参数确定所述IC的性能水平。

根据本发明的又一方面，提供了一种包括计算机可读指令的非暂时性计算机可读存储介质，当通过处理器执行所述计算机可读指令时，使所述处理器：基于电路部件并联连接的判定提取与集成电路(IC)的所述电路部件相关联的并联参数；以及生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。

优选地，指令进一步被配置为使所述处理器：在所述IC的原理图、所述IC的原理图网表、所述IC的布局、和所述IC的布局网表之一中扫描所述电路部件，以确定与所述电路部件相关联的电路部件参数，所述电路部件参数包括器件名称、定义氧化物层索引编号、网络标识号、多边形标识号、所述电路部件的长度或宽度中的一个或多个，其中，基于所述扫描确定所述电路部件并联连接，所述并行网表进一步包括所述电路部件参数，并在确定所述并联部件参数之后，将所述并联参数添加至所述原理图网表和所述布局网表中的一个或多个以生成所述并行网表。

优选地，指令进一步被配置为使所述处理器：使用第一工具生成所述IC的原理图网表，所述原理图网表描述包括在所述IC的原理图中的所述电路部件；使用第二工具生成所述IC的布局网表，所述布局网表使用第一命名惯例描述包括在所述IC的布局中的所述电路部件；以及使用第三工具交叉参考所述原理图网表与所述布局网表，以确定包括在相关联的所述IC的布局表示中的所述电路部件，所述电路部件并联连接的判定基于所述电路部件之间的确定的关联性，其中，所述第三工具通过使用第二命名惯例描述包括在所述布局网表中的所述电路部件而生成所述并行网表，所述第二命名惯例将所述电路部件联系在一起以表示所述电路部件并联连接，所述第二命名惯例包括所述并联参数。

优选地，指令进一步被配置为使所述处理器：对所述IC执行集成电路模拟的仿真程序(SPICE)仿真，所述SPICE仿真考虑所述并联参数确定所述IC的性能水平。

附图说明

当结合附图进行阅读时，通过以下详细描述更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清晰地论述，各种部件的尺寸可以任意地被增大或减小。

图1是根据一个或多个实施例的集成电路设计系统的示图；

图2是根据一个或多个实施例的具有并联电路部件的集成电路的示图；

图3是根据一个或多个实施例的从并联电路部件提取并联参数的方法的流程图；

图4是根据一个或多个实施例的从并联电路部件提取并联参数的方法的流程图；

图5是根据一个或多个实施例的从并联电路部件提取并联参数的方法的流程图。

图6是根据一个或多个实施例的从并联电路部件提取并联参数的方法的流程图。

图7是通过其实现实施例的芯片组的示图。

具体实施方式

以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。而且，在以下描述中，第一部件形成在第二部件上方或者第二部件上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括附加部件形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明在各个实例中重复参考标号和/或字母。该重复是为了简化和清晰的目的，而其本身并没有规定所讨论的各个实施例和/或布置之间的关系。

在附图中，为了清晰，层和区域的厚度和宽度被放大。附图中的相同的参考标号表示相同的元件。在附图中所示的元件和区域实际上仅是示意性的，因此，附图中所示的相对尺寸或间距不意在限制创造性概念的范围。

如这里所使用的，术语“并行网表”或其任何派生词通常指的是在设计的集成电路(IC)的原理图和布局中的一个或多个的电路部件的网表，其中，并行网表包括描述设计IC的一个或多个电路部件之间的并联电连接件的并联参数。

已经开发了表示处于各个抽象等级的IC设计的技术。根据这些技术，设计的IC能够表示为原理图或布局。原理图是设计IC的电子线路图。原理图通常包括表示诸如晶体管、电阻器、电容器的电路部件、或者其他电路部件的符号。原理图通常还包括原理图中的电路部件之间的连接的表示。布局是IC在平面几何形状方面的表示，其中平面几何形状对应于制造IC的电路部件的诸如金属、氧化物或半导体层的材料图案。

包括在原理图中的电路部件通常被称为示例。于电路部件之间的连接或电路部件之间的“导线”通常被称为网络。原理图网表是一个列表，其包括原理图中所包括的电路部件(即，示例)的清单，并且描述电路部件和所包括的电路部件的属性或性能。原理图网表还包括电路部件之间的连接(即，网络)的清单。原理图网表有时作为网表文件被存储在可通过电子设计自动化(EDA)工具所访问的数据库中。

IC设计者通常通过大量使用标准的、可重复利用的部件和设计流程来快速地设计和验证电路。EDA工具允许设计者以原理图等级开发IC设计并且经由预布局仿真以原理图等级验证性能。如果预布局仿真表明原理图等级的IC设计满足指定的性能特征，则EDA工具生成布局并且执行诸如设计规则检查(DRC)和布局与原理图(LVS)检查的验证任务。DRC检查将布局与一套设计规则集合(满足一系列由IC制造商所提出的推荐参数)进行比较，以确保制造的IC适当地起作用。设计规则集合详细说明了某些几何尺寸和连接性限制，以确保足够的裕度用于适应制造工艺过程中的可变性。在DRC完成之后，通常执行LVS检查。EDA工具通常通过以下步骤来执行LVS检查：提取电路部件和电路部件之间的连接的电路部件参数和连接参数，并且生成布局网表。然后，EDA工具将布局网表与原理图网表进行比较。如果布局网表和原理图网表在指定容限内匹配或者相等，则布局是“LVS无问题(LVS clean)”。

在布局通过DRC并且是“LVS clean”之后，EDA工具通常运行布局后仿真，以估计包括从布局提取阻容(RC)值的整体电路性能。当评估电路性能时，尤其是当布置高精度和/或高速电路时，提取的RC值是重要因素。

当评估电路性能时，布局依赖效应(LDE)也是重要因素。诸如连接效应、噪声消除效应、器件自加热、寄生双极晶体管(pBJT)增益、噪声拐点问题的LDE、或者其他LDE会影响电路性能。一些EDA工具在一个或多个预布局阶段或一个或多个后布局阶段的过程中执行布局参数提取(LPE)。通过预布局或后布局仿真来考虑这些提取的LPE，以确定LDE。通过常规的EDA工具所提取的LPE和通过预布局仿真和/或后布局仿真所确定的LDE是基于独立的电路部件参数，而不是基于并列电路部件对其他电路布局、其他并联电路布局组的影响、或者相互的影响，或者通过考虑该影响而被确定。

对于到达后布局仿真阶段的设计的IC，设计者通常会经历原理图设计、预仿真、布局生成、DRC、和/或LVS检查的多次重复，以仅在后布局阶段了解被设计的IC具有导致IC设计不符合要求的RC值或者LDE。如果IC设计不符合要求，则设计者不得不重新开始。在当前的设计流程中，工艺或仿真拐点通常会考虑工艺变化。工艺拐点通常表示在晶圆上蚀刻的电路在其范围内必须正确地起作用的这些参数变化的极值。在这些工艺拐点处所制造的器件上运行的电路比指定的电路运行更慢或更快，并且具有更低或更高温度和电压，但是如果电路在这些工艺极限值的任何一处根本不运行，则认为该设计的设计容限不足。例如，预布局和/或后布局仿真有时用于对各种工艺拐点(例如快-快、慢-慢、快-慢、慢-快、普通-普通)，或者其他工艺拐点进行仿真。在当前的设计流程中，如果将单独电路部件的工艺拐点的范围设置为+/-10％，并且该单独电路并联地连接至工艺拐点的范围也设置为+/-10％的两个其他单独电路，则共同的EDA工具会复合并联连接的三个电路部件的工艺拐点范围并且好像工艺拐点范围被设置为+/-30％一样对电路部件进行仿真。然而，对于并联的三个电路部件，仿真拐点范围实际上不像+/-30％一样宽。而且工艺拐点范围应该更像+/-15％。设计者在原理图中有时会写入并联参数，例如通常使用‘nf’和‘m’以反映正确的仿真拐角范围，但是在EDA工具仍然基于独立的电路部件提取LPE并确定LDE的情况下，这些并联参数在后布局仿真阶段是未知的或者是不可用的。基于独立的电路部件(而没有考虑电路部件之间的并联连接)提取LPE并且确定LDE的EDA工具在设计的IC的布局和原理图之间的LDE中通常具有差异或变化。这表示如果设计的IC例如包括三个电路部件，则对于由仿真所确定的各种LDE来说，预布局仿真和后布局仿真通常具有+/-15％的差异。忽略IC中的电路部件之间的并联连接的影响使设计者很难避免多次重复从原理图至布局的设计工艺，从而使IC设计工艺效率低下。

但是如果预布局和/或后布局仿真考虑电路部件之间的并联连接，则可以减少或消除LDE中的这种改变。因为至少在布局阶段的过程中适当地考虑电路部件之间的并联连接对LDE的影响，所以考虑并联连接可能减少或完全消除预布局仿真和后布局仿真之间的差异。

从而，一些实施例描述了IC设计系统、方法和计算机程序产品，其中，通过不同的工具和/或方法提取IC的一个或多个电路部件的并联参数并且当确定各种LDE影响并且执行一次或多次仿真时，对其进行考虑，以估计设计的IC的性能容量。

图1是根据一个或多个实施例的IC设计系统100的示图。当确定各种LDE影响和对IC设计的性能进行仿真时，IC设计系统100使得器件设计者通过考虑并联电路部件之间的并联连接而获得比常规的设计系统和方法更精确的仿真结果，从而减小了具有并联连接的电路部件的IC设计的原理图和布局之间的差异。

如图1所示，IC设计系统100包括连接至IC设计平台103和IC部件数据库107的用户装置(UE)101。

UE101的类型为移动终端、固定终端、或者包括台式计算机、膝上型计算机、便携式计算机、笔记本计算机、平板电脑、可穿戴电路、移动电话、或它们的组合的便携式终端。UE101包括通过其显示用户界面111的显示器109。用户使用用户界面111与IC设计平台103进行交互，以设计IC、生成设计的IC的原理图、对设计的IC性能进行仿真、以及生成设计的IC的布局。

IC设计平台103是一系列计算机可读指令，当通过诸如处理器703(图7)的处理器执行该一系列计算机可读指令时，便于设计IC、生成设计的IC的原理图、对设计的IC进行性能仿真、并且生成设计的IC的布局。IC设计平台103包括多个计算模块，其包括原理图生成模块113、器件提取模块115、LVS检查模块117、RC提取模块119、连接识别模块121、仿真/检查模块123、布局生成模块125、通信模块127、和控制模块129，其中，IC设计平台103通过通信模块127与UE101和IC部件数据库107进行通信，并且控制模块129管理IC设计平台103的各个模块之间的通信。在一些实施例中，包括在IC设计平台103中的各种模块是用于在制造相同器件之前测试IC的设计的EDA工具。在一些实施例中，模块或EDA工具是通过处理器或控制器执行的一个或多个可执行指令集合，或者是可编程计算机，以执行指定功能。

IC部件数据库107是诸如存储器705(图7)的存储器，其能够基于与用户界面111的用户交互通过IC设计平台103进行查询。IC部件数据库包括器件存储器131、原理图存储器133、以及布局存储器135。

UE101、IC设计平台103、以及IC部件数据库107共同地被配置为专用计算机系统。在一些实施例中，在UE101中单一地实现UE101、IC设计平台103、以及IC部件数据库中的一个或多个。因此，UE101包括通过其执行IC设计平台103的处理器。在一些实施例中，UE101、IC设计平台103、以及IC部件数据库107中的一个或多个被配置为彼此远离地进行定位。如果IC设计平台103远离地被进行定位，则通过与诸如另一UE101的UE101远离地进行定位的处理器来执行该IC设计平台103。例如，UE101、IC设计平台103、以及IC部件数据库107通过有线或无线通信连接和/或一个或多个网络、或它们的组合进行通信。

基于与用户界面111的一个或多个用户交互，设计IC，并且IC设计平台103通过原理图生成模块113生成表示设计的IC的原理图。例如，设计的IC具有一个或多个电路部件。例如，与用户界面111的一种或多种交互包括输入一个或多个电路部件参数，诸如长度、宽度、间距、材料、位置、估计的RC值、或者描述电路部件的其他适当的器件参数、或者它们的子组合。IC电路部件例如包括电阻器、晶体管、布线、电容器、开关、节点、互连件、通孔、栅极、源极、漏极、掺杂区域、沟道、或者其他适当的电器件。在一些实施例中，设计的IC中的一个或多个电路部件连接至互连布线。

在一些实施例中，基于输入电路部件参数，IC设计平台103通过通信模块127在器件存储器131中搜索完全匹配、或者在预定阈值的范围内匹配并因此与即将包括在设计的IC中的电路部件类似的存储的电路部件。IC设计平台103还搜索设计的IC中包括的电路部件的各种结构、图案或布置。IC设计平台103使搜索结果经由用户界面111显示给用户，该用户界面用于选择和包括通过原理图生成模块113所生成的原理图。除了电路部件和电路部件布置以外，器件存储器131还存储与一个或多个电路部件的估计的RC值相关联的数据和一个或多个电路部件的一个或多个结构或图案、以及其他可确定的电路部件的性能因数，诸如当制造电路部件时所使用的可容许的材料、或者用于制造电路部件的相关联的掩模。通过用户与用户界面111交互来选择显示的电路部件结构中的至少一种，以用于包括在原理图中的相应的电路部件作为表示选择的电路部件的符号。基于用户选择，原理图生成模块113生成包括选择的电路部件结构的原理图。

在一些实施例中，以原理图网表的形式生成或提供设计的IC，诸如集成电路模拟的仿真程序(SPICE)网表、或者用于输入IC设计的其他适当的数据格式。生成的或提供的原理图网表可选地被转换为表示设计的IC的原理图，或者提供的原理图网表用作一个或多个随后的工艺的输入而不生成设计的IC的图形表示。

仿真/检查模块123执行原理图的预布局仿真，以对包括在原理图中的电路部件进行电分析。在一些实施例中，例如，仿真/检查模块123包括或是被配置为确定设计的IC是否满足预定性能规范的EDA工具。如果设计的IC不满足预定规范，则对IC进行重新设计。在一些实施例中，预布局仿真是适用于确定是否满足一种或多种性能规范的电路性能仿真，诸如对生成的原理图或所提供的原理图网表进行的SPICE仿真。

在一些实施例中，仿真/检查模块123执行DRC检查，以确定原理图或所提供的原理图网表是否通过设计的IC至少在预定的容限内应该符合的一种或多个设计规则。如果原理图/所提供的原理图网表通过DRC检查，则原理图生成模块113(如果还没有提供或者如果提供的原理图网表被修改)生成原理图网表，该原理图网表包括在已经通过设计规则检查的原理图或修改的提供的原理图网表中所包括的电路部件和互连线的描述。IC设计平台103然后将原理图网表存储在原理图存储器133中。DRC确保设计的IC能够被制造。如果违背一种或多种设计规则，或者判定设计的IC的一种或多种规范不在违规的设计规则的预定容限，则IC设计平台103指示在一个或多个布局或原理图/设计阶段对设计的IC进行校正。

布局生成模块125生成设计的IC的布局并且IC设计平台103使用户界面111显示设计的IC的生成的布局。在一些实施例中，以图形设计系统(GDS)文件的形式或用于描述生成的布局的其他适当的数据格式生成该布局。在一些实施例中，以描述包括在设计的IC的布局中的电路部件的布局网表的形式生成布局。

器件提取模块115单独地或者与IC设计平台103的一个或多个其他模块(例如，连接识别模块)共同地识别设计的IC布局中的电路部件、以及它们之间的连接，并且从生成的布局中提取电路部件参数和连接参数。IC设计平台103通过器件提取模块115、布局生成模块125、或者LVS检查模块117中的一个或多个生成描述包括在设计的IC的布局中的电路部件和互连布线的布局网表，并且将该布局网表存储在布局存储器135中。

LVS检查模块117进行LVS检查以将布局网表与原理图网表进行比较，从而确定布局和原理图完全匹配、在预定容限或者阈值内匹配，还是在布局和原理图之间存在冲突(即，布局网表和原理图网表不完全匹配或在预定容限或阈值内不匹配)。在一些实施例中，如果LVS检查模块117确定在布局和原理图之间存在冲突，则IC设计平台103使校正原理图的指令通过用户界面111进行显示。在一些实施例中，IC设计平台103使布局或原理图中的确定的冲突部分在布局或原理图中进行突出显示。可选地，如果设计的IC没有通过LVS检查，则IC设计平台103不会生成布局或者不会显示布局。

在一些实施例中，IC设计平台103使基于用户输入各种电路部件参数、期望的RC值、手动输入并联参数、估计的LDE影响、估计的RC值、或考虑诸如电路部件的特定原理图或结构是否通过DRC检查和/或是否通过存储在IC部件数据库107中的其他设计或制造约束限制的其他适当的设计因素而生成IC部件数据库107。

RC提取模块119提取用于设计的IC的RC值。RC提取模块119确定设计的IC布局中的互连件的寄生参数(例如，寄生电阻和寄生电容)以用于随后操作过程中的电路性能仿真。这种寄生参数通常作为布局中的图案的结构和/或材料的结果而存在。在一些实施例中，通过RC提取模块119使用从IC部件数据库107所召回的技术文件来提取寄生参数。在一些实施例中，通过RC提取模块119将提取的寄生参数添加至通过器件提取模块115所提供的布局网表，以输出更新的布局网表。

仿真/检查模块123考虑提取的寄生参数执行后布局仿真，以确定布局是否满足预定规范。具体地，仿真/检查模块123对通过RC提取模块119所输出的更新的布局网表进行仿真。如果仿真指示布局不满足预定规范(例如，如果寄生参数或LDE导致不符合要求的延迟)，则IC设计平台103指示需要对设计的IC的布局和原理图中的至少一个进行校正。否则，布局被传递到制作或附加的验证工艺。在一些实施例中，后布局仿真是SPICE仿真，或者代替或除了SPICE仿真之外，使用其他适当的仿真工具以评估设计的IC的性能容量。

与采用在器件提取阶段分别提取具有并联电路部件的设计的IC的电路部件参数且在确定LDE影响和/或对设计的IC进行性能仿真时不考虑并联参数的LPE流程的常规IC设计系统不同，IC设计系统100被配置为通过IC设计平台103确定设计的IC的一个或多个电路部件是否并联，将并联的电路部件彼此相关联，并且当确定各种LDE影响并且对设计的IC进行性能仿真时，考虑并联电路部件的并联连接(即，并联参数)。

例如，如果设计的IC X1具有多个电路部件M1-M7，则当提取电路部件M1的电路部件参数时，电路部件M1通常不与其他电路部件M2至M7相关联，或者没有与其他电路部件M2至M7相关的信息，这是因为对电路部件M1至M7的提取是独立的，而不管电路部件M1至M7中的一些实际上是否并联。然而，例如，IC设计系统100能够确定示例性设计的IC X1中的一个或多个电路部件M2至M7是否与电路部件M1并联连接，并且将识别的并联电路部件彼此相关联。例如，IC设计平台103可以确定电路部件M1至M5彼此并联连接，并且通过将表示识别的并联电路部件之间的并联连接的并联连接参数附加或添加至原理图网表或布局网表，将存储在原理图存储器133或布局存储器135中的一个或多个原理图网表或布局网表进行更新，以生成并行网表，从而将电路部件M1至M5彼此相关联。然后，IC设计平台103在确定各种LDE影响并且对设计的IC进行性能仿真时，能够考虑并联电路部件M1至M5的并联参数。

在一些实施例中，通过IC设计平台103所生成的示例性原理图或预仿真网表如下：

X1 d g s b nch w＝10um l＝1um nf＝2 multi＝3

以上示例性原理图网表用于设计的IC X1。描述设计的IC X1的原理图网表包括识别电路部件参数的信息，诸如漏极端标识符d、栅极端标识符g、源极端标识符s、基体端标识符b、宽度w(在该实例中，w＝10um)、长度度l(在该实例中，l＝1um)，并联电路部件的数量nf(在该实例中，nf＝2)、以及并联电路部件的实例或组的数量“multi”(在该实例中，multi＝3)。因为存在两个并联的电路部件，和并联电路部件的三个实例，所以在该实例中，设计的IC X1包括总共六个电路部件。

在一些实施例中，通过IC设计平台103生成示例性布局网表、或后仿真网表(没有表示设计的IC X1包括的独立的电路部件之间的相关性的并联参数)如下：

M1 d g s b nch w＝10u l＝1u nf＝1 multi＝1

M2 d g s b nch w＝10u l＝1u nf＝1 multi＝1

M3 d g s b nch w＝10u l＝1u nf＝1 multi＝1

M4 d g s b nch w＝10u l＝1u nf＝1 multi＝1

M5 d g s b nch w＝10u l＝1u nf＝1 multi＝1

M6 d g s b nch w＝10u l＝1u nf＝1 multi＝1

在该实例中，IC设计平台103将描述设计的IC的布局网表划分为独立地描述电路部件M1至M6的六个部分。为了确定LDE影响，在一些实施例中，IC设计平台103将在原理图网表或布局网表中所描述的设计的IC的电路部件分离，并且包括指示并联电路部件M1至M6之间的相关性的并联参数，以生成并行网表，使得仿真/检查模块123在确定LDE影响和/或对设计的IC进行性能仿真时，可以考虑并联参数。

在一些实施例中，IC设计平台103通过将并联参数附加至布局网表而生成具有并联参数的并行网表，并行网表描述独立的电路部件M1至M6如下：

M1 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

M2 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

M3 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

M4 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

M5 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

M6 d g s b nch w＝10u l＝1u nf＝1 multi＝1_total＝6_od＝2

在该实例中，IC设计平台103通过器件提取模块115、LVS检查模块117、连接识别模块121、RC提取模块119和布局生成模块125中的一个或多个提取并将由表示并联连接的器件总数的与电路部件M1至M6相关联的并联参数附加或添加至电路部件M1至M6的布局网表。在并行网表中，“_total”是所有并联器件的数量，并且“_od”是通过布局生成模块125所生成的布局中的相同的定义氧化(OD)层上的所有的并联器件数量。在该实例中，通过布局生成模块125在生成的布局中映射出表示包括在原理图中的并联电路部件的实例或分组的数量的原理图网表，使得并联电路部件的每个分组都包括两个电路部件，并且布局生成模块125生成设计的IC的布局，使得两个并联的电路部件中的每个分组都表示为位于相同的OD层上。

在某种环境下，考虑可能冲突的并联参数提取的精确度和速度。精确的并联参数提取导致在随后的后布局仿真中精确地确定LDE影响，从而允许制造用于IC的布局的精确估计。但是，精确的并联参数提取通常需要更多的计算资源，因此比不精确的并联参数提取更慢。在一些实施例中，与常规的IC设计系统相比较，IC设计平台103被配置为牺牲某种程度的精确性，以通过执行不精确的并联参数提取同时仍减少布局和原理图之间的差异来获得期望的并联参数提取速度。

在一些实施例中，IC设计平台103被配置为在LVS阶段通过LVS检查模块117提取并附加并联参数。例如，LVS检查模块117扫描设计的IC中的所有的电路部件并且确定设计的IC中的电路部件是否并联连接。器件提取模块115、连接识别模块121、和/或LVS检查模块117还确定诸如器件名称、OD索引编号和其他LDE参数的电路部件参数。IC设计平台103通过LVS检查模块117使来自原理图网表和/或布局网表的确定的并联信息和电路部件参数存储在IC部件数据库107中。LVS检查模块117对在设计的IC的布局中的具有相同属性或条件的电路部件的数量进行计数，生成描述具有相同属性或条件的电路部件之间的相关性的并联参数，并且在LVS阶段将确定的并联参数附加至布局网表，以描述设计的IC的电路部件，从而生成并行网表。

在其他实施例中，IC设计平台103通过器件提取模块115被配置为在LVS阶段提取网表标识符(网络ID)和多边形ID以用作电路部件参数。网络ID是表示电路部件(例如，电路部件的类型和/或连接或布线)的整数。多边形ID是表示电路部件采用的多边形或形状和/或材料描述的整数。IC设计平台103通过仿真/检查模块123使用后处理程序扫描布局网表并且通过并联参数代替布局网表中的网络ID和多边形ID，从而生成并行网表。在该示例性实施例中，因为布局网表用作输入，所以与在前级所生成的布局网表相比较，并行网表改变了。IC设计平台103使并行网表存储在布局存储器135中。

在一些实施例中，IC布局平台103被配置为通过使用LVS比较的较快的但较低的精确度的方法和在后仿真阶段的交叉参考方法来确定并联参数。交叉参考方法将电路部件、或实例、描述包括在布局网表中的设计的IC的电路部件的名称与包括在原理图网表中的设计的IC的电路部件的名称相关联，以识别并联连接的电路部件。然后通过修改布局网表来应用电路部件之间的交叉参数的相关性，以包括表示电路部件相关联和并联连接的并联参数，从而生成并行网表。

例如，IC设计平台103通过原理图生成模块113、LVS检查模块117、原理图生成模块113生成设计的IC的原理图网表，通过LVS检查模块117生成布局网表，并且例如通过仿真/检查模块123将原理图网表与布局网表进行交叉参考以确定包括在布局网表中的电路部件并联连接。IC设计平台103例如通过仿真/检查模块123使用表示电路并联连接的将电路部件紧密联系在一起的不同的命名惯例对布局网表中的电路部件进行重新命名。新采用的命名惯例包括并联参数，或者至少描述电路部件之间的并联连接或相关联性，仿真/检查模块123从而通过去除布局网表中的电路部件描述并且代替去除的电路部件描述添加具有描述并联连接的命名惯例的电路部件描述来生成并行网表。尽管该方法不像一些其他示例性实施例一样精确，但是该方法更快并且在预仿真和后仿真阶段减少了设计的IC的原理图和布局之间的差异。

在一些实施例中，IC设计平台103在RC提取阶段由RC提取模块119通过将确定的并联参数附加至布局网表而生成并行网表。例如，RC提取模块119扫描设计的IC中的所有电路部件并且确定设计的IC中的电路部件是否并联连接。器件提取模块115、连接识别模块121、和/或RC提取模块119还确定诸如器件名称、OD索引编号和其他LDE参数的电路部件参数。例如，IC设计平台103通过RC提取模块119使来自原理图网表和/或布局网表的确定的并联信息和电路部件参数存储在IC部件数据库107中。RC提取模块119对设计的IC的布局中具有相同属性或条件的电路部件的数量进行计数，生成描述具有相同属性或条件的电路部件之间的相关联性的并联参数，并且将被确定的并联参数附加至在RC提取阶段描述设计的IC的电路部件的布局网表，从而生成并行网表。

为了提高预布局和/或后布局仿真的精确性，IC设计平台103和其任何模块不限于在预定边界内提取并联参数。而且，不管设计的IC的电路布局多远会衰弱，IC设计平台103都被配置为提取并联参数以及其他电路部件参数。这是因为不管一个或多个电路部件彼此距离多远，当确定LDE影响和/或对设计的IC进行性能仿真时，都应该考虑它们之间的并联连接。

图2是根据一个或多个实施例的具有并联电路部件的设计的IC200的示图。

在该示例性实施例中，设计的IC200包括电路部件M1、M2、M3、M4、M5、M6、和M7。电路部件M1、M2、M3、M4、和M5并联连接以形成第一并联组201。电路部件M6和M7并联连接，以形成第二并联组203。

IC设计平台103(图1)确定设计的IC200的电路部件参数并且确定与电路部件M1至M7相关联的并联参数，以描述设计的IC200的电路部件M1至M7之间的并联连接关系。

图3是根据一个或多个实施例的从并联电路部件中提取并联参数的方法300的流程图。

方法300开始于步骤301，其中，IC设计平台103生成设计IC的原理图并且生成描述包括在原理图中的电路部件的原理图网表。在步骤303中，IC设计平台103生成设计的IC的布局和描述布局中的电路部件的布局网表。在步骤305中，IC设计平台103从原理图或布局中提取电路部件参数和/或连接参数。在步骤307中，IC平台103提取并联参数，以描述包括在设计的IC中的电路部件之间的并联连接并且使用LVS工具生成并行网表。基于通过IC设计平台103所生成的原理图网表和布局网表中的一个或多个来确定并联参数。在步骤309中，IC设计平台103提取与设计的IC中的电路部件相关联的RC值。在步骤311中，IC设计平台103考虑并联参数对设计的IC进行性能仿真。

图4是根据一个或多个实施例的从并联电路部件中提取并联参数的方法400的流程图。

方法400开始于步骤401，其中，IC设计平台103生成设计的IC的原理图并且生成描述包括在原理图中的电路部件的原理图网表。在步骤403中，IC设计平台103生成设计的IC的布局和描述布局中的电路部件的布局网表。例如，在该阶段的布局网表表示如下：

M1D G S B nch L＝4e-08W＝3e-07….net_d＝20712

net_g＝30589net_s＝20717net_b＝67605od_id＝5855

在步骤405中，IC设计平台103从原理图或布局图中提取电路部件参数和/或连接参数。在步骤407中，IC设计平台103提取描述电路部件的网络ID和多边形ID。在步骤409中，IC设计平台103提取与设计的IC中的电路部件相关联的RC值。IC设计平台103在该阶段中，对布局网表进行更新，以反映提取的RC值。在该阶段的布局网表表示如下：

M1M1:DRN M1:GATE M1:SRC M1:BULK nch L＝4e-08W＝3e-07….

net_d＝20712net_g＝30589 net_s＝20717net_b＝67605od_id＝5855

在步骤411中，IC设计平台103确定描述包括在设计的IC中的电路部件之间的并联连接的并联参数，并且通过利用并联参数代替提取的网络ID和多边形ID而生成并行网表。在RC提取之后，基于通过IC设计平台103所生成的布局网表来确定并联参数。在该阶段中的并行网表表示如下：

M1M1:DRN M1:GATE M1:SRC M1:BULK nch L＝4e-08W＝3e-07….

_total＝20_od＝4

在步骤413中，IC设计平台103考虑并联参数对设计的IC进行性能仿真。

图5是根据一个或多个实施例从并联电路部件中提取并联参数的方法500的流程图。

方法500开始于步骤501，其中，IC设计平台103生成设计的IC的原理图并且生成描述包括在原理图中的电路部件的原理图网表。例如，原理图网表包括如下电路部件的描述：

M1multi＝3

在步骤503中，IC设计平台103生成设计的IC的布局和描述布局中的电路部件的布局网表。例如，在该阶段中的布局网表包括如下电路部件的描述：

M1

M2

M3

在步骤505中，IC设计平台103从原理图或布局中提取电路部件参数和/或连接参数。在步骤507中，IC设计平台103提取与设计的IC中的电路部件相关联的RC值。IC设计平台103在该阶段中对布局网表进行更新以反映提取的RC值。在步骤509中，IC设计平台103交叉参考布局网表中的电路布局与原理图网表中的电路部件，以确定在设计的IC中的电路部件之间是否存在相关性。在步骤511中，IC设计平台103基于交叉参考确定描述电路部件之间的并联连接的并联参数并且通过利用使用不同命名惯例的名称代替用于布局网表中的电路部件名称而生成并行网表，该并行网表描述具有并联参数的电路部件之间的并联连接或相关联性。在该阶段中的并行网表包括如下电路部件的描述：

M1

M1_1

M1_2

在步骤513中,IC设计平台103考虑并联参数对设计的IC进行性能仿真。

图6是根据一个或多个实施例从并联电路部件中提取并联参数的方法600的流程图。

方法600开始于步骤601，其中，IC设计平台103生成设计的IC的原理图并且生成描述包括在原理图中的电路部件的原理图网表。在步骤603中，IC设计平台103生成设计的IC的布局和描述布局中的电路部件的布局网表。在步骤605中，IC设计平台103从原理图或布局图中提取电路部件参数和/或连接参数。在步骤607中，IC设计平台103使用RC提取工具提取与设计的IC中的电路部件相关联的RC值。在步骤609中，IC设计平台103提取描述包括在设计的IC中的电路部件之间的并联连接的并联参数并且使用RC提取工具生成并行网表。基于通过IC设计平台103所生成的原理图网表和布局网表中的一个或多个来确定并联参数。在步骤311中，IC设计平台103考虑并联参数对设计的IC进行性能仿真。

图7是实施实施例时计算机或基于处理器的系统700的功能框图。

对基于处理器的系统700进行编程以从设计的IC中提取并联参数并且考虑本发明所述的并联参数对设计的IC进行性能仿真，并且例如包括总线701、处理器703和存储器705部件。

在一些实施例中，基于处理器的系统被实现为单个“芯片上系统”。基于处理器的系统700，或者其部分构成用于执行以下步骤中的一个或多个的机械装置：从设计的IC中提取并联参数并且考虑并联参数对设计的IC进行性能仿真。

在一些实施例中，基于处理器的系统700包括诸如总线的通信机械装置，用于在基于处理器的系统700的部件之间传送信息和/或指令。处理器703连接至总线701，以获取用于执行和处理存储在诸如存储器705中的信息的指令。在一些实施例中，处理器703还伴有一种或多种专用部件，以执行某些处理功能和任务，诸如一个或多个数字信号处理器(DSP)或一个或多个专用集成电路(ASIC)。DSP通常被配置为实时处理实际信号(例如，声音)，而与处理器703无关。类似地，ASIC可被配置为执行通过更通用的处理器不能容易地执行的特定功能。用于执行本文中所述的功能的其他专用部件任选地包括一个或多个现场可编程门阵列(FPGA)、一个或多个控制器、或一个或多个专用计算机芯片。

在一个或多个实施例中，处理器(或多个处理器)703执行如通过存储在存储器705中的指令集所指定的一系列信息操作，该指令集与从设计的IC提取并联参数相关并且与考虑并联参数对设计的IC进行性能仿真有关。指令的执行使处理器执行指定功能。

处理器703和伴随的部件通过总线701连接至存储器705。存储器705包括当执行本文中所述的以下步骤时，用于存储可执行指令的一个或多个动态存储器(例如，RAM、磁盘、可写光盘等)和静态存储器(例如，ROM、CD-ROM等)以从设计的IC中提取并联参数并且考虑并联参数对设计的IC的进行性能仿真。存储器705还存储与步骤的执行相关联的或者通过步骤的执行所生成的数据。

在一个或多个实施例中，诸如随机存取存储器(RAM)或任何其他动态存储设备的存储器705存储包括处理器指令的信息，该处理器指令用于从设计的IC提取并联参数并且考虑该并联参数对设计的IC进行性能仿真。动态存储器允许通过系统100改变存储在其中的信息。RAM允许信息单元存储在被称为要存储和取回的存储地址的位置处，而与相邻地址处的信息无关。存储器705还用于在处理器执行指令期间通过处理器703存储临时值。在各个实施例中，存储器705是连接至总线701的只读存储器(RAM)或任何其他静态存储设备，以用于存储包括通过系统100无法改变的指令的静态信息。一些存储器由易失性存储器组成，该易失性存储器在断电时，会丢失存储在其上的信息。在一些实施例中，存储器705是诸如磁盘、光盘或闪存卡的非易失性(永久性)存储设备，该非易失性存储设备用于存储即使当系统100关闭或者以其他方式断电时，也保持信息(包括指令)。

如本文中所使用的术语“计算机可读介质”指的是参与为处理器703提供包括执行指令的信息的任何介质。这种介质采取包括但不限于计算机可读存储介质(例如，非易失性介质、易失性介质)的多种形式。例如，非易失性介质包括光盘或磁盘。例如，易失性介质包括动态存储器。例如，计算机可读介质的通常形式包括软盘、柔性磁盘、硬盘、磁带、其他磁性介质、CD-ROM、CDRW、DVD、其他光盘介质、穿孔卡、纸带、光标示窗体、具有孔或其他可识别标记的图案的其他物理介质、RAM、PROM、EPROM、FLASH-EPROM、EEPROM、闪存、其他存储芯片或盒式存储器、或者计算机可以读取的其他介质。术语“计算机可读存储介质”本文中用于指的是计算机可读介质。

本发明的一方面涉及通过处理器所执行的集成电路设计方法。该方法包括基于电路部件并联连接的判定提取与集成电路(IC)的电路部件相关联的并联参数。该方法还包括生成描述电路部件的并行网表，该并行网表包括并联参数。

本发明的另一方面涉及一种装置，该装置包括至少一个处理器和至少一个存储器，该存储器包括用于一段或多段程序的计算机程序代码。该至少一个处理器被配置为执行来自至少一个存储器的指令，以使处理器基于电路部件并联连接的判定，提取与集成电路(IC)的电路部件相关联的并联参数。装置还生成描述电路部件的并行网表，该并行网表包括并联参数。

本发明的又一方面涉及传送计算机可读指令的非暂时性计算机可读存储介质，当通过处理器执行该计算机可读指令时，以使处理器基于电路部件并联连接的判定提取与集成电路(IC)的电路部件相关联的并联参数。处理器还生成描述电路部件的并行网表，该并行网表包括并联参数。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种通过处理器执行的集成电路设计方法，所述方法包括：

基于电路部件并联连接的判定，提取与集成电路(IC)的所述电路部件相关联的并联参数；以及

生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。

2.根据权利要求1所述的方法，进一步包括：

在所述IC的原理图、所述IC的原理图网表、所述IC的布局和所述IC的布局网表之一中扫描所述电路部件，以确定与所述电路部件相关联的电路部件参数，所述电路部件参数包括器件名称、定义氧化物层索引编号、网络标识号、多边形标识号、所述电路部件的长度或宽度中的一个或多个，

其中，所述电路部件基于所述扫描被确定为并联连接，所述并行网表进一步包括所述电路部件参数，并且在确定所述电路部件参数之后，所述并联参数被添加至所述原理图网表和所述布局网表中的一个或多个，以生成所述并行网表。

3.根据权利要求2所述的方法，其中，单个工具确定所述并联参数，并且所述单个工具生成所述并行网表。

4.根据权利要求3所述的方法，其中，所述单个工具为布局与原理图工具，其被配置为将所述原理图网表与所述布局网表和所述并行网表中的一个或多个进行比较。

5.根据权利要求3所述的方法，其中，所述单个工具为阻容(RC)提取工具，其被配置为确定与所述电路部件相关联的RC值，所述RC提取工具使用定义氧化物索引编号来确定所述并联参数，所述定义氧化物索引编号表示所述电路部件位于所述IC的相同的定义氧化物层上，并且所述RC提取工具基于所述定义氧化物索引编号生成所述并行网表。

6.根据权利要求2所述的方法，其中，所述扫描包括第一扫描和第二扫描，通过第一工具执行所述第一扫描以确定所述电路部件参数，通过不同于所述第一工具的第二工具执行所述第二扫描以确定所述电路部件并联连接，并且所述方法进一步包括：

使用所述第一工具生成所述布局网表，所述布局网表包括所述网络标识号和所述多边形标识号；以及

使用所述第二工具从所述布局网表中去除所述网络标识号和所述多边形标识号，

其中，所述第二工具通过将所述并联参数添加至所述布局网表以代替去除的网络标识号和去除的多边形标识号来生成所述并行网表。

7.根据权利要求1所述的方法，进一步包括：

使用第一工具生成所述IC的原理图网表，所述原理图网表描述包括在所述IC的原理图中的所述电路部件；

使用第二工具生成所述IC的布局网表，所述布局网表使用第一命名惯例描述包括在所述IC的布局中的所述电路部件；以及

使用第三工具交叉参考所述原理图网表与所述布局网表，以确定包括在相关联的所述IC的布局表示中的所述电路部件，所述电路部件并联连接的判定基于所述电路部件之间的确定的关联性，

其中，所述第三工具通过使用第二命名惯例描述包括在所述布局网表中的所述电路部件而生成所述并行网表，所述第二命名惯例将所述电路部件联系在一起以表示所述电路部件并联连接，所述第二命名惯例包括所述并联参数。

8.根据权利要求1所述的方法，进一步包括：

对所述IC执行集成电路模拟的仿真程序(SPICE)仿真，所述SPICE仿真考虑所述并联参数确定所述IC的性能水平。

9.一种装置，包括：

至少一个处理器；以及

至少一个存储器，包括用于一个或多个程序的计算机程序代码，

所述至少一个处理器被配置为从所述至少一个存储器提取指令，以使所述装置：

基于电路部件并联连接的判定提取与集成电路(IC)的所述电路部件相关联的并联参数；以及

生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。

10.一种包括计算机可读指令的非暂时性计算机可读存储介质，当通过处理器执行所述计算机可读指令时，使所述处理器：

基于电路部件并联连接的判定提取与集成电路(IC)的所述电路部件相关联的并联参数；以及

生成描述所述电路部件的并行网表，所述并行网表包括所述并联参数。