CN112765916B - 集成电路后仿真参数网表的生成方法 - Google Patents
集成电路后仿真参数网表的生成方法 Download PDFInfo
- Publication number
- CN112765916B CN112765916B CN202110090095.0A CN202110090095A CN112765916B CN 112765916 B CN112765916 B CN 112765916B CN 202110090095 A CN202110090095 A CN 202110090095A CN 112765916 B CN112765916 B CN 112765916B
- Authority
- CN
- China
- Prior art keywords
- circuit
- netlist
- simulation
- sub
- post
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000003071 parasitic effect Effects 0.000 claims abstract description 67
- 238000012163 sequencing technique Methods 0.000 claims abstract description 8
- 238000004364 calculation method Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供了一种集成电路后仿真参数网表的生成方法,包括:从仿真电路中生成电路网表,电路网表包含多级子电路ID号,对所述电路网表内的子电路ID号进行排序,以避免重复的子电路ID号;从排序后的电路网表和版图中进行寄生参数网表的提取,所述寄生参数网表包括电子元件ID号和电子元件的寄生电容参数,所述电子元件ID号和所述寄生电容参数一一对应;根据电子元件ID号嵌入到最末级的子电路ID中,在电路网表中查出对应的子电路,并在其中嵌入对应的寄生电容参数,以形成后仿真参数网表。所得的仿真网表就是含寄生电容参数的层次化网表。相比于现有技术,本发明可以得到占用空间更小的后仿真参数网表,可以使仿真时间缩短,节约资源和时间。
Description
技术领域
本发明涉及半导体技术领域,尤其是涉及一种集成电路后仿真参数网表的生成方法。
背景技术
随着工艺的不断进步,寄生效应如寄生电容对集成电路带来的性能影响已不容忽视,对深亚微米的集成电路设计尤其需考虑这方面因素的影响。具体的,集成电路中包含多个电子元件,每个元件都可能产生寄生电容,而这些寄生电容是在之前设计电路时没有考虑的,因此会对实际的电路有影响,所以可以采用后仿真测试的方法以测试包含寄生电容的电路是否符合设计要求。
“后仿真”指的是版图设计完成以后,将版图的线路设计转成仿真电路进行仿真,得到仿真电路的电路参数网表和仿真电路的寄生参数网表,将寄生参数网表中的寄生参数,例如寄生电容参数反标到所提取的电路参数网表中进行仿真,对电路进行分析,确保电路符合设计要求。
现有技术的寄生电容参数反标到电路参数网表中,采用的方法是平铺的方法,即,提取寄生电容参数时,首先将元件编号,然后再提取每个元件的寄生电容参数,最后将提取的寄生电容参数在代码段中一一列出来组成平坦型的寄生参数网表。提取电路参数网表时也采用的同样的方法,将多个子电路的参数在代码段中一一列出来组成平坦型的电路参数网表,平坦型的网表只有一级,不存在多级调用的功能。因此,采用这种方法将寄生电容参数反标到电路参数网表中形成后仿真参数网表后,得到后仿真参数网表的文件较大,导致在使用后仿真参数网表进行仿真时,仿真时间过长,浪费资源和时间。
发明内容
本发明的目的在于提供一种集成电路后仿真参数网表的生成方法,相比于现有技术,可以得到占用空间更小的后仿真参数网表,使得仿真时间缩短,从而节约资源和时间。
为了达到上述目的,本发明提供了一种集成电路后仿真参数网表的生成方法,用于对集成电路进行后仿真测试,包括:
从仿真电路中生成电路网表,电路网表包含多级子电路ID号,对所述电路网表内的子电路ID号进行排序,以避免重复的子电路ID号;
从排序后的电路网表和版图中进行寄生参数网表的提取,所述寄生参数网表包括电子元件ID号和电子元件的寄生电容参数,所述电子元件ID号和所述寄生电容参数一一对应;
根据电子元件ID号嵌入到最末级的子电路ID中,在电路网表中查出对应的子电路,并在其中嵌入对应的寄生电容参数,以形成后仿真参数网表。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述仿真电路参数网表、所述寄生参数网表和所述后仿真参数网表均为CDL文件的网表。
可选的,在所述的集成电路后仿真参数网表的生成方法中,对所述电路网表内的子电路ID号进行排序的方法包括:对所述子电路ID号按照数值的大小从小到大排序。
可选的,在所述的集成电路后仿真参数网表的生成方法中,使用后仿真参数网表进行仿真,在仿真到所述子电路ID号时,调用电子元件ID号对应的寄生电容参数进行仿真。
可选的,在所述的集成电路后仿真参数网表的生成方法中,使用后仿真参数网表进行仿真,在仿真到所述子电路ID号时,调用电子元件ID号对应的寄生电容参数进行仿真。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述仿真电路包括多个子电路,每个所述子电路对应一个子电路ID号。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述仿真电路包括多个电子元件,每个所述电子元件对应一个电子元件ID号。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述寄生电容参数还包括:电子元件的寄生电容的值。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述寄生电容为:寄生电容对地的值。
可选的,在所述的集成电路后仿真参数网表的生成方法中,所述子电路ID号包括:第一子电路ID、第二子电路ID和第三子电路ID;所述第一子电路ID、第二子电路ID和第三子电路ID的依次排列在所述仿真电路网表中。
可选的,在所述的集成电路后仿真参数网表的生成方法中,将电子元件ID号嵌入到所述第三子电路ID中。
在本发明提供的一种集成电路后仿真参数网表的生成方法中,避免了重复的子电路ID号,所得的仿真网表就是含寄生电容参数的层次化网表,相比于现有技术,本发明的后仿真参数网表占用空间更小,仿真时间缩短,节约了资源和时间。最后,所得的仿真网表就是含寄生参数的层次化网表。
附图说明
图1是本发明实施例的集成电路后仿真参数网表的生成方法的流程图;
图2为现有技术的平坦化的后仿真参数网表的部分代码段;
图3为排序后的仿真电路参数网表的部分代码段;
图4为后仿真参数网表的部分代码段。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中,术语“第一”“第二”等用于在类似要素之间进行区分,且未必是用于描述特定次序或时间顺序。要理解,在适当情况下,如此使用的这些术语可替换。类似的,如果本文所述的方法包括一系列步骤,且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序,且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1,本发明提供了一种集成电路后仿真参数网表的生成方法,用于对集成电路进行后仿真测试,包括:
S11:从仿真电路中生成电路网表,电路网表包含多级子电路ID号,对所述电路网表内的子电路ID号进行排序,以避免重复的子电路ID号;
S12:从排序后的电路网表和版图中进行寄生参数网表的提取,所述寄生参数网表包括电子元件ID号和电子元件的寄生电容参数,所述电子元件ID号和所述寄生电容参数一一对应;
S13:根据电子元件ID号嵌入到最末级的子电路ID中,在电路网表中查出对应的子电路,并在其中嵌入对应的寄生电容参数,以形成后仿真参数网表。
其中:提供的电路网表为一个层次化的参数网表,最终形成的后仿真参数网表也为层次的存在多级调用功能的网表,即代码段中存在多级调用的功能。可以通过编写调用程序的代码的方式一层一层调用需要的参数,例如,本发明实施例,电子元件ID号嵌入到最末级的子电路ID中,在电路网表中查出对应的子电路,并在其中嵌入对应的寄生电容参数,这样,仿真时运行时,就可以调用电子元件ID号对应的寄生电容的参数。而现有技术则采用的是平坦化参数网表的模式。即,每一个电子元件ID号对应的寄生电容的参数均是直接写在网表中,如图2中,图2为现有技术的平坦化的后仿真参数网表的代码段,导致网表导出的文件占的硬盘空间较大。而本发明实施例的后仿真参数网表的文件占用的硬盘空间较小。节省了硬盘空间,进一步的,文件size变小,还缩短了仿真的时间。
在本发明的其他实施例中,寄生参数还包括寄生电阻参数。
本发明实施例中,所述仿真电路参数网表、所述寄生参数网表和所述后仿真参数网表均为CDL文件的网表。本发明实施例的网表导出后形成的文件是后缀为.CDL的文件,当然在本发明的其他实施例中,也可以是其他类型的仿真文件。所述网表的内容由多行代码段组成。
本发明实施例中,对所述电路网表内的子电路ID号进行排序的方法包括:对所述子电路ID号按照数值的大小从小到大排序。并且,排序后,去除重复的子电路ID号,如图3的虚线框内,已经对子电路ID号进行了排序。
本发明实施例中,使用后仿真参数网表进行仿真,在仿真到所述子电路ID号时,调用电子元件ID号对应的寄生电容参数进行仿真。如图4,仿真到图4的代码段时,就可以调用电子元件ID号对应的寄生电容参数进行仿真。
本发明实施例中,所述仿真电路包括多个子电路,例如,将仿真电路分为多个子电路,根据其结构可以从整体开始划分,第一子电路,第一子电路下又划分第二子电路,第二子电路下又划分第三子电路,每个所述子电路对应一个子电路ID号,所以所述子电路ID号包括:第一子电路ID、第二子电路ID和第三子电路ID。
同样,所述仿真电路包括多个电子元件,每个所述电子元件对应一个电子元件ID号。仿真电路包括多个子电路,每个子电路上又可能有多个电子元件,而电子元件带有寄生电容,这个寄生电容是电路中不需要的也是不应该去除的,所以应该去除掉,本发明实施例可以先对仿真电路的子电路进行仿真得到子电路参数后,还可以得到寄生电容的参数,如果需要调用某一元件的寄生电容的参数,可以在对应的子电路参数中找到。
进一步的,所述寄生电容参数还包括:电子元件寄生电容的值。为了方便记录和计算,可以统一地将所有寄生电容的值转成元件的寄生电容对地的值。
本发明实施例中,所述第一子电路ID、第二子电路ID和第三子电路ID的依次排列在所述仿真电路参数网表中的具体代码段如下:
Subckt_ID1/Subckt_ID2/Subckt_ID3,其中:Subckt_ID1为第一子电路ID,Subckt_ID2为第二子电路ID,Subckt_ID3为第三子电路ID。现有技术的Subckt_ID1、Subckt_ID2和Subckt_ID3为平铺在网表中的形式,需要一个一个运行,本发明实施例是以层次化多级调用的形式存在网标中,可以从Subckt_ID1内调用Subckt_ID2,再从Subckt_ID2内调用Subckt_ID3。
接着,将电子元件ID号嵌入到所述第三子电路ID中。由于前面步骤中去掉了重复的子电路ID,所以仿真时,又可以直接调用Subckt_ID3,即不用调用其上面的两级Subckt_ID1和Subckt_ID2,节省了更多的仿真时间。
综上,在本发明实施例提供的一种集成电路后仿真参数网表的生成方法中,避免了重复的子电路ID号,所得的仿真网表就是含寄生电容参数的层次化网表,相比于现有技术,本发明的后仿真参数网表占用空间更小,仿真时间缩短,节约了资源和时间。最后,所得的仿真网表就是含寄生参数的层次化网表。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
Claims (9)
1.一种集成电路后仿真参数网表的生成方法,用于对集成电路的仿真电路进行后仿真测试,其特征在于,包括:
从仿真电路中生成电路网表,电路网表包含多级子电路ID号,对所述电路网表内的子电路ID号进行排序,以避免重复的子电路ID号;
从排序后的电路网表和版图中进行寄生参数网表的提取,所述寄生参数网表包括电子元件ID号和电子元件的寄生电容参数,所述电子元件ID号和所述寄生电容参数一一对应;
根据电子元件ID号嵌入到最末级的子电路ID中,在电路网表中查出对应的子电路,并在其中嵌入对应的寄生电容参数,以形成后仿真参数网表;
使用后仿真参数网表进行仿真,在仿真到所述子电路ID号时,调用电子元件ID号对应的寄生电容参数进行仿真。
2.如权利要求1所述的集成电路后仿真参数网表的生成方法,其特征在于,所述寄生参数网表和所述后仿真参数网表均为CDL文件的网表。
3.如权利要求1所述的集成电路后仿真参数网表的生成方法,其特征在于,对所述电路网表内的子电路ID号进行排序的方法包括:对所述子电路ID号按照数值的大小从小到大排序。
4.如权利要求1所述的集成电路后仿真参数网表的生成方法,其特征在于,所述仿真电路包括多个子电路,每个所述子电路对应一个子电路ID号。
5.如权利要求1所述的集成电路后仿真参数网表的生成方法,其特征在于,所述仿真电路包括多个电子元件,每个所述电子元件对应一个电子元件ID号。
6.如权利要求5所述的集成电路后仿真参数网表的生成方法,其特征在于,所述寄生电容参数还包括:电子元件的寄生电容的值。
7.如权利要求6所述的集成电路后仿真参数网表的生成方法,其特征在于,所述寄生电容为:寄生电容对地的值。
8.如权利要求1所述的集成电路后仿真参数网表的生成方法,其特征在于,所述子电路ID号包括:第一子电路ID、第二子电路ID和第三子电路ID;所述第一子电路ID、第二子电路ID和第三子电路ID的依次排列在所述仿真电路网表中。
9.如权利要求8所述的集成电路后仿真参数网表的生成方法,其特征在于,将电子元件ID号嵌入到所述第三子电路ID中。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110090095.0A CN112765916B (zh) | 2021-01-22 | 2021-01-22 | 集成电路后仿真参数网表的生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110090095.0A CN112765916B (zh) | 2021-01-22 | 2021-01-22 | 集成电路后仿真参数网表的生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112765916A CN112765916A (zh) | 2021-05-07 |
CN112765916B true CN112765916B (zh) | 2024-02-20 |
Family
ID=75706782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110090095.0A Active CN112765916B (zh) | 2021-01-22 | 2021-01-22 | 集成电路后仿真参数网表的生成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112765916B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115705446A (zh) * | 2021-08-09 | 2023-02-17 | 长鑫存储技术有限公司 | 集成电路的后仿真方法和装置 |
CN116467989A (zh) * | 2022-01-12 | 2023-07-21 | 长鑫存储技术有限公司 | 电路分析方法、装置、电子设备和存储介质 |
CN114741994A (zh) * | 2022-03-17 | 2022-07-12 | 长鑫存储技术有限公司 | 集成电路的仿真方法及其仿真系统 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000057196A (ja) * | 1998-08-12 | 2000-02-25 | Mitsubishi Electric Corp | 回路シミュレーション装置および回路シミュレーション方法 |
CN1924872A (zh) * | 2005-09-01 | 2007-03-07 | 北京中电华大电子设计有限责任公司 | 集成电路版图寄生参数的反标/分析流程 |
CN102339341A (zh) * | 2010-07-26 | 2012-02-01 | 中国科学院微电子研究所 | 一种物理版图仿真自动控制寄生参数提取精度的方法 |
JP2012221389A (ja) * | 2011-04-13 | 2012-11-12 | Fuji Electric Co Ltd | 回路シミュレーション方法および回路シミュレーション装置 |
CN104133955A (zh) * | 2014-07-25 | 2014-11-05 | 中山大学 | 一种提取电路寄生参数的方法 |
CN104933214A (zh) * | 2014-03-21 | 2015-09-23 | 台湾积体电路制造股份有限公司 | 集成电路设计方法和装置 |
CN110750946A (zh) * | 2018-07-19 | 2020-02-04 | 澜至电子科技(成都)有限公司 | 集成电路网表仿真加速方法及其系统 |
CN111428435A (zh) * | 2019-01-09 | 2020-07-17 | 中国科学院微电子研究所 | 一种集成电路版图功耗优化方法及装置 |
CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
CN112131830A (zh) * | 2020-09-25 | 2020-12-25 | 成都海光微电子技术有限公司 | 一种寄生参数验证方法、装置、电子设备和存储介质 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102799732B (zh) * | 2012-07-18 | 2018-02-27 | 上海集成电路研发中心有限公司 | 后道金属互连层寄生电容统计模型的获取方法 |
-
2021
- 2021-01-22 CN CN202110090095.0A patent/CN112765916B/zh active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000057196A (ja) * | 1998-08-12 | 2000-02-25 | Mitsubishi Electric Corp | 回路シミュレーション装置および回路シミュレーション方法 |
CN1924872A (zh) * | 2005-09-01 | 2007-03-07 | 北京中电华大电子设计有限责任公司 | 集成电路版图寄生参数的反标/分析流程 |
CN102339341A (zh) * | 2010-07-26 | 2012-02-01 | 中国科学院微电子研究所 | 一种物理版图仿真自动控制寄生参数提取精度的方法 |
JP2012221389A (ja) * | 2011-04-13 | 2012-11-12 | Fuji Electric Co Ltd | 回路シミュレーション方法および回路シミュレーション装置 |
CN104933214A (zh) * | 2014-03-21 | 2015-09-23 | 台湾积体电路制造股份有限公司 | 集成电路设计方法和装置 |
CN104133955A (zh) * | 2014-07-25 | 2014-11-05 | 中山大学 | 一种提取电路寄生参数的方法 |
CN110750946A (zh) * | 2018-07-19 | 2020-02-04 | 澜至电子科技(成都)有限公司 | 集成电路网表仿真加速方法及其系统 |
CN111428435A (zh) * | 2019-01-09 | 2020-07-17 | 中国科学院微电子研究所 | 一种集成电路版图功耗优化方法及装置 |
CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
CN112131830A (zh) * | 2020-09-25 | 2020-12-25 | 成都海光微电子技术有限公司 | 一种寄生参数验证方法、装置、电子设备和存储介质 |
Also Published As
Publication number | Publication date |
---|---|
CN112765916A (zh) | 2021-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN112765916B (zh) | 集成电路后仿真参数网表的生成方法 | |
CN106886623B (zh) | 用于设计具有布局前rc信息的集成电路的系统 | |
US20200242293A1 (en) | Computer Implemented System and Method for Generating a Layout of a Cell Defining a Circuit Component | |
US9342647B2 (en) | Integrated circuit design method and apparatus | |
US20070094622A1 (en) | Methods, Apparatus and Computer Program Products for Generating Selective Netlists that Include Interconnection Influences at Pre-Layout and Post-Layout Design Stages | |
CN104933214A (zh) | 集成电路设计方法和装置 | |
CN110750946A (zh) | 集成电路网表仿真加速方法及其系统 | |
CN106294128B (zh) | 一种导出报表数据的自动化测试方法及装置 | |
JP2015079493A (ja) | Ic設計データの比較およびマージング | |
US7111275B2 (en) | Electronic circuit design analysis system | |
US20080172640A1 (en) | Method for comparing two designs of electronic circuits | |
US10467368B2 (en) | Peak wirelength aware compiler for FPGA and FPGA-based emulation | |
US7036096B1 (en) | Estimating capacitances using information including feature sizes extracted from a netlist | |
US20050108672A1 (en) | Method of generating a physical netlist for a hierarchical integrated circuit design | |
US20230237228A1 (en) | Computer readable recording medium with stored program and method of extracting parasitic parameters of a 3d ic thereof | |
CN112861455B (zh) | Fpga建模验证系统及方法 | |
US20120110531A1 (en) | Defect and yield prediction for segments of an integrated circuit | |
US20090217223A1 (en) | Layout design method of semiconductor integrated circuit | |
CN115705446A (zh) | 集成电路的后仿真方法和装置 | |
US6684372B2 (en) | Method, system and computer product to translate electronic schematic files between computer aided design platforms | |
US20060235657A1 (en) | System of accumulating component design experience and method thereof | |
US8819086B2 (en) | Naming methodologies for a hierarchical system | |
US7526419B2 (en) | Methods for reconstructing data from simulation models | |
US8055486B2 (en) | Power delivery analysis and design | |
Haiyan et al. | A design method for process design kit based on an SMIC 65 nm process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |