JP2000057196A - 回路シミュレーション装置および回路シミュレーション方法 - Google Patents
回路シミュレーション装置および回路シミュレーション方法Info
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- JP2000057196A JP2000057196A JP10228352A JP22835298A JP2000057196A JP 2000057196 A JP2000057196 A JP 2000057196A JP 10228352 A JP10228352 A JP 10228352A JP 22835298 A JP22835298 A JP 22835298A JP 2000057196 A JP2000057196 A JP 2000057196A
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Abstract
(57)【要約】
【課題】 シミュレーションに必要な精度に則した段数
のモデルを選択することが困難であった。 【解決手段】 抵抗素子の動作時における各端子の電位
に基づいて各端子における寄生容量値の比を端子間容量
比計算手段１３により計算し、最適段数計算手段１４に
より、その寄生容量値の比に基づいてその抵抗素子に対
するダイオードモデルの段数を計算する。そして、抵抗
素子のデータをその段数のダイオードモデルに変換した
後、回路シミュレーションが実行される。
のモデルを選択することが困難であった。 【解決手段】 抵抗素子の動作時における各端子の電位
に基づいて各端子における寄生容量値の比を端子間容量
比計算手段１３により計算し、最適段数計算手段１４に
より、その寄生容量値の比に基づいてその抵抗素子に対
するダイオードモデルの段数を計算する。そして、抵抗
素子のデータをその段数のダイオードモデルに変換した
後、回路シミュレーションが実行される。
Description
【０００１】
【発明の属する技術分野】この発明は、回路の構成を記
述した回路データに基づいてその回路をシミュレーショ
ンする回路シミュレーション装置および回路シミュレー
ション方法に関するものである。
述した回路データに基づいてその回路をシミュレーショ
ンする回路シミュレーション装置および回路シミュレー
ション方法に関するものである。
【０００２】
【従来の技術】図１３は、従来の回路シミュレーション
装置および回路シミュレーション方法により集積回路の
うちの抵抗素子を含む回路をシミュレーションするとき
に、その抵抗素子の寄生容量を含めて抵抗素子を表現す
る１段Π型モデルおよび１段Ｔ型モデルを示す回路図で
ある。図１４は、１段Π型モデルと、それを高精度化し
た１０段Π型モデルを示す回路図である。
装置および回路シミュレーション方法により集積回路の
うちの抵抗素子を含む回路をシミュレーションするとき
に、その抵抗素子の寄生容量を含めて抵抗素子を表現す
る１段Π型モデルおよび１段Ｔ型モデルを示す回路図で
ある。図１４は、１段Π型モデルと、それを高精度化し
た１０段Π型モデルを示す回路図である。
【０００３】図１３において、２０１は、抵抗値がＲで
ある抵抗素子の両端に寄生容量Ｃが接続された１段Π型
モデルであり、２０２は、抵抗値が２Ｒである抵抗素子
の中間位置に寄生容量Ｃが接続された１段Ｔ型モデルで
ある。従来の回路シミュレーション装置および回路シミ
ュレーション方法では、抵抗素子がこのようなモデルに
変換された後、回路のシミュレーションが実行される。
ある抵抗素子の両端に寄生容量Ｃが接続された１段Π型
モデルであり、２０２は、抵抗値が２Ｒである抵抗素子
の中間位置に寄生容量Ｃが接続された１段Ｔ型モデルで
ある。従来の回路シミュレーション装置および回路シミ
ュレーション方法では、抵抗素子がこのようなモデルに
変換された後、回路のシミュレーションが実行される。
【０００４】また、集積回路の半導体の接合部への印加
電圧に対するその接合部の容量の非線形特性を考慮する
ために、印加電圧に対して線形なキャパシタの代わりに
ダイオードを接続するダイオードモデルが使用される場
合がある。
電圧に対するその接合部の容量の非線形特性を考慮する
ために、印加電圧に対して線形なキャパシタの代わりに
ダイオードを接続するダイオードモデルが使用される場
合がある。
【０００５】さらに、寄生容量をより正確にモデル化す
る場合には、図１３、図１４（ａ）および図１４（ｃ）
に示すような１段のモデルではなく、図１４（ｂ）およ
び図１４（ｄ）に示すような例えば１０段などの多段の
モデルが使用される。
る場合には、図１３、図１４（ａ）および図１４（ｃ）
に示すような１段のモデルではなく、図１４（ｂ）およ
び図１４（ｄ）に示すような例えば１０段などの多段の
モデルが使用される。
【０００６】なお、本発明に関連するものとして、特開
平１０−１２４５６７号公報や特開平１０−９８１０４
号公報に記載された装置などがある。
平１０−１２４５６７号公報や特開平１０−９８１０４
号公報に記載された装置などがある。
【０００７】
【発明が解決しようとする課題】従来の回路シミュレー
ション装置および回路シミュレーション方法は以上のよ
うに構成されているので、シミュレーションに必要とさ
れる精度のモデルを得るために、少なくともその精度が
得られるように経験的に余裕を持たせてモデルの段数を
大雑把に（例えば１０段などに）決定しなければなら
ず、シミュレーションに必要な精度に則した段数を選択
することが困難であり、モデルの段数が大きい分だけシ
ミュレーションに要する時間が増加してしまうなどの課
題があった。
ション装置および回路シミュレーション方法は以上のよ
うに構成されているので、シミュレーションに必要とさ
れる精度のモデルを得るために、少なくともその精度が
得られるように経験的に余裕を持たせてモデルの段数を
大雑把に（例えば１０段などに）決定しなければなら
ず、シミュレーションに必要な精度に則した段数を選択
することが困難であり、モデルの段数が大きい分だけシ
ミュレーションに要する時間が増加してしまうなどの課
題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、抵抗素子の各端子の電位に基づい
て各端子における寄生容量値を計算し、それらの端子に
おける寄生容量値の比に基づいてその抵抗素子に対する
モデルの段数を計算するようにして、シミュレーション
に必要な精度に則した最適な段数を選択し、シミュレー
ションに要する時間を低減することができる回路シミュ
レーション装置および回路シミュレーション方法を得る
ことを目的とする。
めになされたもので、抵抗素子の各端子の電位に基づい
て各端子における寄生容量値を計算し、それらの端子に
おける寄生容量値の比に基づいてその抵抗素子に対する
モデルの段数を計算するようにして、シミュレーション
に必要な精度に則した最適な段数を選択し、シミュレー
ションに要する時間を低減することができる回路シミュ
レーション装置および回路シミュレーション方法を得る
ことを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る回路シミ
ュレーション装置は、回路のうちの抵抗素子の第１の端
子の電位に基づいて第１の端子における寄生容量値を計
算し、第２の端子の電位に基づいて第２の端子における
寄生容量値を計算する容量値計算手段と、第１の端子に
おける寄生容量値と第２の端子における寄生容量値との
比に基づいて、抵抗素子に対するダイオードモデルの段
数を計算する段数計算手段と、抵抗素子を、段数計算手
段により計算された段数のダイオードモデルに変換する
変換手段と、抵抗素子をダイオードモデルに変換した後
の回路をシミュレーションするシミュレーション手段と
を備えるものである。
ュレーション装置は、回路のうちの抵抗素子の第１の端
子の電位に基づいて第１の端子における寄生容量値を計
算し、第２の端子の電位に基づいて第２の端子における
寄生容量値を計算する容量値計算手段と、第１の端子に
おける寄生容量値と第２の端子における寄生容量値との
比に基づいて、抵抗素子に対するダイオードモデルの段
数を計算する段数計算手段と、抵抗素子を、段数計算手
段により計算された段数のダイオードモデルに変換する
変換手段と、抵抗素子をダイオードモデルに変換した後
の回路をシミュレーションするシミュレーション手段と
を備えるものである。
【００１０】この発明に係る回路シミュレーション装置
は、抵抗素子の第１の端子の電位を接地電位とし、第２
の端子の電位を電源電圧の高電位側の電位として、第１
の端子における寄生容量値と第２の端子における寄生容
量値を計算するものである。
は、抵抗素子の第１の端子の電位を接地電位とし、第２
の端子の電位を電源電圧の高電位側の電位として、第１
の端子における寄生容量値と第２の端子における寄生容
量値を計算するものである。
【００１１】この発明に係る回路シミュレーション装置
は、積層された半導体のうちの第１の層で構成される抵
抗素子について、式（１）に基づいて、第１または第２
の端子における寄生容量値Ｃｂｃを計算するとともに、
式（２）に基づいて、ダイオードモデルの段数ｎを計算
するものである。
は、積層された半導体のうちの第１の層で構成される抵
抗素子について、式（１）に基づいて、第１または第２
の端子における寄生容量値Ｃｂｃを計算するとともに、
式（２）に基づいて、ダイオードモデルの段数ｎを計算
するものである。
【００１２】この発明に係る回路シミュレーション方法
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
するステップと、第１の端子における寄生容量値と第２
の端子における寄生容量値との比に基づいて、抵抗素子
に対するダイオードモデルの段数を計算するステップ
と、抵抗素子を、計算した段数のダイオードモデルに変
換するステップと、抵抗素子をダイオードモデルに変換
した後の回路をシミュレーションするステップとを備え
るものである。
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
するステップと、第１の端子における寄生容量値と第２
の端子における寄生容量値との比に基づいて、抵抗素子
に対するダイオードモデルの段数を計算するステップ
と、抵抗素子を、計算した段数のダイオードモデルに変
換するステップと、抵抗素子をダイオードモデルに変換
した後の回路をシミュレーションするステップとを備え
るものである。
【００１３】この発明に係る回路シミュレーション装置
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
する容量値計算手段と、第１の端子における寄生容量値
と第２の端子における寄生容量値との比に基づいて、抵
抗素子に対するΠ型またはＴ型ダイオードモデルの段数
を計算する段数計算手段と、抵抗素子のＲＣ均一分布モ
デルでの入出力関係と抵抗素子のｍ段Π型モデルまたは
ｍ段Ｔ型モデルでの入出力関係との差に基づいて、回路
動作時における角周波数、抵抗素子の総抵抗値および抵
抗素子の総容量値の積の最大許容値を所定の範囲の各段
数について計算し、その積が最大許容値以下になる段数
のうちの最小の段数をΠ型またはＴ型ダイオードモデル
の段数に選択する段数選択手段と、抵抗素子を、段数計
算手段により計算された段数と段数選択手段により選択
された段数のうちの大きい方の段数のΠ型またはＴ型ダ
イオードモデルに変換する変換手段と、抵抗素子をΠ型
またはＴ型ダイオードモデルに変換した後の回路をシミ
ュレーションするシミュレーション手段とを備えるもの
である。
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
する容量値計算手段と、第１の端子における寄生容量値
と第２の端子における寄生容量値との比に基づいて、抵
抗素子に対するΠ型またはＴ型ダイオードモデルの段数
を計算する段数計算手段と、抵抗素子のＲＣ均一分布モ
デルでの入出力関係と抵抗素子のｍ段Π型モデルまたは
ｍ段Ｔ型モデルでの入出力関係との差に基づいて、回路
動作時における角周波数、抵抗素子の総抵抗値および抵
抗素子の総容量値の積の最大許容値を所定の範囲の各段
数について計算し、その積が最大許容値以下になる段数
のうちの最小の段数をΠ型またはＴ型ダイオードモデル
の段数に選択する段数選択手段と、抵抗素子を、段数計
算手段により計算された段数と段数選択手段により選択
された段数のうちの大きい方の段数のΠ型またはＴ型ダ
イオードモデルに変換する変換手段と、抵抗素子をΠ型
またはＴ型ダイオードモデルに変換した後の回路をシミ
ュレーションするシミュレーション手段とを備えるもの
である。
【００１４】この発明に係る回路シミュレーション装置
は、抵抗素子の第１の端子の電位を接地電位とし、第２
の端子の電位を電源電圧の高電位側の電位として、第１
の端子における寄生容量値と第２の端子における寄生容
量値を計算するものである。
は、抵抗素子の第１の端子の電位を接地電位とし、第２
の端子の電位を電源電圧の高電位側の電位として、第１
の端子における寄生容量値と第２の端子における寄生容
量値を計算するものである。
【００１５】この発明に係る回路シミュレーション方法
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
するステップと、第１の端子における寄生容量値と第２
の端子における寄生容量値との比に基づいて、抵抗素子
に対するΠ型またはＴ型ダイオードモデルの段数を計算
するステップと、抵抗素子のＲＣ均一分布モデルでの入
出力関係と抵抗素子のｍ段Π型モデルまたはｍ段Ｔ型モ
デルでの入出力関係との差に基づいて、回路動作時おけ
る角周波数、抵抗素子の総抵抗値および抵抗素子の総容
量値の積の最大許容値を所定の範囲の各段数について計
算し、その積が最大許容値以下になる段数のうちの最小
の段数をΠ型またはＴ型ダイオードモデルの段数に選択
するステップと、抵抗素子を、計算した段数と選択した
段数のうちの大きい方の段数のΠ型またはＴ型ダイオー
ドモデルに変換するステップと、抵抗素子をΠ型または
Ｔ型ダイオードモデルに変換した後の回路をシミュレー
ションするステップとを備えるものである。
は、回路のうちの抵抗素子の第１の端子の電位に基づい
て第１の端子における寄生容量値を計算し、第２の端子
の電位に基づいて第２の端子における寄生容量値を計算
するステップと、第１の端子における寄生容量値と第２
の端子における寄生容量値との比に基づいて、抵抗素子
に対するΠ型またはＴ型ダイオードモデルの段数を計算
するステップと、抵抗素子のＲＣ均一分布モデルでの入
出力関係と抵抗素子のｍ段Π型モデルまたはｍ段Ｔ型モ
デルでの入出力関係との差に基づいて、回路動作時おけ
る角周波数、抵抗素子の総抵抗値および抵抗素子の総容
量値の積の最大許容値を所定の範囲の各段数について計
算し、その積が最大許容値以下になる段数のうちの最小
の段数をΠ型またはＴ型ダイオードモデルの段数に選択
するステップと、抵抗素子を、計算した段数と選択した
段数のうちの大きい方の段数のΠ型またはＴ型ダイオー
ドモデルに変換するステップと、抵抗素子をΠ型または
Ｔ型ダイオードモデルに変換した後の回路をシミュレー
ションするステップとを備えるものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
回路シミュレーション装置の構成を示すブロック図であ
る。図２は、集積回路に形成される抵抗素子の一例を示
す平面図および断面図である。図３は、半導体の接合部
に印加される電圧と、その接合部の容量値との関係の一
例を示す図である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
回路シミュレーション装置の構成を示すブロック図であ
る。図２は、集積回路に形成される抵抗素子の一例を示
す平面図および断面図である。図３は、半導体の接合部
に印加される電圧と、その接合部の容量値との関係の一
例を示す図である。
【００１７】図１において、１は回路シミュレーション
装置であり、２は、シミュレーション対象の回路のデー
タであるネットリスト２１を記録した記録媒体である。
図２において、４１は、抵抗素子における電気抵抗を生
ずるｐ型半導体層（第１の層）であり、４２および４３
は、ｐ型半導体層４１に接続された端子である。４４
は、ｐ型半導体層４１に接合したｎ型半導体層（第２の
層）であり、４５は、ｎ型半導体層４４のｎ＋部に接続
されたエピ端子である。
装置であり、２は、シミュレーション対象の回路のデー
タであるネットリスト２１を記録した記録媒体である。
図２において、４１は、抵抗素子における電気抵抗を生
ずるｐ型半導体層（第１の層）であり、４２および４３
は、ｐ型半導体層４１に接続された端子である。４４
は、ｐ型半導体層４１に接合したｎ型半導体層（第２の
層）であり、４５は、ｎ型半導体層４４のｎ＋部に接続
されたエピ端子である。
【００１８】図１の回路シミュレーション装置１におい
て、１１は、記録媒体２からネットリスト２１を読み出
し、そのネットリストに記述された回路のＤＣ動作（す
なわち、回路に対する入力信号が直流信号であるときの
動作）時におけるシミュレーション（ＤＣ動作点解析）
を回路シミュレータ部１２に実行させ、そのシミュレー
ションの結果のうち各抵抗素子の端子４２，４３の電位
などのデータを端子間容量比計算手段１３に出力すると
ともに、読み出したネットリストを端子間容量比計算手
段１３およびネットリスト修正手段１５に供給し、ネッ
トリスト修正手段１５により修正されたネットリストを
回路シミュレータ部１２に実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する制御部
である。
て、１１は、記録媒体２からネットリスト２１を読み出
し、そのネットリストに記述された回路のＤＣ動作（す
なわち、回路に対する入力信号が直流信号であるときの
動作）時におけるシミュレーション（ＤＣ動作点解析）
を回路シミュレータ部１２に実行させ、そのシミュレー
ションの結果のうち各抵抗素子の端子４２，４３の電位
などのデータを端子間容量比計算手段１３に出力すると
ともに、読み出したネットリストを端子間容量比計算手
段１３およびネットリスト修正手段１５に供給し、ネッ
トリスト修正手段１５により修正されたネットリストを
回路シミュレータ部１２に実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する制御部
である。
【００１９】１２は、制御部１１により供給されたネッ
トリストに基づいて、そのネットリストで記述された回
路のシミュレーションを実行する回路シミュレータ部
（シミュレーション手段）である。
トリストに基づいて、そのネットリストで記述された回
路のシミュレーションを実行する回路シミュレータ部
（シミュレーション手段）である。
【００２０】１３は、制御部１１より供給される抵抗素
子の各端子４２，４３の電位のデータを受け取り、式
（３）で表される抵抗素子の２つの端子４２，４３に対
する寄生容量Ｃｂｃの比Ｃｒを式（４）に従って計算す
る端子間容量比計算手段（容量値計算手段）である。図
３は、その電位Ｖｂｃと寄生容量Ｃｂｃとの関係の一例
を示している。 Ｃｂｃ ＝ ＣＪ０・（１−Ｖｂｃ／ＶＪ）-M ・・・（３） ただし、Ｖｂｃは、抵抗素子を構成する第１の層（例え
ば、ｐ型半導体層４１）と接合する第２の層（例えば、
ｎ型半導体層４４）と、抵抗素子のいずれかの端子との
間の電圧であり、ＣＪ０は、第１の層と第２の層との接
合部に印加される電圧が０であるときの第１の層と第２
の層との接合容量であり、ＶＪは、第１および第２の層
による拡散電位であり、Ｍは、接合容量の印加電圧に対
する依存性を表す、第１および第２の層の物性に基づい
た接合容量勾配係数である。
子の各端子４２，４３の電位のデータを受け取り、式
（３）で表される抵抗素子の２つの端子４２，４３に対
する寄生容量Ｃｂｃの比Ｃｒを式（４）に従って計算す
る端子間容量比計算手段（容量値計算手段）である。図
３は、その電位Ｖｂｃと寄生容量Ｃｂｃとの関係の一例
を示している。 Ｃｂｃ ＝ ＣＪ０・（１−Ｖｂｃ／ＶＪ）-M ・・・（３） ただし、Ｖｂｃは、抵抗素子を構成する第１の層（例え
ば、ｐ型半導体層４１）と接合する第２の層（例えば、
ｎ型半導体層４４）と、抵抗素子のいずれかの端子との
間の電圧であり、ＣＪ０は、第１の層と第２の層との接
合部に印加される電圧が０であるときの第１の層と第２
の層との接合容量であり、ＶＪは、第１および第２の層
による拡散電位であり、Ｍは、接合容量の印加電圧に対
する依存性を表す、第１および第２の層の物性に基づい
た接合容量勾配係数である。
【００２１】 ただし、Ｖ１は、回路動作時における抵抗素子の一方の
端子４２の電位であり、Ｖ２は、回路動作時における抵
抗素子の他方の端子４３の電位であり、Ｖｅは、回路動
作時におけるエピ端子４５の電位である。
端子４２の電位であり、Ｖ２は、回路動作時における抵
抗素子の他方の端子４３の電位であり、Ｖｅは、回路動
作時におけるエピ端子４５の電位である。
【００２２】１４は、容量比Ｃｒに基づいて、式（５）
を満足するダイオードモデルの段数ｎを計算（選択）す
る最適段数計算手段（段数計算手段）である。 Ｐn-1 ≦ Ｃｒ ＜ Ｐn ・・・（５） ただし、Ｐは、回路のシミュレーションに要求される抵
抗素子における寄生容量値の精度に基づいて設定される
実数で、値が１より大きい定数である。例えば、抵抗素
子の寄生容量値の印加電圧に対する依存性を示す理論値
との誤差を約１０％以下にするためには、Ｐを約１．２
に設定する。
を満足するダイオードモデルの段数ｎを計算（選択）す
る最適段数計算手段（段数計算手段）である。 Ｐn-1 ≦ Ｃｒ ＜ Ｐn ・・・（５） ただし、Ｐは、回路のシミュレーションに要求される抵
抗素子における寄生容量値の精度に基づいて設定される
実数で、値が１より大きい定数である。例えば、抵抗素
子の寄生容量値の印加電圧に対する依存性を示す理論値
との誤差を約１０％以下にするためには、Ｐを約１．２
に設定する。
【００２３】１５は、ネットリストの抵抗素子のデータ
（例えば１段Π型モデルや１段Ｔ型モデルのデータ）
を、最適段数計算手段１４により計算された段数ｎのダ
イオードモデルに変換して、ネットリストを修正するネ
ットリスト修正手段（変換手段）である。
（例えば１段Π型モデルや１段Ｔ型モデルのデータ）
を、最適段数計算手段１４により計算された段数ｎのダ
イオードモデルに変換して、ネットリストを修正するネ
ットリスト修正手段（変換手段）である。
【００２４】次に動作について説明する。図４は、実施
の形態１による回路シミュレーション装置の動作につい
て説明するフローチャートである。図５は、１段Π型モ
デルとｎ段のダイオードモデルを示す回路図である。
の形態１による回路シミュレーション装置の動作につい
て説明するフローチャートである。図５は、１段Π型モ
デルとｎ段のダイオードモデルを示す回路図である。
【００２５】まず、ステップＳＴ１において、回路シミ
ュレーション装置１の制御部１１は、記録媒体２からネ
ットリスト２１を読み出し、回路シミュレータ部１２と
ネットリスト修正手段１５とに供給する。回路シミュレ
ータ部１２は、制御部１１により供給されたネットリス
トに基づいて、そのネットリストに記述された回路のＤ
Ｃ動作時におけるシミュレーションを実行し、そのシミ
ュレーションの結果を制御部１１に供給する。制御部１
１は、そのシミュレーションの結果のうち各抵抗素子の
端子４２，４３の電位などのデータを端子間容量比計算
手段１３に出力する。
ュレーション装置１の制御部１１は、記録媒体２からネ
ットリスト２１を読み出し、回路シミュレータ部１２と
ネットリスト修正手段１５とに供給する。回路シミュレ
ータ部１２は、制御部１１により供給されたネットリス
トに基づいて、そのネットリストに記述された回路のＤ
Ｃ動作時におけるシミュレーションを実行し、そのシミ
ュレーションの結果を制御部１１に供給する。制御部１
１は、そのシミュレーションの結果のうち各抵抗素子の
端子４２，４３の電位などのデータを端子間容量比計算
手段１３に出力する。
【００２６】そしてステップＳＴ２において、端子間容
量比計算手段１３は、制御部１１より供給されるネット
リストおよびそのネットリスト内の抵抗素子の各端子４
２，４３の電位のデータを受け取り、式（３）で表され
る抵抗素子の２つの端子４２，４３に対する寄生容量Ｃ
ｂｃの比Ｃｒを式（４）に従って計算し、その容量比Ｃ
ｒを最適段数計算手段１４に出力し、ステップＳＴ３に
おいて、最適段数計算手段１４は、容量比Ｃｒに基づい
て、式（５）を満足するダイオードモデルの段数ｎを計
算し、その段数ｎをネットリスト修正手段１５に出力す
る。
量比計算手段１３は、制御部１１より供給されるネット
リストおよびそのネットリスト内の抵抗素子の各端子４
２，４３の電位のデータを受け取り、式（３）で表され
る抵抗素子の２つの端子４２，４３に対する寄生容量Ｃ
ｂｃの比Ｃｒを式（４）に従って計算し、その容量比Ｃ
ｒを最適段数計算手段１４に出力し、ステップＳＴ３に
おいて、最適段数計算手段１４は、容量比Ｃｒに基づい
て、式（５）を満足するダイオードモデルの段数ｎを計
算し、その段数ｎをネットリスト修正手段１５に出力す
る。
【００２７】ステップＳＴ４において、ネットリスト修
正手段１５は、ネットリストの抵抗素子のデータを、最
適段数計算手段１４により計算された段数ｎのダイオー
ドモデルに変換して、ネットリストを修正し、修正後の
ネットリストを制御部１１に出力する。例えば、図５
（ａ）に示す１段Π型モデルのデータが、図５（ｂ）に
示すｎ段のダイオードモデルに変換される。
正手段１５は、ネットリストの抵抗素子のデータを、最
適段数計算手段１４により計算された段数ｎのダイオー
ドモデルに変換して、ネットリストを修正し、修正後の
ネットリストを制御部１１に出力する。例えば、図５
（ａ）に示す１段Π型モデルのデータが、図５（ｂ）に
示すｎ段のダイオードモデルに変換される。
【００２８】そしてステップＳＴ５において、制御部１
１は、その修正後のネットリストを回路シミュレータ部
１２に供給し、修正後のネットリストに記述された回路
のシミュレーションを実行させ、そのシミュレーション
の結果を図示せぬ所定の外部装置に出力する。なお、こ
のときは、ＤＣ動作時のシミュレーションではなく、実
際の周波数での動作時のシミュレーションが実行され
る。
１は、その修正後のネットリストを回路シミュレータ部
１２に供給し、修正後のネットリストに記述された回路
のシミュレーションを実行させ、そのシミュレーション
の結果を図示せぬ所定の外部装置に出力する。なお、こ
のときは、ＤＣ動作時のシミュレーションではなく、実
際の周波数での動作時のシミュレーションが実行され
る。
【００２９】以上のように、この実施の形態１によれ
ば、回路のＤＣ動作時におけるシミュレーションの結果
に基づいて抵抗素子の２つの端子における寄生容量を計
算し、所定の精度を確保するように、その容量の比に基
づいて抵抗素子を表現するダイオードモデルの段数を計
算するようにしたので、予め設定された精度に則した段
数が選択され、その精度を保ちつつモデルの段数を低減
することができ、回路シミュレーションに要する時間を
低減することができるという効果が得られる。
ば、回路のＤＣ動作時におけるシミュレーションの結果
に基づいて抵抗素子の２つの端子における寄生容量を計
算し、所定の精度を確保するように、その容量の比に基
づいて抵抗素子を表現するダイオードモデルの段数を計
算するようにしたので、予め設定された精度に則した段
数が選択され、その精度を保ちつつモデルの段数を低減
することができ、回路シミュレーションに要する時間を
低減することができるという効果が得られる。
【００３０】また、実施の形態１によれば、抵抗素子を
ダイオードモデルに変換しているため、寄生容量値の電
圧依存性を表現することができ、より実際の抵抗素子に
則したモデルで抵抗素子を表現することができるという
効果が得られる。
ダイオードモデルに変換しているため、寄生容量値の電
圧依存性を表現することができ、より実際の抵抗素子に
則したモデルで抵抗素子を表現することができるという
効果が得られる。
【００３１】なお、いわゆるコンピュータを使用して、
上記制御部１１などの処理をソフトウェアとして実現す
るようにしてもよい。
上記制御部１１などの処理をソフトウェアとして実現す
るようにしてもよい。
【００３２】実施の形態２．この発明の実施の形態２に
よる回路シミュレーション装置の構成は、制御部１１お
よび端子間容量比計算手段１３を除き、実施の形態１の
ものと同様であるので、実施の形態２における制御部１
１および端子間容量比計算手段１３の構成についてだけ
説明をする。
よる回路シミュレーション装置の構成は、制御部１１お
よび端子間容量比計算手段１３を除き、実施の形態１の
ものと同様であるので、実施の形態２における制御部１
１および端子間容量比計算手段１３の構成についてだけ
説明をする。
【００３３】実施の形態２における制御部１１は、記録
媒体２からネットリスト２１を読み出し、端子間容量比
計算手段１３およびネットリスト修正手段１５に供給
し、ネットリスト修正手段１５により修正されたネット
リストを回路シミュレータ部１２に実行させ、そのシミ
ュレーションの結果を図示せぬ所定の外部装置に出力す
るものである。
媒体２からネットリスト２１を読み出し、端子間容量比
計算手段１３およびネットリスト修正手段１５に供給
し、ネットリスト修正手段１５により修正されたネット
リストを回路シミュレータ部１２に実行させ、そのシミ
ュレーションの結果を図示せぬ所定の外部装置に出力す
るものである。
【００３４】端子間容量比計算手段１３は、供給された
ネットリストに記述された回路のうちの各抵抗素子の一
方の端子の電位を接地電位（＝０ボルト）とし、他方の
端子の電位を電源電圧の高電位側の電位Ｖｃｃとして容
量比Ｃｒを計算するものである。
ネットリストに記述された回路のうちの各抵抗素子の一
方の端子の電位を接地電位（＝０ボルト）とし、他方の
端子の電位を電源電圧の高電位側の電位Ｖｃｃとして容
量比Ｃｒを計算するものである。
【００３５】次に動作について説明する。図６は、実施
の形態２による回路シミュレーション装置の動作につい
て説明するフローチャートである。
の形態２による回路シミュレーション装置の動作につい
て説明するフローチャートである。
【００３６】まず、ステップＳＴ２１において、回路シ
ミュレーション装置１の制御部１１は、記録媒体２から
ネットリスト２１を読み出し、端子間容量比計算手段１
３およびネットリスト修正手段１５に供給する。端子間
容量比計算手段１３は、制御部１１より供給されたネッ
トリストに記述された回路のうちの各抵抗素子の一方の
端子の電位を接地電位（＝０ボルト）とし、他方の端子
の電位を電源電圧の高電位側の電位Ｖｃｃとして式
（６）に従って容量比Ｃｒを計算し、その容量比Ｃｒを
最適段数計算手段１４に出力する。
ミュレーション装置１の制御部１１は、記録媒体２から
ネットリスト２１を読み出し、端子間容量比計算手段１
３およびネットリスト修正手段１５に供給する。端子間
容量比計算手段１３は、制御部１１より供給されたネッ
トリストに記述された回路のうちの各抵抗素子の一方の
端子の電位を接地電位（＝０ボルト）とし、他方の端子
の電位を電源電圧の高電位側の電位Ｖｃｃとして式
（６）に従って容量比Ｃｒを計算し、その容量比Ｃｒを
最適段数計算手段１４に出力する。
【００３７】そして、ステップＳＴ２２において、最適
段数計算手段１４は、容量比Ｃｒに基づいて、式（５）
を満足するダイオードモデルの段数ｎを計算し、その段
数ｎをネットリスト修正手段１５に出力する。ステップ
ＳＴ２３において、ネットリスト修正手段１５は、ネッ
トリストの抵抗素子のデータを、最適段数計算手段１４
により計算された段数ｎのダイオードモデルに変換し
て、ネットリストを修正し、修正後のネットリストを制
御部１１に出力する。
段数計算手段１４は、容量比Ｃｒに基づいて、式（５）
を満足するダイオードモデルの段数ｎを計算し、その段
数ｎをネットリスト修正手段１５に出力する。ステップ
ＳＴ２３において、ネットリスト修正手段１５は、ネッ
トリストの抵抗素子のデータを、最適段数計算手段１４
により計算された段数ｎのダイオードモデルに変換し
て、ネットリストを修正し、修正後のネットリストを制
御部１１に出力する。
【００３８】そしてステップＳＴ２４において、制御部
１１は、その修正後のネットリストを回路シミュレータ
部１２に供給し、修正後のネットリストに記述された回
路のシミュレーションを実行させ、そのシミュレーショ
ンの結果を図示せぬ所定の外部装置に出力する。なお、
このときは、ＤＣ動作時のシミュレーションではなく、
実際の周波数での動作時のシミュレーションが実行され
る。
１１は、その修正後のネットリストを回路シミュレータ
部１２に供給し、修正後のネットリストに記述された回
路のシミュレーションを実行させ、そのシミュレーショ
ンの結果を図示せぬ所定の外部装置に出力する。なお、
このときは、ＤＣ動作時のシミュレーションではなく、
実際の周波数での動作時のシミュレーションが実行され
る。
【００３９】以上のように、この実施の形態２によれ
ば、ＤＣ動作時におけるシミュレーションにより計算さ
れた抵抗素子の端子の電位の代わりに、抵抗素子の一方
の端子の電位を接地電位とし、他方の端子の電位を電源
電圧の高電位側の電位とすることにより、容量比Ｃｒの
値として、容量比Ｃｒの最大値を使用してモデルの段数
を決定するようにしたので、実施の形態１による効果の
他、ＤＣ動作時のシミュレーションを実行することな
く、抵抗に印加されうるいずれの電圧に対しても十分な
精度を得られるモデルの段数を計算することができると
いう効果が得られる。
ば、ＤＣ動作時におけるシミュレーションにより計算さ
れた抵抗素子の端子の電位の代わりに、抵抗素子の一方
の端子の電位を接地電位とし、他方の端子の電位を電源
電圧の高電位側の電位とすることにより、容量比Ｃｒの
値として、容量比Ｃｒの最大値を使用してモデルの段数
を決定するようにしたので、実施の形態１による効果の
他、ＤＣ動作時のシミュレーションを実行することな
く、抵抗に印加されうるいずれの電圧に対しても十分な
精度を得られるモデルの段数を計算することができると
いう効果が得られる。
【００４０】実施の形態３．図７は、この発明の実施の
形態３による回路シミュレーション装置の構成を示すブ
ロック図である。図８は、寄生容量を有する抵抗素子を
示す図である。図９は、ｍ段Π型モデルの一例を示す回
路図である。
形態３による回路シミュレーション装置の構成を示すブ
ロック図である。図８は、寄生容量を有する抵抗素子を
示す図である。図９は、ｍ段Π型モデルの一例を示す回
路図である。
【００４１】図７において、１１Ａは、記録媒体２から
ネットリスト２１を読み出し、そのネットリスト２１に
記述された回路のＤＣ動作時におけるシミュレーション
を回路シミュレータ部１２に実行させ、そのシミュレー
ションの結果のうち各抵抗素子の端子の電位などのデー
タを端子間容量比計算手段１３に出力するとともに、読
み出したネットリスト２１を端子間容量比計算手段１
３、最大ωＲＣ値計算手段１６およびネットリスト修正
手段１５Ａに供給し、ネットリスト修正手段１５Ａによ
り修正されたネットリストを回路シミュレータ部１２に
実行させ、そのシミュレーションの結果を図示せぬ所定
の外部装置に出力する制御部である。
ネットリスト２１を読み出し、そのネットリスト２１に
記述された回路のＤＣ動作時におけるシミュレーション
を回路シミュレータ部１２に実行させ、そのシミュレー
ションの結果のうち各抵抗素子の端子の電位などのデー
タを端子間容量比計算手段１３に出力するとともに、読
み出したネットリスト２１を端子間容量比計算手段１
３、最大ωＲＣ値計算手段１６およびネットリスト修正
手段１５Ａに供給し、ネットリスト修正手段１５Ａによ
り修正されたネットリストを回路シミュレータ部１２に
実行させ、そのシミュレーションの結果を図示せぬ所定
の外部装置に出力する制御部である。
【００４２】１４Ａは、容量比Ｃｒに基づいて、式
（５）を満足するΠ型（またはＴ型）モデルの段数を計
算する第１の段数計算手段（段数計算手段）である。
（５）を満足するΠ型（またはＴ型）モデルの段数を計
算する第１の段数計算手段（段数計算手段）である。
【００４３】１６は、制御部１１Ａにより供給されるネ
ットリストに基づいて、抵抗素子のＲＣ均一分布モデル
での入出力関係と抵抗素子のｍ段Π型モデル（またはｍ
段Ｔ型モデル）での入出力関係との差に基づいて、回路
動作時おける最大角周波数ω、抵抗素子の総抵抗値Ｒお
よび抵抗素子の総容量値Ｃの積の値（以下、ωＲＣ値と
いう）の最大許容値を各段数ｍについて計算する最大ω
ＲＣ値計算手段（段数選択手段）である。
ットリストに基づいて、抵抗素子のＲＣ均一分布モデル
での入出力関係と抵抗素子のｍ段Π型モデル（またはｍ
段Ｔ型モデル）での入出力関係との差に基づいて、回路
動作時おける最大角周波数ω、抵抗素子の総抵抗値Ｒお
よび抵抗素子の総容量値Ｃの積の値（以下、ωＲＣ値と
いう）の最大許容値を各段数ｍについて計算する最大ω
ＲＣ値計算手段（段数選択手段）である。
【００４４】ここで、図８に示すＲＣ均一分布モデルの
４端子回路としての入出力の関係は、式（７）に示すよ
うになる。 ただし、Ｚ＝√（Ｒ／（ｊωＣ））、θ＝√（ｊωＣ
Ｒ）、Ｒ＝ｒ×Ｌ、Ｃ＝ｃ×Ｌ、ω＝２πｆとし、さら
に、Ｌは端子間の距離とし、ｒは単位長さ当たりの抵抗
値とし、ｃは単位長さ当たりの容量値とし、ｆは回路動
作時の周波数とする。また、Ｖｉは入力電圧とし、Ｉｉ
は入力電流とし、Ｖｏは出力電圧とし、Ｉｏは出力電流
とする。
４端子回路としての入出力の関係は、式（７）に示すよ
うになる。 ただし、Ｚ＝√（Ｒ／（ｊωＣ））、θ＝√（ｊωＣ
Ｒ）、Ｒ＝ｒ×Ｌ、Ｃ＝ｃ×Ｌ、ω＝２πｆとし、さら
に、Ｌは端子間の距離とし、ｒは単位長さ当たりの抵抗
値とし、ｃは単位長さ当たりの容量値とし、ｆは回路動
作時の周波数とする。また、Ｖｉは入力電圧とし、Ｉｉ
は入力電流とし、Ｖｏは出力電圧とし、Ｉｏは出力電流
とする。
【００４５】一方、図９に示すｍ段Π型モデルの４端子
回路としての入出力の関係は、例えば「小区間分割によ
る分布定数線路の集中定数近似」（山口著、１９９７年
電子情報通信学会基礎・境界ソサイエティ大会 Ａ−１
−２６）に記載されているように、式（８）に示すよう
になる。 ただし、式（８）におけるＡｍ（θ）、Ｂｍ（θ）およ
びＣｍ（θ）は、以下のようになる。
回路としての入出力の関係は、例えば「小区間分割によ
る分布定数線路の集中定数近似」（山口著、１９９７年
電子情報通信学会基礎・境界ソサイエティ大会 Ａ−１
−２６）に記載されているように、式（８）に示すよう
になる。 ただし、式（８）におけるＡｍ（θ）、Ｂｍ（θ）およ
びＣｍ（θ）は、以下のようになる。
【００４６】
【００４７】
【００４８】
【００４９】そして、最大ωＲＣ値計算手段１６は、予
め設定された上述の２つのモデル（式（７）と式
（８））間で、例えば式（７）における出力電流Ｉｏが
０であるときのＶｏ／Ｖｉ値に対する許容誤差内に、式
（８）のＶｏ／Ｖｉ値が入るようなωＲＣ値の最大値を
ｍ段Π型モデルの各段数ｍについて計算する。
め設定された上述の２つのモデル（式（７）と式
（８））間で、例えば式（７）における出力電流Ｉｏが
０であるときのＶｏ／Ｖｉ値に対する許容誤差内に、式
（８）のＶｏ／Ｖｉ値が入るようなωＲＣ値の最大値を
ｍ段Π型モデルの各段数ｍについて計算する。
【００５０】１７は、ωＲＣ値が最大ωＲＣ値計算手段
１６により計算された最大許容値以下になる段数のうち
の最小の段数をΠ型（またはＴ型）モデルの段数に選択
する第２の段数計算手段（段数選択手段）である。１８
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）モデルの段数に選
択する選択手段である。
１６により計算された最大許容値以下になる段数のうち
の最小の段数をΠ型（またはＴ型）モデルの段数に選択
する第２の段数計算手段（段数選択手段）である。１８
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）モデルの段数に選
択する選択手段である。
【００５１】１５Ａは、ネットリストの抵抗素子のデー
タを、選択手段１８により選択された段数のΠ型（また
はＴ型）ダイオードモデルに変換して、ネットリストを
修正するネットリスト修正手段（変換手段）である。
タを、選択手段１８により選択された段数のΠ型（また
はＴ型）ダイオードモデルに変換して、ネットリストを
修正するネットリスト修正手段（変換手段）である。
【００５２】図７におけるその他の構成要素は、実施の
形態１（図１）のものと同様であるので、その説明を省
略する。
形態１（図１）のものと同様であるので、その説明を省
略する。
【００５３】次に動作について説明する。図１０は、実
施の形態３による回路シミュレーション装置の動作につ
いて説明するフローチャートである。図１１は、モデル
の段数とその段数のωＲＣ値の最大許容値との関係の一
例を示す図である。
施の形態３による回路シミュレーション装置の動作につ
いて説明するフローチャートである。図１１は、モデル
の段数とその段数のωＲＣ値の最大許容値との関係の一
例を示す図である。
【００５４】まず、ステップＳＴ４１において、回路シ
ミュレーション装置１の制御部１１Ａは、記録媒体２か
らネットリスト２１を読み出し、回路シミュレータ部１
２、ネットリスト修正手段１５および最大ωＲＣ値計算
手段１６に供給する。回路シミュレータ部１２は、制御
部１１Ａにより供給されたネットリストに基づいて、そ
のネットリストに記述された回路のＤＣ動作時における
シミュレーションを実行し、そのシミュレーションの結
果を制御部１１Ａに供給する。制御部１１Ａは、そのシ
ミュレーションの結果のうち各抵抗素子の端子の電位な
どのデータを端子間容量比計算手段１３に出力する。
ミュレーション装置１の制御部１１Ａは、記録媒体２か
らネットリスト２１を読み出し、回路シミュレータ部１
２、ネットリスト修正手段１５および最大ωＲＣ値計算
手段１６に供給する。回路シミュレータ部１２は、制御
部１１Ａにより供給されたネットリストに基づいて、そ
のネットリストに記述された回路のＤＣ動作時における
シミュレーションを実行し、そのシミュレーションの結
果を制御部１１Ａに供給する。制御部１１Ａは、そのシ
ミュレーションの結果のうち各抵抗素子の端子の電位な
どのデータを端子間容量比計算手段１３に出力する。
【００５５】そしてステップＳＴ４２において、端子間
容量比計算手段１３は、制御部１１Ａより供給されるネ
ットリストおよびそのネットリスト内の抵抗素子の各端
子の電位のデータを受け取り、式（３）で表される抵抗
素子の２つの端子に対する寄生容量Ｃｂｃの比Ｃｒを式
（４）に従って計算し、その容量比Ｃｒを第１の段数計
算手段１４Ａに出力し、ステップＳＴ４３において、第
１の段数計算手段１４Ａは、容量比Ｃｒに基づいて、式
（５）を満足するΠ型（またはＴ型）モデルの段数ｎを
計算し、その段数ｎを選択手段１８に出力する。
容量比計算手段１３は、制御部１１Ａより供給されるネ
ットリストおよびそのネットリスト内の抵抗素子の各端
子の電位のデータを受け取り、式（３）で表される抵抗
素子の２つの端子に対する寄生容量Ｃｂｃの比Ｃｒを式
（４）に従って計算し、その容量比Ｃｒを第１の段数計
算手段１４Ａに出力し、ステップＳＴ４３において、第
１の段数計算手段１４Ａは、容量比Ｃｒに基づいて、式
（５）を満足するΠ型（またはＴ型）モデルの段数ｎを
計算し、その段数ｎを選択手段１８に出力する。
【００５６】一方、ステップＳＴ４４において、最大ω
ＲＣ値計算手段１６は、制御部１１Ａにより供給される
ネットリストに基づいて、抵抗素子のＲＣ均一分布モデ
ルでの入出力関係と抵抗素子のｍ段Π型モデル（または
ｍ段Ｔ型モデル）での入出力関係との差に基づいて、ω
ＲＣ値の最大許容値を各段数について計算し、各段数に
ついての最大許容値を第２の段数計算手段１７に出力す
る。
ＲＣ値計算手段１６は、制御部１１Ａにより供給される
ネットリストに基づいて、抵抗素子のＲＣ均一分布モデ
ルでの入出力関係と抵抗素子のｍ段Π型モデル（または
ｍ段Ｔ型モデル）での入出力関係との差に基づいて、ω
ＲＣ値の最大許容値を各段数について計算し、各段数に
ついての最大許容値を第２の段数計算手段１７に出力す
る。
【００５７】ステップＳＴ４５において、第２の段数計
算手段１７は、ωＲＣ値が最大ωＲＣ値計算手段１６に
より計算された最大許容値以下になる段数のうちの最小
の段数をΠ型（またはＴ型）モデルの段数に選択し、そ
の段数を選択手段１８に出力する。
算手段１７は、ωＲＣ値が最大ωＲＣ値計算手段１６に
より計算された最大許容値以下になる段数のうちの最小
の段数をΠ型（またはＴ型）モデルの段数に選択し、そ
の段数を選択手段１８に出力する。
【００５８】例えば、最大ωＲＣ値計算手段１６により
計算された最大許容値が図１１に示す値である場合にお
いて、実際の回路動作時における抵抗素子に対するωＲ
Ｃ値が１．５であるとき、第２の段数計算手段１７は、
段数として３を選択する。
計算された最大許容値が図１１に示す値である場合にお
いて、実際の回路動作時における抵抗素子に対するωＲ
Ｃ値が１．５であるとき、第２の段数計算手段１７は、
段数として３を選択する。
【００５９】ステップＳＴ４６において、選択手段１８
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）ダイオードモデル
の段数に選択し、選択した段数をネットリスト修正手段
１５Ａに出力する。すなわち、選択手段１８は、第１の
段数計算手段１４Ａによる寄生容量の電圧依存性を考慮
した段数および第２の段数計算手段１７による寄生容量
によるωＲＣ値の周波数特性を考慮した段数のうちの大
きい方を選択することにより、寄生容量の電圧依存性お
よび寄生容量によるωＲＣ値の周波数特性を考慮して、
予め設定された精度を満足する段数を選択している。こ
のωＲＣ値の周波数特性を考慮することにより、シミュ
レーションに使用される最大周波数まで、予め設定され
た精度が確保される。
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）ダイオードモデル
の段数に選択し、選択した段数をネットリスト修正手段
１５Ａに出力する。すなわち、選択手段１８は、第１の
段数計算手段１４Ａによる寄生容量の電圧依存性を考慮
した段数および第２の段数計算手段１７による寄生容量
によるωＲＣ値の周波数特性を考慮した段数のうちの大
きい方を選択することにより、寄生容量の電圧依存性お
よび寄生容量によるωＲＣ値の周波数特性を考慮して、
予め設定された精度を満足する段数を選択している。こ
のωＲＣ値の周波数特性を考慮することにより、シミュ
レーションに使用される最大周波数まで、予め設定され
た精度が確保される。
【００６０】ステップＳＴ４７において、ネットリスト
修正手段１５Ａは、ネットリストの抵抗素子のデータ
を、選択手段１８により選択された段数のΠ型（または
Ｔ型）ダイオードモデルに変換して、ネットリストを修
正し、修正後のネットリストを制御部１１Ａに出力す
る。
修正手段１５Ａは、ネットリストの抵抗素子のデータ
を、選択手段１８により選択された段数のΠ型（または
Ｔ型）ダイオードモデルに変換して、ネットリストを修
正し、修正後のネットリストを制御部１１Ａに出力す
る。
【００６１】そしてステップＳＴ４８において、制御部
１１Ａは、その修正後のネットリストを回路シミュレー
タ部１２に供給し、修正後のネットリストに記述された
回路のシミュレーションを実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する。な
お、このときは、ＤＣ動作時のシミュレーションではな
く、実際の周波数での動作時のシミュレーションが実行
される。
１１Ａは、その修正後のネットリストを回路シミュレー
タ部１２に供給し、修正後のネットリストに記述された
回路のシミュレーションを実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する。な
お、このときは、ＤＣ動作時のシミュレーションではな
く、実際の周波数での動作時のシミュレーションが実行
される。
【００６２】なお、ステップＳＴ４２およびステップＳ
Ｔ４３の処理と、ステップＳＴ４４およびステップＳＴ
４５の処理は、その順番を入れ替えてもよいし、並行し
て実行してもよい。
Ｔ４３の処理と、ステップＳＴ４４およびステップＳＴ
４５の処理は、その順番を入れ替えてもよいし、並行し
て実行してもよい。
【００６３】以上のように、この実施の形態３によれ
ば、寄生容量の電圧依存性を考慮した段数および寄生容
量によるωＲＣ値の周波数特性を考慮した段数のうちの
大きい方の段数のモデルに抵抗素子を変換するようにし
たので、寄生容量の電圧依存性および寄生容量によるω
ＲＣ値の周波数特性を考慮しつつ、予め設定された精度
に則した段数が選択され、その精度を保ちつつモデルの
段数を低減することができ、回路シミュレーションに要
する時間を低減することができるという効果が得られ
る。
ば、寄生容量の電圧依存性を考慮した段数および寄生容
量によるωＲＣ値の周波数特性を考慮した段数のうちの
大きい方の段数のモデルに抵抗素子を変換するようにし
たので、寄生容量の電圧依存性および寄生容量によるω
ＲＣ値の周波数特性を考慮しつつ、予め設定された精度
に則した段数が選択され、その精度を保ちつつモデルの
段数を低減することができ、回路シミュレーションに要
する時間を低減することができるという効果が得られ
る。
【００６４】実施の形態４．この発明の実施の形態４に
よる回路シミュレーション装置の構成は、制御部１１Ａ
および端子間容量比計算手段１３を除き、実施の形態３
のものと同様であるので、実施の形態４における制御部
１１Ａおよび端子間容量比計算手段１３の構成について
だけ説明をする。
よる回路シミュレーション装置の構成は、制御部１１Ａ
および端子間容量比計算手段１３を除き、実施の形態３
のものと同様であるので、実施の形態４における制御部
１１Ａおよび端子間容量比計算手段１３の構成について
だけ説明をする。
【００６５】実施の形態４における制御部１１Ａは、読
み出したネットリスト２１を端子間容量比計算手段１
３、最大ωＲＣ値計算手段１６およびネットリスト修正
手段１５Ａに供給し、ネットリスト修正手段１５Ａによ
り修正されたネットリストを回路シミュレータ部１２に
実行させ、そのシミュレーションの結果を図示せぬ所定
の外部装置に出力する制御部である。
み出したネットリスト２１を端子間容量比計算手段１
３、最大ωＲＣ値計算手段１６およびネットリスト修正
手段１５Ａに供給し、ネットリスト修正手段１５Ａによ
り修正されたネットリストを回路シミュレータ部１２に
実行させ、そのシミュレーションの結果を図示せぬ所定
の外部装置に出力する制御部である。
【００６６】端子間容量比計算手段１３は、供給された
ネットリスト２１に記述された回路のうちの各抵抗素子
の一方の端子の電位を接地電位（＝０ボルト）とし、他
方の端子の電位を電源電圧の高電位側の電位Ｖｃｃとし
て容量比Ｃｒを計算するものである。
ネットリスト２１に記述された回路のうちの各抵抗素子
の一方の端子の電位を接地電位（＝０ボルト）とし、他
方の端子の電位を電源電圧の高電位側の電位Ｖｃｃとし
て容量比Ｃｒを計算するものである。
【００６７】次に動作について説明する。図１２は、実
施の形態４による回路シミュレーション装置の動作につ
いて説明するフローチャートである。
施の形態４による回路シミュレーション装置の動作につ
いて説明するフローチャートである。
【００６８】まず、ステップＳＴ６１において、回路シ
ミュレーション装置１の制御部１１Ａは、記録媒体２か
らネットリスト２１を読み出し、端子間容量比計算手段
１３およびネットリスト修正手段１５Ａに供給する。端
子間容量比計算手段１３は、制御部１１Ａより供給され
たネットリストに記述された回路のうちの各抵抗素子の
一方の端子の電位を接地電位（＝０ボルト）とし、他方
の端子の電位を電源電圧の高電位側の電位Ｖｃｃとして
式（６）に従って容量比Ｃｒを計算し、その容量比Ｃｒ
を第１の段数計算手段１４Ａに出力する。
ミュレーション装置１の制御部１１Ａは、記録媒体２か
らネットリスト２１を読み出し、端子間容量比計算手段
１３およびネットリスト修正手段１５Ａに供給する。端
子間容量比計算手段１３は、制御部１１Ａより供給され
たネットリストに記述された回路のうちの各抵抗素子の
一方の端子の電位を接地電位（＝０ボルト）とし、他方
の端子の電位を電源電圧の高電位側の電位Ｖｃｃとして
式（６）に従って容量比Ｃｒを計算し、その容量比Ｃｒ
を第１の段数計算手段１４Ａに出力する。
【００６９】そして、ステップＳＴ６２において、第１
の段数計算手段１４Ａは、容量比Ｃｒに基づいて、式
（５）を満足するΠ型（またはＴ型）モデルの段数を計
算し、その段数ｎを選択手段１８に出力する。
の段数計算手段１４Ａは、容量比Ｃｒに基づいて、式
（５）を満足するΠ型（またはＴ型）モデルの段数を計
算し、その段数ｎを選択手段１８に出力する。
【００７０】一方、ステップＳＴ６３において、最大ω
ＲＣ値計算手段１６は、制御部１１Ａにより供給される
ネットリストに基づいて、抵抗素子のＲＣ均一分布モデ
ルでの入出力関係と抵抗素子のｍ段Π型モデル（または
ｍ段Ｔ型モデル）での入出力関係との差に基づいて、ω
ＲＣ値の最大許容値を各段数について計算し、各段数に
ついての最大許容値を第２の段数計算手段１７に出力す
る。
ＲＣ値計算手段１６は、制御部１１Ａにより供給される
ネットリストに基づいて、抵抗素子のＲＣ均一分布モデ
ルでの入出力関係と抵抗素子のｍ段Π型モデル（または
ｍ段Ｔ型モデル）での入出力関係との差に基づいて、ω
ＲＣ値の最大許容値を各段数について計算し、各段数に
ついての最大許容値を第２の段数計算手段１７に出力す
る。
【００７１】ステップＳＴ６４において、第２の段数計
算手段１７は、ωＲＣ値が最大ωＲＣ値計算手段１６に
より計算された最大許容値以下になる段数のうちの最小
の段数をΠ型（またはＴ型）モデルの段数に選択し、そ
の段数を選択手段１８に出力する。
算手段１７は、ωＲＣ値が最大ωＲＣ値計算手段１６に
より計算された最大許容値以下になる段数のうちの最小
の段数をΠ型（またはＴ型）モデルの段数に選択し、そ
の段数を選択手段１８に出力する。
【００７２】ステップＳＴ６５において、選択手段１８
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）ダイオードモデル
の段数に選択し、選択した段数をネットリスト修正手段
１５Ａに出力する。
は、第１の段数計算手段１４Ａによる段数と第２の段数
計算手段１７による段数のうちの大きい方の段数を、抵
抗素子を変換するΠ型（またはＴ型）ダイオードモデル
の段数に選択し、選択した段数をネットリスト修正手段
１５Ａに出力する。
【００７３】ステップＳＴ６６において、ネットリスト
修正手段１５Ａは、ネットリストの抵抗素子のデータ
を、選択手段１８により選択された段数のΠ型（または
Ｔ型）ダイオードモデルに変換して、ネットリストを修
正し、修正後のネットリストを制御部１１Ａに出力す
る。
修正手段１５Ａは、ネットリストの抵抗素子のデータ
を、選択手段１８により選択された段数のΠ型（または
Ｔ型）ダイオードモデルに変換して、ネットリストを修
正し、修正後のネットリストを制御部１１Ａに出力す
る。
【００７４】そしてステップＳＴ６７において、制御部
１１Ａは、その修正後のネットリストを回路シミュレー
タ部１２に供給し、修正後のネットリストに記述された
回路のシミュレーションを実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する。な
お、このときは、ＤＣ動作時のシミュレーションではな
く、実際の周波数での動作時のシミュレーションが実行
される。
１１Ａは、その修正後のネットリストを回路シミュレー
タ部１２に供給し、修正後のネットリストに記述された
回路のシミュレーションを実行させ、そのシミュレーシ
ョンの結果を図示せぬ所定の外部装置に出力する。な
お、このときは、ＤＣ動作時のシミュレーションではな
く、実際の周波数での動作時のシミュレーションが実行
される。
【００７５】以上のように、この実施の形態４によれ
ば、ＤＣ動作時におけるシミュレーションにより計算さ
れた抵抗素子の端子の電位の代わりに、抵抗素子の一方
の端子の電位を接地電位とし、他方の端子の電位を電源
電圧の高電位側の電位とすることにより、容量比Ｃｒの
値として、容量比Ｃｒの最大値を使用してモデルの段数
を決定するようにしたので、実施の形態３による効果の
他、ＤＣ動作時のシミュレーションを実行することな
く、抵抗に印加されうるいずれの電圧に対しても十分な
精度を得られるモデルの段数を計算することができると
いう効果が得られる。
ば、ＤＣ動作時におけるシミュレーションにより計算さ
れた抵抗素子の端子の電位の代わりに、抵抗素子の一方
の端子の電位を接地電位とし、他方の端子の電位を電源
電圧の高電位側の電位とすることにより、容量比Ｃｒの
値として、容量比Ｃｒの最大値を使用してモデルの段数
を決定するようにしたので、実施の形態３による効果の
他、ＤＣ動作時のシミュレーションを実行することな
く、抵抗に印加されうるいずれの電圧に対しても十分な
精度を得られるモデルの段数を計算することができると
いう効果が得られる。
【００７６】
【発明の効果】以上のように、この発明によれば、回路
のうちの抵抗素子の第１の端子の電位に基づいて第１の
端子における寄生容量値を計算し、第２の端子の電位に
基づいて第２の端子における寄生容量値を計算し、第１
の端子における寄生容量値と第２の端子における寄生容
量値との比に基づいて、抵抗素子に対するダイオードモ
デルの段数を計算し、抵抗素子を、その段数のダイオー
ドモデルに変換するように構成したので、予め設定され
た精度に則した段数が選択され、その精度を保ちつつモ
デルの段数を低減することができ、回路シミュレーショ
ンに要する時間を低減することができるという効果があ
る。
のうちの抵抗素子の第１の端子の電位に基づいて第１の
端子における寄生容量値を計算し、第２の端子の電位に
基づいて第２の端子における寄生容量値を計算し、第１
の端子における寄生容量値と第２の端子における寄生容
量値との比に基づいて、抵抗素子に対するダイオードモ
デルの段数を計算し、抵抗素子を、その段数のダイオー
ドモデルに変換するように構成したので、予め設定され
た精度に則した段数が選択され、その精度を保ちつつモ
デルの段数を低減することができ、回路シミュレーショ
ンに要する時間を低減することができるという効果があ
る。
【００７７】この発明によれば、抵抗素子の第１の端子
の電位を接地電位とし、第２の端子の電位を電源電圧の
高電位側の電位として、第１の端子における寄生容量値
と第２の端子における寄生容量値を計算するように構成
したので、モデルの段数を計算するときの容量比に容量
比の最大値を使用することになり、抵抗に印加されうる
いずれの電圧に対しても十分な精度を得られるモデルの
段数を計算することができるという効果がある。
の電位を接地電位とし、第２の端子の電位を電源電圧の
高電位側の電位として、第１の端子における寄生容量値
と第２の端子における寄生容量値を計算するように構成
したので、モデルの段数を計算するときの容量比に容量
比の最大値を使用することになり、抵抗に印加されうる
いずれの電圧に対しても十分な精度を得られるモデルの
段数を計算することができるという効果がある。
【００７８】この発明によれば、回路のうちの抵抗素子
の第１の端子の電位に基づいて第１の端子における寄生
容量値を計算し、第２の端子の電位に基づいて第２の端
子における寄生容量値を計算し、第１の端子における寄
生容量値と第２の端子における寄生容量値との比に基づ
いて、抵抗素子に対するΠ型またはＴ型ダイオードモデ
ルの段数を計算するとともに、抵抗素子のＲＣ均一分布
モデルでの入出力関係と抵抗素子のｍ段Π型モデルまた
はｍ段Ｔ型モデルでの入出力関係との差に基づいて、回
路動作時における角周波数、抵抗素子の総抵抗値および
抵抗素子の総容量値の積の最大許容値を各段数について
計算し、その積が最大許容値以下になる段数のうちの最
小の段数をΠ型またはＴ型ダイオードモデルの段数に選
択して、抵抗素子を、計算した上記段数と選択した上記
段数のうちの大きい方の段数のΠ型またはＴ型ダイオー
ドモデルに変換するように構成したので、寄生容量の電
圧依存性および寄生容量によるωＲＣ値の周波数特性を
考慮しつつ、予め設定された精度に則した段数が選択さ
れ、その精度を保ちつつモデルの段数を低減することが
でき、回路シミュレーションに要する時間を低減するこ
とができるという効果がある。
の第１の端子の電位に基づいて第１の端子における寄生
容量値を計算し、第２の端子の電位に基づいて第２の端
子における寄生容量値を計算し、第１の端子における寄
生容量値と第２の端子における寄生容量値との比に基づ
いて、抵抗素子に対するΠ型またはＴ型ダイオードモデ
ルの段数を計算するとともに、抵抗素子のＲＣ均一分布
モデルでの入出力関係と抵抗素子のｍ段Π型モデルまた
はｍ段Ｔ型モデルでの入出力関係との差に基づいて、回
路動作時における角周波数、抵抗素子の総抵抗値および
抵抗素子の総容量値の積の最大許容値を各段数について
計算し、その積が最大許容値以下になる段数のうちの最
小の段数をΠ型またはＴ型ダイオードモデルの段数に選
択して、抵抗素子を、計算した上記段数と選択した上記
段数のうちの大きい方の段数のΠ型またはＴ型ダイオー
ドモデルに変換するように構成したので、寄生容量の電
圧依存性および寄生容量によるωＲＣ値の周波数特性を
考慮しつつ、予め設定された精度に則した段数が選択さ
れ、その精度を保ちつつモデルの段数を低減することが
でき、回路シミュレーションに要する時間を低減するこ
とができるという効果がある。
【図１】 この発明の実施の形態１による回路シミュレ
ーション装置の構成を示すブロック図である。
ーション装置の構成を示すブロック図である。
【図２】 集積回路に形成される抵抗素子の一例を示す
平面図および断面図である。
平面図および断面図である。
【図３】 半導体の接合部に印加される電圧と、その接
合部の容量値との関係の一例を示す図である。
合部の容量値との関係の一例を示す図である。
【図４】 実施の形態１による回路シミュレーション装
置の動作について説明するフローチャートである。
置の動作について説明するフローチャートである。
【図５】 １段Π型モデルとｎ段のダイオードモデルを
示す回路図である。
示す回路図である。
【図６】 実施の形態２による回路シミュレーション装
置の動作について説明するフローチャートである。
置の動作について説明するフローチャートである。
【図７】 この発明の実施の形態３による回路シミュレ
ーション装置の構成を示すブロック図である。
ーション装置の構成を示すブロック図である。
【図８】 均一分布の寄生容量を有する抵抗素子を示す
図である。
図である。
【図９】 ｍ段Π型モデルの一例を示す回路図である。
【図１０】 実施の形態３による回路シミュレーション
装置の動作について説明するフローチャートである。
装置の動作について説明するフローチャートである。
【図１１】 モデルの段数とその段数のωＲＣ値の最大
許容値との関係の一例を示す図である。
許容値との関係の一例を示す図である。
【図１２】 実施の形態４による回路シミュレーション
装置の動作について説明するフローチャートである。
装置の動作について説明するフローチャートである。
【図１３】 従来の回路シミュレーション装置および回
路シミュレーション方法により集積回路のうちの抵抗素
子を含む回路をシミュレーションするときに、その抵抗
素子の寄生容量を含めて抵抗素子を表現する１段Π型モ
デルおよび１段Ｔ型モデルを示す回路図である。
路シミュレーション方法により集積回路のうちの抵抗素
子を含む回路をシミュレーションするときに、その抵抗
素子の寄生容量を含めて抵抗素子を表現する１段Π型モ
デルおよび１段Ｔ型モデルを示す回路図である。
【図１４】 １段Π型モデルと、それを高精度化した１
０段Π型モデルを示す回路図である。
０段Π型モデルを示す回路図である。
１ 回路シミュレーション装置、１２ 回路シミュレー
タ部（シミュレーション手段）、１３ 端子間容量比計
算手段（容量値計算手段）、１４ 最適段数計算手段
（段数計算手段）、１４Ａ 第１の段数計算手段（段数
計算手段）、１５，１５Ａ ネットリスト修正手段（変
換手段）、１６ 最大ωＲＣ値計算手段（段数選択手
段）、１７ 第２の計算手段（段数選択手段）。
タ部（シミュレーション手段）、１３ 端子間容量比計
算手段（容量値計算手段）、１４ 最適段数計算手段
（段数計算手段）、１４Ａ 第１の段数計算手段（段数
計算手段）、１５，１５Ａ ネットリスト修正手段（変
換手段）、１６ 最大ωＲＣ値計算手段（段数選択手
段）、１７ 第２の計算手段（段数選択手段）。
Claims (7)
- 【請求項１】 回路の構成を記述した回路データに基づ
いてその回路をシミュレーションする回路シミュレーシ
ョン装置において、 前記回路のうちの抵抗素子の第１の端子の電位に基づい
て前記第１の端子における寄生容量値を計算し、第２の
端子の電位に基づいて前記第２の端子における寄生容量
値を計算する容量値計算手段と、 前記第１の端子における寄生容量値と前記第２の端子に
おける寄生容量値との比に基づいて、前記抵抗素子に対
するダイオードモデルの段数を計算する段数計算手段
と、 前記抵抗素子を、前記段数計算手段により計算された段
数のダイオードモデルに変換する変換手段と、 前記抵抗素子を前記ダイオードモデルに変換した後の回
路をシミュレーションするシミュレーション手段とを備
えることを特徴とする回路シミュレーション装置。 - 【請求項２】 容量値計算手段は、抵抗素子の第１の端
子の電位を接地電位とし、第２の端子の電位を電源電圧
の高電位側の電位として、前記第１の端子における寄生
容量値と前記第２の端子における寄生容量値を計算する
ことを特徴とする請求項１記載の回路シミュレーション
装置。 - 【請求項３】 容量値計算手段は、積層された半導体の
うちの第１の層で構成される抵抗素子について、その第
１の層と接合する第２の層と第１または第２の端子との
間の電圧をＶｂｃとし、前記第１の層と前記第２の層と
の接合部への電圧が０であるときの前記第１の層と前記
第２の層との接合容量をＣＪ０とし、前記第１および第
２の層による拡散電位をＶＪとし、前記第１および第２
の層の物性に基づいた接合容量勾配係数をＭとし、前記
第１または第２の端子における寄生容量値をＣｂｃとし
たときに、式（１）に基づいて、前記第１または第２の
端子における寄生容量値Ｃｂｃを計算し、 段数計算手段は、前記第１の端子における寄生容量と前
記第２の端子における寄生容量との比をＣｒとし、ダイ
オードモデルの精度に対応して設定される定数をＰと
し、前記ダイオードモデルの段数をｎとしたときに、式
（２）に基づいて、前記ダイオードモデルの段数ｎを計
算することを特徴とする請求項１または請求項２記載の
回路シミュレーション装置。 Ｃｂｃ ＝ ＣＪ０・（１−Ｖｂｃ／ＶＪ）-M ・・・（１） Ｐn-1 ≦ Ｃｒ ＜ Ｐn ・・・（２） - 【請求項４】 回路の構成を記述した回路データに基づ
いてその回路をシミュレーションする回路シミュレーシ
ョン方法において、 前記回路のうちの抵抗素子の第１の端子の電位に基づい
て前記第１の端子における寄生容量値を計算し、第２の
端子の電位に基づいて前記第２の端子における寄生容量
値を計算するステップと、 前記第１の端子における寄生容量値と前記第２の端子に
おける寄生容量値との比に基づいて、前記抵抗素子に対
するダイオードモデルの段数を計算するステップと、 前記抵抗素子を、計算した前記段数のダイオードモデル
に変換するステップと、 前記抵抗素子を前記ダイオードモデルに変換した後の回
路をシミュレーションするステップとを備えることを特
徴とする回路シミュレーション方法。 - 【請求項５】 回路の構成を記述した回路データに基づ
いてその回路をシミュレーションする回路シミュレーシ
ョン装置において、 前記回路のうちの抵抗素子の第１の端子の電位に基づい
て前記第１の端子における寄生容量値を計算し、第２の
端子の電位に基づいて前記第２の端子における寄生容量
値を計算する容量値計算手段と、 前記第１の端子における寄生容量値と前記第２の端子に
おける寄生容量値との比に基づいて、前記抵抗素子に対
するΠ型またはＴ型ダイオードモデルの段数を計算する
段数計算手段と、 前記抵抗素子のＲＣ均一分布モデルでの入出力関係と前
記抵抗素子のｍ段Π型モデルまたはｍ段Ｔ型モデルでの
入出力関係との差に基づいて、前記回路の動作時におけ
る角周波数、前記抵抗素子の総抵抗値および前記抵抗素
子の総容量値の積の最大許容値を所定の範囲の各段数に
ついて計算し、前記角周波数、前記抵抗素子の総抵抗値
および前記抵抗素子の総容量値の積が前記最大許容値以
下になる前記段数のうちの最小の段数を前記Π型または
Ｔ型ダイオードモデルの段数に選択する段数選択手段
と、 前記抵抗素子を、前記段数計算手段により計算された段
数と前記段数選択手段により選択された段数のうちの大
きい方の段数のΠ型またはＴ型ダイオードモデルに変換
する変換手段と、 前記抵抗素子を前記Π型またはＴ型ダイオードモデルに
変換した後の回路をシミュレーションするシミュレーシ
ョン手段とを備えることを特徴とする回路シミュレーシ
ョン装置。 - 【請求項６】 容量値計算手段は、抵抗素子の第１の端
子の電位を接地電位とし、第２の端子の電位を電源電圧
の高電位側の電位として、前記第１の端子における寄生
容量値と前記第２の端子における寄生容量値を計算する
ことを特徴とする請求項５記載の回路シミュレーション
装置。 - 【請求項７】 回路の構成を記述した回路データに基づ
いてその回路をシミュレーションする回路シミュレーシ
ョン方法において、 前記回路のうちの抵抗素子の第１の端子の電位に基づい
て前記第１の端子における寄生容量値を計算し、第２の
端子の電位に基づいて前記第２の端子における寄生容量
値を計算するステップと、 前記第１の端子における寄生容量値と前記第２の端子に
おける寄生容量値との比に基づいて、前記抵抗素子に対
するΠ型またはＴ型ダイオードモデルの段数を計算する
ステップと、 前記抵抗素子のＲＣ均一分布モデルでの入出力関係と前
記抵抗素子のｍ段Π型モデルまたはｍ段Ｔ型モデルでの
入出力関係との差に基づいて、前記回路の動作時におけ
る角周波数、抵抗素子の総抵抗値および前記抵抗素子の
総容量値の積の最大許容値を所定の範囲の各段数につい
て計算し、前記角周波数、前記抵抗素子の総抵抗値およ
び前記抵抗素子の総容量値の積が前記最大許容値以下に
なる前記段数のうちの最小の段数を前記Π型またはＴ型
ダイオードモデルの段数に選択するステップと、 前記抵抗素子を、計算した前記段数と選択した前記段数
のうちの大きい方の段数のΠ型またはＴ型ダイオードモ
デルに変換するステップと、 前記抵抗素子を前記Π型またはＴ型ダイオードモデルに
変換した後の回路をシミュレーションするステップとを
備えることを特徴とする回路シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228352A JP2000057196A (ja) | 1998-08-12 | 1998-08-12 | 回路シミュレーション装置および回路シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228352A JP2000057196A (ja) | 1998-08-12 | 1998-08-12 | 回路シミュレーション装置および回路シミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057196A true JP2000057196A (ja) | 2000-02-25 |
Family
ID=16875122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10228352A Pending JP2000057196A (ja) | 1998-08-12 | 1998-08-12 | 回路シミュレーション装置および回路シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112765916A (zh) * | 2021-01-22 | 2021-05-07 | 上海华虹宏力半导体制造有限公司 | 集成电路后仿真参数网表的生成方法 |
-
1998
- 1998-08-12 JP JP10228352A patent/JP2000057196A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112765916A (zh) * | 2021-01-22 | 2021-05-07 | 上海华虹宏力半导体制造有限公司 | 集成电路后仿真参数网表的生成方法 |
| CN112765916B (zh) * | 2021-01-22 | 2024-02-20 | 上海华虹宏力半导体制造有限公司 | 集成电路后仿真参数网表的生成方法 |
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