JP2000260973A - シミュレーション装置、シミュレーション方法、製造プロセス条件設定方法及び記録媒体 - Google Patents

シミュレーション装置、シミュレーション方法、製造プロセス条件設定方法及び記録媒体

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JP2000260973A
JP2000260973A JP6644599A JP6644599A JP2000260973A JP 2000260973 A JP2000260973 A JP 2000260973A JP 6644599 A JP6644599 A JP 6644599A JP 6644599 A JP6644599 A JP 6644599A JP 2000260973 A JP2000260973 A JP 2000260973A
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simulation
circuit
analysis
simulated
predetermined
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Kenichiro Sonoda
賢一郎 園田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 短い計算時間でデバイスの形状を反映したシ
ミュレーション結果を得ることができる、シミュレーシ
ョン装置及び方法を得る。 【解決手段】 ブロック分割手段２は、被シミュレーシ
ョン回路を規定した元のネットリストＤ１を取り込み、
パラメータ入力手段１より得た入力パラメータに基づい
て、被シミュレーション回路内のデバイスを特定する解
析ブロックを選択し、選択した解析ブロックを複数の部
分解析ブロックに分割し、解析ブロックと等価な回路構
成になるように複数の部分解析ブロック間を電気的に接
続し、最終的に、解析ブロックが複数の部分解析ブロッ
クに置き換えられた新たな被シミュレーション回路を規
定した変更ネットリストＤ２出力する。回路シミュレー
ション手段３は、変更ネットリストＤ２で規定される被
シミュレーション回路に対する回路シミュレーションを
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シミュレーショ
ン装置及びシミュレーション方法に関し、特に、半導体
集積回路の静電放電（electrostatic discharge,ESD）
をシミュレーションするシミュレーション装置及び方法
に関する。
【０００２】
【従来の技術】ＥＳＤが半導体集積回路に印加される
と、その集積回路の機能が損傷したり、集積回路自体が
破壊されてしまうことがあるため、ＥＳＤ耐性の高い素
子構造あるいは回路構成が望まれている。しかしなが
ら、半導体素子の微細化に伴い、所望のＥＳＤ耐性を保
持することが困難な状況にある。
【０００３】また、ＥＳＤ試験はパッケージ化された最
終的な製品に対して行われるため、素子構造や回路構成
の変更を行ってから試験結果が得られる期間が長期化す
る傾向があり、製品開発期間を決める大きな要因の一つ
になっている。したがって、シミュレーションを用いて
ＥＳＤ耐性の高い素子構造や回路構成の変更を高精度に
予測することが望まれている。
【０００４】ＥＳＤが印加されたときには半導体素子に
大電圧がかかるため、通常の動作電圧では問題とならな
い形状効果が顕著に現れる。例えば、製造プロセスの原
因でＭＯＳＦＥＴのゲート幅が一定とならず位置によっ
て異なると、ゲート幅の小さい位置に電流が集中して破
壊が起こりやすくなる。このようなデバイスの形状効果
を考慮したＥＳＤシミュレーションを行うには、従来、
３次元のデバイスシミュレーションを使用する必要があ
った。なお、デバイスシミュレーションは、デバイスの
物理的形状及び不純物分布をもとに、デバイス内部のキ
ャリアの振る舞いからデバイス特性を計算機によって求
めるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、デバイ
スシミュレーションでは、解析しようとする半導体素子
構造をメッシュと呼ばれる小領域に分割し、それぞれの
メッシュを代表する節点での電位やキャリア濃度等を計
算する関係上、計算すべき節点数が数十万以上と膨大に
なるため、３次元デバイスシミュレーションを用いる方
法は計算時間がかかり過ぎてしまうという問題点があっ
た。
【０００６】この発明は上記問題点を解決するためにな
されたもので、短い計算時間でデバイスの形状を反映し
たシミュレーション結果を得ることができる、シミュレ
ーション装置及び方法を得ることをを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る請求項１
記載のシミュレーション装置は、被シミュレーション回
路を規定したネットリストを受け、前記被シミュレーシ
ョン回路内のデバイスを特定する所定の解析ブロック
を、所定方向に沿って、前記所定の解析ブロックとの等
価性を維持しながら複数の部分解析ブロックに分割し、
前記所定の解析ブロックを複数の部分解析ブロックに変
更した新たな被シミュレーション回路を規定した変更ネ
ットリストを出力する解析ブロック分割手段と、前記変
更ネットリストで規定された被シミュレーション回路に
対して回路シミュレーションを実行する回路シミュレー
ション手段とを備え、前記解析ブロック分割手段は、前
記複数の部分解析ブロックそれぞれの回路シミュレーシ
ョン用特性値を個別設定可能である。
【０００８】請求項２記載のシミュレーション装置は、
前記複数の部分解析ブロックそれぞれの前記回路シミュ
レーション用特性値を決定する情報を含む入力パラメー
タを前記解析ブロック分割手段に入力するパラメータ入
力手段をさらに備え、前記解析ブロック分割手段は、前
記入力パラメータに基づき、前記複数の部分解析ブロッ
クそれぞれの前記回路シミュレーション用特性値を設定
している。
【０００９】請求項３記載のシミュレーション装置にお
いて、前記所定の解析ブロックは抵抗成分を考慮したＭ
ＯＳトランジスタを含み、前記所定の方向は前記ＭＯＳ
トランジスタのゲート幅方向を含んでいる。
【００１０】請求項４記載のシミュレーション装置にお
いて、前記ブロック分割手段は、さらに、前記複数の部
分解析ブロックのうち隣接する部分解析ブロック間を接
続抵抗を介して電気的に接続している。
【００１１】この発明に係る請求項５記載のシミュレー
ション装置は、３次元のデバイスシミュレーションが可
能な被シミュレーション回路構造を規定した計算構造デ
ータを受け、前記被シミュレーション回路構造内のデバ
イスを特定する３次元構造の所定の解析領域を、所定の
方向に沿って、前記所定の解析領域との等価性を維持し
ながら、各々が２次元のデバイスシミュレーションが可
能な複数の部分解析領域に分割し、前記所定の解析領域
を前記複数の部分解析領域に変更した新たな被シミュレ
ーション回路構造を規定した変更計算構造データを出力
する解析領域分割手段と、前記変更計算構造データで規
定された被シミュレーション回路構造に対して２次元の
デバイスシミュレーションを実行するデバイスシミュレ
ーション手段とを備えている。
【００１２】請求項６記載のシミュレーション装置は、
前記複数の部分解析領域それぞれのデバイスシミュレー
ション用の特性値を決定する情報を含む入力パラメータ
を前記解析領域分割手段に入力するパラメータ入力手段
をさらに備え、前記解析領域分割手段は、前記入力パラ
メータに基づき、前記複数の部分解析領域それぞれのデ
バイスシミュレーション用の特性値を個別設定してい
る。
【００１３】請求項７記載のシミュレーション装置にお
いて、前記所定の解析領域は抵抗成分を考慮したＭＯＳ
トランジスタを含み、前記所定の方向は前記ＭＯＳトラ
ンジスタのゲート幅方向を含んでいる。
【００１４】請求項８記載のシミュレーション装置にお
いて、前記解析領域分割手段は、前記複数の部分解析領
域のうち隣接する部分解析領域間を接続抵抗を介して電
気的に接続している。
【００１５】この発明に係る請求項９記載のシミュレー
ション方法は、(a)被シミュレーション回路を規定した
ネットリストを読み込むステップと、(b)前記被シミュ
レーション回路からデバイスを特定する所定の解析ブロ
ックを分割対象として選択するステップと、(c)前記所
定の解析ブロックを、所定方向に沿って、複数の部分解
析ブロックに分割するとともに、前記複数の部分解析ブ
ロックの回路シミュレーション用特性値をそれぞれ個別
設定するステップと、(d)前記所定の解析ブロックとの
等価性を維持すべく前記複数の部分解析ブロック間を電
気的接続した後、前記所定の解析ブロックを前記複数の
部分解析ブロックに変更した被シミュレーション回路を
規定した変更ネットリストを出力するステップと、(e)
前記変更ネットリストで規定された被シミュレーション
回路に対して回路シミュレーションを実行するステップ
とを備えている。
【００１６】この発明に係る請求項１０記載のシミュレ
ーション方法は、(a)３次元のデバイスシミュレーショ
ンが可能な被シミュレーション回路構造を規定した計算
構造データを読み込むステップと、(b)前記被シミュレ
ーション回路構造内のデバイスを特定する３次元構造の
所定の解析領域を分割対象として選択するステップと、
(c)前記所定の解析領域を、所定の方向に沿って、各々
が２次元のデバイスシミュレーションが可能な複数の部
分解析領域に分割するステップと、(d)前記所定の解析
領域との等価性を維持すべく前記複数の部分解析領域を
互いに電気的に接続して、前記所定の解析領域を前記複
数の部分解析領域に変更した被シミュレーション回路構
造を規定した変更計算構造データを出力するステップ
と、(e)前記変更計算構造データで規定された被シミュ
レーション回路構造に対して２次元のデバイスシミュレ
ーションを実行するステップとを備えている。
【００１７】この発明に係る請求項１１記載の製造プロ
セス条件設定方法は、(a)仮製造プロセス条件が設定さ
れた製造プロセスで製造された場合の所定の半導体集積
回路を被シミュレーション回路として、請求項９記載の
シミュレーション方法を実行させるステップと、(b)前
記ステップ(a)のシミュレーション結果に基づき、前記
被シミュレーション回路の所定の基準に対する良否を判
定するステップと、(c)前記ステップ(b)の判定が否の場
合に、前記仮製造プロセス条件を変更し、ステップ
(a)，(b)を再度実行させるステップと、(d)前記ステッ
プ(b)の判定が良の場合に、前記仮製造プロセス条件を
前記所定の半導体集積回路の実際の製造に用いる実製造
プロセス条件として設定するステップとを備えている。
【００１８】この発明に係る請求項１２記載の製造プロ
セス条件設定方法は、(a)仮製造プロセス条件が設定さ
れた製造プロセスで製造された場合の所定の半導体集積
回路を被シミュレーション回路として、請求項１０記載
のシミュレーション方法を実行させるステップと、(b)
前記ステップ(a)のシミュレーション結果に基づき、前
記被シミュレーション回路の所定の基準に対する良否を
判定するステップと、(c)前記ステップ(b)の判定が否の
場合に、前記仮製造プロセス条件を変更し、ステップ
(a)，(b)を再度実行させるステップと、(d)前記ステッ
プ(b)の判定が良の場合に、前記仮製造プロセス条件を
前記所定の半導体集積回路の実際の製造に用いる実製造
プロセス条件として設定するステップとを備えている。
【００１９】請求項１３記載の記録媒体には、請求項９
記載のシミュレーション方法を実行させるためのプログ
ラムが記録されている。
【００２０】請求項１４記載の記録媒体には、請求項１
０記載のシミュレーション方法を実行させるためのプロ
グラムが記録されている。
【００２１】
【発明の実施の形態】＜実施の形態１＞図１は、この発
明の実施の形態１であるＥＳＤシミュレーション装置の
構成を示すブロック図である。
【００２２】同図に示すように、パラメータ入力手段１
は分割すべき解析ブロック、分割数、解析ブロックを分
割して得られる複数の部分解析ブロック間の電気的特性
値のバラツキの標準偏差等を含む情報を入力パラメータ
としてブロック分割手段２に与える。
【００２３】ブロック分割手段２は、被シミュレーショ
ン回路を規定した元のネットリストＤ１を取り込み、パ
ラメータ入力手段１より得た入力パラメータに基づい
て、被シミュレーション回路内のデバイスを特定する解
析ブロックを選択し、選択した解析ブロックを複数の部
分解析ブロックに分割し、解析ブロックと等価な回路構
成になるように複数の部分解析ブロック間を電気的に接
続し、最終的に、解析ブロックが複数の部分解析ブロッ
クに置き換えられた新たな被シミュレーション回路を規
定した変更ネットリストＤ２出力する。なお、元のネッ
トリストＤ１は図示しないネットリスト付与手段より付
与される。
【００２４】回路シミュレーション手段３は、変更ネッ
トリストＤ２を入力し、変更ネットリストＤ２で規定さ
れる回路に対する回路シミュレーションを行い回路シミ
ュレーション結果を出力する。なお、パラメータ入力手
段１、ブロック分割手段２及び回路シミュレーション手
段３は図示しない計算制御手段によって制御される。
【００２５】図２は、実施の形態１のＥＳＤシミュレー
ション装置によるＥＳＤシミュレーション方法を示すフ
ローチャートである。図３は、人体モデル（human body
model,HBM）によるＥＳＤが印加されたＭＯＳＦＥＴを
含む被シミュレーション回路を示す説明図である。
【００２６】図３において、キャパシタ５１（１００ｐ
Ｆ）とインダクタ５２（７．５μＨ）及び抵抗５３
（１．５ｋΩ）とがスイッチ５４を介して直列に接続さ
れ、スイッチ５４をオフ状態からオン状態に切り替える
際に、人体モデルによるＥＳＤがＭＯＳＦＥＴに印加さ
れる。
【００２７】一方、ＭＯＳＦＥＴは、基板７０の上層部
にドレイン領域７１及びソース領域７２がそれぞれ選択
的に形成され、ドレイン領域７１，ソース領域７２間上
にゲート電極７３（ゲート幅Ｗ）が形成されている。そ
して、ドレイン領域７１が抵抗５３の一端に接続され、
ソース領域７２、ゲート電極７３及び基板７０が接地レ
ベルに接続される。
【００２８】以下、図２のフローを図３に示したＭＯＳ
ＦＥＴを例に挙げて説明する。
【００２９】まず、ステップＳ１で、ブロック分割手段
２は、従来の回路シミュレーション用の回路を規定した
元のネットリストＤ１を読み込む。元のネットリストＤ
１は図４で示した被シミュレーション回路を規定するデ
ータである。
【００３０】図４において、ゲート幅ＷのＭＯＳトラン
ジスタ（ＭＯＳＦＥＴ）Ｑのドレイン領域７１にはドレ
イン抵抗ＲＤが、ソース領域７２にソース抵抗ＲＳが、
ゲート電極７３にゲート抵抗ＲＧが基板７０に基板抵抗
ＲＳＵＢが設けられ、ドレイン領域７１、基板７０及び
ソース領域７２によるバイポーラトランジスタＴが設け
られる。
【００３１】図２に戻って、ステップＳ２で、ブロック
分割手段２は元のネットリストＤ１で規定された被シミ
ュレーション回路から、パラメータ入力手段１より得た
入力パラメータに基づき、分割対象の解析ブロック（複
数可）を選択する。図４の回路例では、ドレイン抵抗Ｒ
Ｄ、ソース抵抗ＲＳ、ゲート抵抗ＲＧ、基板抵抗ＲＳＵ
Ｂ、ＭＯＳトランジスタＱ及びバイポーラトランジスタ
Ｔからなる構成が分割対象の解析ブロック４となる。
【００３２】そして、ステップＳ３で、パラメータ入力
手段１より得た入力パラメータに基づき、解析ブロック
を所定の方向に沿って複数の部分解析ブロックに分割す
る。
【００３３】例えば、図４の解析ブロック４をＭＯＳト
ランジスタＱのゲート幅方向に沿ってＮ個に分割する場
合、図５に示すように、解析ブロック４内のドレイン抵
抗ＲＤ、ソース抵抗ＲＳ、ゲート抵抗ＲＧ、基板抵抗Ｒ
ＳＵＢ、ＭＯＳトランジスタＱ及びバイポーラトランジ
スタＴがＭＯＳトランジスタＱのゲート幅方向２１に沿
ってＮ分割される。その結果、Ｎ個のＭＯＳトランジス
タＱ１〜Ｑｎ、Ｎ個のバイポーラトランジスタＴ１〜Ｔ
ｎ、Ｎ個のドレイン抵抗ＲＤ１〜ＲＤｎ、Ｎ個のソース
抵抗ＲＳ１〜ＲＳｎ、Ｎ個のゲート抵抗ＲＧ１〜ＲＧｎ
及びＮ個の基板抵抗ＲＳＵＢ１〜ＲＳＵＢｎがゲート幅
方向２１に設けられる。
【００３４】したがって、Ｑｉ，Ｔｉ，ＲＤｉ，ＲＳ
ｉ，ＲＧｉ及びＲＳＵＢｉ（ｉ＝１〜Ｎ）によって一つ
の部分解析ブロック（第ｉの部分解析ブロック）が形成
されることになる。
【００３５】ステップＳ３では、さらに、複数の部分解
析ブロックへの分割後、パラメータ入力手段１より得た
入力パラメータに基づき、各部分解析ブロックの回路シ
ミュレーション用の電気的特性値を個別設定する。回路
シミュレーション用の電気的特性値としては、抵抗ＲＤ
ｉ，ＲＳｉ，ＲＧｉ及びＲＳＵＢｉでは抵抗値、ＭＯＳ
トランジスタＱｉではチャネル長、バイポーラトランジ
スタＴｉでは飽和電流等がある。
【００３６】次に、ステップＳ４で、ブロック分割手段
２は、さらに、解析ブロックとの回路の等価性を維持し
ゲート幅方向の電流を考慮すべく、分割した複数の部分
解析ブロックうち隣接する部分解析ブロック間の抵抗の
節点間を節点接続抵抗で接続した後、解析ブロックを複
数の部分解析ブロックに変更した被シミュレーション回
路を規定した変更ネットリストＤ２を回路シミュレーシ
ョン手段３に出力する。
【００３７】節点接続抵抗は、電流がデバイスのゲート
幅方向に流れるときの電圧降下を考慮するためのもので
あり、実際の物理現象として計算の精度を向上させるも
のである。なお、節点接続抵抗の値は、対応する領域の
シート抵抗から計算しても良いし、抵抗値ゼロ（節点接
続抵抗を設けないで電気的接続のみ行う）として近似す
ることもできる。なお、ゲート幅方向に流れる電流の考
慮については実施の形態２で詳述する。
【００３８】図５の例では、ドレイン抵抗ＲＤ１〜ＲＤ
ｎのうち隣接するＲＤｊ，ＲＤ（ｊ＋１）間（ｊ＝１〜
（ｎ−１））におけるＭＯＳトランジスタ側の接点を節
点接続抵抗ＲＤＶｊで接続し、ソース抵抗ＲＳ１〜ＲＳ
ｎのうち隣接するＲＳｊ，ＲＳ（ｊ＋１）間におけるＭ
ＯＳトランジスタ側の接点を節点接続抵抗ＲＳＶｊで接
続し、ゲート抵抗ＲＧ１〜ＲＧｎのうち隣接するＲＧ
ｊ，ＲＧ（ｊ＋１）間におけるＭＯＳトランジスタ側の
接点を節点接続抵抗ＲＧＶｊで接続し、基板抵抗ＲＳＵ
Ｂ１〜ＲＳＵＢｎのうち隣接するＲＳＵＢｊ，ＲＳＵＢ
（ｊ＋１）間におけるバイポーラトランジスタ側の接点
を節点接続抵抗ＲＳＵＢＶｊで接続している。図５で示
した被シミュレーション回路を規定したネットリストが
変更ネットリストＤ２となる。
【００３９】図２に戻って、ステップＳ５で、回路シミ
ュレーション手段３は、変更ネットリストＤ２を受け、
変更ネットリストＤ２で規定された被シミュレーション
回路に対して回路シミュレーションを実行し、ステップ
Ｓ６で回路シミュレーション結果を出力してＥＳＤシミ
ュレーションを終了する。
【００４０】図６は、ゲート幅Ｗ＝１６０μｍのＭＯＳ
ＦＥＴを分割数Ｎ＝５で実施の形態１のＥＳＤシミュレ
ーションを実行した場合のシミュレーション結果を示す
グラフである。このシミュレーション結果は、単位ゲー
ト幅当たりのドレイン電流Ｉｄ／ｗの時間変化を示して
いる。同図において、破線Ｌ０が元のネットリストＤ１
に基づくシミュレーション結果を示し、実線Ｌ１がソー
ス抵抗ＲＳ１〜ＲＳ５及びドレイン抵抗ＲＤ１〜ＲＤ５
の抵抗値にそれぞれ±０．８％のバラツキを持たせた場
合の最小値であり、実線Ｌ２がその最大値である。
【００４１】図６に示すように、元のネットリストＤ１
での回路シミュレーションでは得ることのできないドレ
イン電流のバラツキを、変更ネットリストＤ２に基づく
実施の形態１の回路シミュレーションでは、実線Ｌ１，
Ｌ２間の差として精度良く検出することができる。破線
Ｌ０を平均値とすると、ドレイン電流の最小値，最大値
の平均値からずれは、それぞれ−０．７％，＋０．９％
である。
【００４２】また、図６のシミュレーション結果を得る
べく行った、変更ネットリストＤ２に基づく回路シミュ
レーションの実行時間は、元のネットリストＤ１に基づ
く回路シミュレーションの実行時間の１０倍以下に収ま
っており、デバイスシミュレーションの実行時間に比べ
れば遙かに短い時間で済む。
【００４３】図７は通常のデバイスシミュレーションに
よる温度の時間変化のシミュレーション結果と、変更ネ
ットリストＤ２に基づく回路シミュレーションによる温
度の時間変化のシミュレーション結果とを比較したグラ
フである。なお、シミュレーション対象となったのは、
所定のゲート長、ゲート幅、ゲート酸化膜厚及びドレイ
ン，ソース領域の形成深さを有するＭＯＳＦＥＴのＨＢ
Ｍモデルである。
【００４４】図７において、実線Ｌ３がデバイスシミュ
レーション結果であり、一点鎖線Ｌ４が変更ネットリス
トＤ２に基づく回路シミュレーション結果である。同図
に示すように、デバイスシミュレーションより計算時間
が短くて済む回路シミュレーションでも、デバイスシミ
ュレーションと同程度の温度変化が得られており、変更
ネットリストＤ２に基づく回路シミュレーションの精度
が高いことが伺える。
【００４５】また、実施の形態１のシミュレーション装
置のブロック分割手段２は、パラメータ入力手段１より
得られる入力パラメータに基づき、複数の部分解析ブロ
ックそれぞれの電気的特性値を設定しているため、外部
からパラメータ入力手段１を用いて複数の部分解析ブロ
ックそれぞれの電気的特性値を所望の値に設定すること
ができる。
【００４６】＜実施の形態２＞図８は、この発明の実施
の形態２であるＥＳＤシミュレーション装置の構成を示
すブロック図である。
【００４７】同図に示すように、パラメータ入力手段１
１は分割すべき３次元の解析領域、分割数、解析領域を
分割して得られる複数の部分解析領域間の形状特性のば
らつきの標準偏差等からなる入力パラメータを解析領域
分割手段１２に与える。
【００４８】解析領域分割手段１２は、被シミュレーシ
ョン回路構造を規定した元の計算構造データＤ１１を取
り込み、パラメータ入力手段１１より得た入力パラメー
タに基づいて、被シミュレーション回路構造内のデバイ
スを特定する３次元の解析領域を選択し、選択した解析
領域を分割して複数の２次元の部分解析領域を得、解析
領域と等価な回路構成になるように複数の部分解析領域
間を電気的に接続し、最終的に、解析領域が複数の部分
解析領域に置き換えられた被シミュレーション回路構造
を規定した変更計算構造データＤ１２を出力する。な
お、元の計算構造Ｄデータ１１は図示しない元の計算構
造データ付与手段より付与される。
【００４９】デバイスシミュレーション手段１３は、変
更計算構造データＤ１２を入力し、変更計算構造データ
Ｄ１２で規定される被シミュレーション回路構造に対し
て２次元のデバイスシミュレーションを行いデバイスシ
ミュレーション結果を出力する。なお、パラメータ入力
手段１１、解析領域分割手段１２及びデバイスシミュレ
ーション手段１３は図示しない計算制御手段によって制
御される。
【００５０】図９は、実施の形態２のＥＳＤシミュレー
ション装置によるＥＳＤシミュレーション方法を示すフ
ローチャートである。以下、図９のフローを実施の形態
１と同様に図３に示したＭＯＳＦＥＴを例に挙げて説明
する。
【００５１】まず、ステップＳ１１で、解析領域分割手
段１２は、通常の３次元デバイスシミュレーション用の
被シミュレーション回路構造を規定した元の計算構造デ
ータＤ１１を読み込む。元の計算構造データＤ１１は図
１０で示したデバイスを規定するデータである。
【００５２】図１０において、３次元構造のＭＯＳＦＥ
Ｔが解析領域となり、デバイスシミュレーションを行う
べく、３次元構造のＭＯＳＦＥＴが破線で分割された３
次元構造のメッシュに分割されている。
【００５３】図９に戻って、ステップＳ１２で、解析領
域分割手段１２は元の計算構造データＤ１１で規定され
た被シミュレーション回路構造から、パラメータ入力手
段１１より得た入力パラメータに基づき、分割対象の解
析領域を選択する。図１０の回路例では、３次元構造の
ＭＯＳＦＥＴ自体が解析領域となる。
【００５４】そして、ステップＳ１３で、パラメータ入
力手段１１より得た入力パラメータに基づき、３次元の
解析領域を複数の２次元の部分解析領域に分割する。例
えば、上記３次元の解析領域を４個の２次元の部分解析
領域に分割する場合、図１１に示すように、ゲート幅方
向２１に垂直な２次元領域である部分解析領域４１〜４
４に分割する。これら部分解析領域４１〜４４はそれぞ
れ２次元のデバイスシミュレーション用に複数のメッシ
ュ２２に分割されている。
【００５５】そして、部分解析領域４１〜４４のゲート
幅方向２１の位置関係を考慮して、抵抗５３の一端に接
続されるドレイン領域は、元の構造の中心部とみなされ
る部分解析領域４２及び４３のドレイン領域７１のみで
あり、互いに電気的に接続されるゲート電極、ソース領
域及び基板も元の構造の中心部とみなされる部分解析領
域４２及び４３のゲート電極７３、ソース領域７２及び
基板７０のみに設定される。
【００５６】ステップＳ１３では、さらに、複数の部分
解析領域への分割後、パラメータ入力手段１より得た入
力パラメータに基づき、各部分解析領域の各メッシュに
おけるデバイスシミュレーション用の特性値を個別設定
する。デバイスシミュレーション用の特性値としては、
例えば、形状、導電型式、不純物濃度等がある。
【００５７】次に、ステップＳ１４で、解析領域分割手
段１２は、解析領域との回路構造の等価性を維持しゲー
ト幅方向の電流を考慮すべく、複数の部分解析領域のう
ち、隣接する部分解析領域で対応するメッシュの頂点間
をメッシュ接続抵抗を接続した後、解析領域を複数の部
分解析領域に変更した被シミュレーション回路構造を規
定した変更計算構造データＤ１２をデバイスシミュレー
ション手段１３に出力する。
【００５８】図１１の例では、部分解析領域４１〜４４
のうち隣接する部分解析領域間で対応するメッシュの各
頂点間をメッシュ接続抵抗２３で接続している。
【００５９】メッシュ接続抵抗は、実施の形態１の節点
接続抵抗と同様、電流がデバイスのゲート幅方向に流れ
るときの電圧降下を考慮するためのものであり、実際の
物理現象として計算の精度を向上させるものである。な
お、メッシュ接続抵抗の値は、対応する領域のシート抵
抗から計算しても良いし、抵抗値ゼロ（メッシュ接続抵
抗を設けないで電気的接続のみ行う）として近似するこ
ともできる。
【００６０】図１２は、メッシュ接続抵抗（実施の形態
１では節点接続抵抗）を設ける効果説明用の説明図であ
る。図１２では、説明の理解を容易にするため、解析領
域を２つの部分解析領域３１，３２に分割し、メッシュ
接続抵抗として、２つの部分解析領域のドレイン領域
間、ソース領域間、ゲート領域間及び基板領域間にそれ
ぞれ接続抵抗ＲＤＶ、ＲＳＶ、ＲＧＶ及びＲＳＵＢＶを
設けた必要最小限の構成を示している。
【００６１】半導体製造プロセスのバラツキにより、一
つのトランジスタでもその形成位置よってチャネル長が
異なることが起こり得る。一方、図１２の構成では、部
分解析領域３１，３２のチャネル長Leff１，Leff２それ
ぞれを個別設定しているため、Leff１，Leff２間にバラ
ツキを持たせることにより、形成位置によって異なるチ
ャネル長が形成される状態をシミュレーションすること
ができる。
【００６２】仮に、部分解析領域３１と部分解析領域３
２とにおけるデバイスシミュレーション用の特性値を違
えてLeff１＜Leff２になるように設定すると、部分解析
領域３１のチャネル抵抗が部分解析領域３２のチャネル
抵抗より低くなるため、部分解析領域３２に比べて部分
解析領域３１を流れる電流量の方が大きくなる。このよ
うに、部分解析領域３１，３２間で流れる電流量が異な
ると、接続抵抗ＲＤＶ、ＲＤＶ、ＲＳＶ、ＲＧＶ及びＲ
ＳＵＢＶそれぞれの両端に電位差が生じ電流が流れる。
【００６３】この電流が、元の計算構造データＤ１１に
おける３次元のデバイスシミュレーションによって検出
可能なゲート幅方向２１の電流に対応する。すなわち、
２次元の部分解析領域間を接続抵抗で接続することによ
り、ゲート幅方向への電流の流れを考慮したシミュレー
ションを、２次元の組合せ構造である変更計算構造デー
タＤ１２に対して行うことができる。
【００６４】図９に戻って、ステップＳ１５で、デバイ
スシミュレーション手段１３は、変更計算構造データＤ
１２を入力し、変更計算構造データＤ１２で規定された
計算構造に対して２次元のデバイスシミュレーションを
実行し、ステップＳ１６でデバイスシミュレーション結
果を出力してＥＳＤシミュレーションを終了する。
【００６５】このように、実施の形態２のＥＳＤシミュ
レーション装置の解析領域分割手段１２は、解析領域
を、ゲート幅方向に沿って、各々が２次元のデバイスシ
ミュレーションが可能な複数の部分解析領域に分割する
とともに複数の部分解析領域を互いに電気的に接続し、
解析領域を複数の部分解析領域に変更した被シミュレー
ション回路構造を規定した変更計算構造データＤ１２を
出力している。
【００６６】したがって、複数の部分解析領域それぞれ
の物理特性値に違いを持たせることにより、ゲート幅方
向の形状効果を考慮した２次元のデバイスシミュレーシ
ョンを実行することができる。
【００６７】さらに、２次元のデバイスシミュレーショ
ンは、３次元のデバイスシミュレーションに比べて短い
計算時間で行うことができるため、比較的短時間でシミ
ュレーション結果を得ることができる。
【００６８】さらに、実施の形態２のＥＳＤシミュレー
ション装置の解析領域分割手段１２は、パラメータ入力
手段１１より得られる入力パラメータに基づき、複数の
部分解析領域それぞれの物理特性値を設定しているた
め、外部からパラメータ入力手段１１を用いて複数の部
分解析領域それぞれの物理特性値を所望の値に設定する
ことができる。
【００６９】＜実施の形態３＞図１３は、この発明の実
施の形態３である製造プロセス条件設定方法を示すフロ
ーチャートである。製造プロセス条件とは所定の半導体
集積回路を複数の工程からなる所定の製造プロセスを経
て製造する場合の各工程におけるマスクの形状，ウェハ
プロセス条件等を含む条件を意味する。以下、図１３を
参照して、製造プロセス条件設定方法を説明する。
【００７０】まず、ステップＳ２１で、製造プロセスで
用いるパターニング用の仮マスクの形状を設定し、続い
てステップＳ２２でイオン注入エネルギー，拡散時間等
の仮ウェハプロセス条件を設定する。その結果、仮マス
クの形状及び仮ウェハプロセス条件を含む仮製造プロセ
ス条件が決定する。
【００７１】したがって、上記仮製造プロセス条件下の
所定の製造プロセスを経て製造された場合の所定の半導
体集積回路の電気的特性値が決定する。
【００７２】そして、ステップＳ２３において、ステッ
プＳ２１，Ｓ２２で電気的特性値が決定した所定の半導
体集積回路を被シミュレーション回路として、実施の形
態１（回路シミュレーション）あるいは実施の形態２
（２次元のデバイスシミュレーション）で示したＥＳＤ
シミュレーションを実行する。
【００７３】次に、ステップＳ２４で、ＥＳＤシミュレ
ーション結果に基づきＥＳＤ規格を満足しているか否か
を判定する。ＥＳＤ規格として、例えばシミュレーショ
ン結果で得られた最大温度が所定の温度以下である等が
ある。
【００７４】ステップＳ２４でＥＳＤ規格を満足してい
ない（ＮＯ）と判定されると、ステップＳ２５で仮マス
ク形状を変更し、ステップＳ２６で仮ウェハプロセス条
件を変更することにより、所定の半導体集積回路の電気
的特性値を変更してステップＳ２３で再度ＥＳＤシミュ
レーションを実行させる。
【００７５】以降、ステップＳ２４で、ＥＳＤ規格を満
足している（ＹＥＳ）と判定されるまで、ステップＳ２
３〜Ｓ２６が繰り返される。
【００７６】ステップＳ２４でＥＳＤ規格を満足してい
る（ＹＥＳ）と判定されると、ステップＳ２７で仮マス
ク形状を実マスク形状に設定し、ステップＳ２８で仮ウ
ェハプロセスを実ウェハプロセス条件に設定する。これ
ら実マスク形状及び実ウェハプロセス条件を含む条件が
実製造プロセス条件となる。
【００７７】実製造プロセス条件下の製造プロセスを経
て得られる半導体集積回路は、実施の形態１あるいは実
施の形態２のＥＳＤシミュレーションのシミュレーショ
ン結果によって、ＥＳＤ規格を満足することが前もって
検証されているため、所定の半導体集積回路を実製造プ
ロセス条件下の製造プロセスを経て実際に製造すれば、
確実にＥＳＤ規格を満足した半導体集積回路を得ること
ができる。その結果、少ない費用と期間でＥＳＤ規格を
満足する半導体集積回路を製造することができる。
【００７８】＜実施の形態４（記録媒体への適用）＞図
１４はこの発明の実施の形態４であるシミュレーション
装置のハードウェア構成を示す説明図である。実施の形
態４のシミュレーション装置は、図２で示した実施の形
態１のＥＳＤシミュレーション（回路シミュレーショ
ン）方法、あるいは図９で示した実施の形態２のＥＳＤ
シミュレーション（２次元のデバイスシミュレーショ
ン）方法を記録媒体に記録させたことを特徴としてい
る。
【００７９】図１４に示すように、ＥＳＤシミュレーシ
ョン装置として、ＣＰＵ６１、キーボード６２、マウス
６３及びディスプレイ６４から構成されるコンピュータ
を用い、実施の形態１あるいは実施の形態２のＥＳＤシ
ミュレーション方法を記述したシミュレーション実行プ
ログラムをＣＰＵ６１が読み取り可能なフレキシブルデ
ィスク６５あるいはＣＤ−ＲＯＭ６６に記録させてい
る。なお、図１あるいは図８で記述された構成部（パラ
メータ入力手段１，ブロック分割手段２，回路シミュレ
ーション手段３，パラメータ入力手段１１，解析領域分
割手段１２及び素子シミュレーション手段１３）は、シ
ミュレーション実行プログラムを構成する機能ブロック
として割り当てられる。
【００８０】
【発明の効果】以上説明したように、この発明における
請求項１記載のシミュレーション装置の解析ブロック分
割手段は、所定の解析ブロックを、所定方向に沿って、
所定の解析ブロックとの等価性を維持しながら複数の部
分解析ブロックに分割して、所定の解析ブロックを複数
の部分解析ブロックに変更した被シミュレーション回路
を規定した変更ネットリストを出力しており、上記複数
の部分解析ブロックの回路シミュレーション用特性値を
それぞれ個別設定可能である。
【００８１】したがって、複数の部分解析ブロックそれ
ぞれの回路シミュレーション用特性値に違いを持たせる
ことにより、上記所定方向におけるデバイスに形状変化
を持たせた被シミュレーション回路に対する回路シミュ
レーションを実行することができるため、単一の解析ブ
ロックの回路シミュレーションでは考慮できなかったデ
バイスの上記所定方向の形状変化に精度良く反映したシ
ミュレーション結果を短い計算時間で得ることができ
る。
【００８２】請求項２記載のシミュレーション装置の解
析ブロック手段は、パラメータ入力手段より得られる入
力パラメータに基づき、複数の部分解析ブロックそれぞ
れの回路シミュレーション用特性値を設定しているた
め、外部からパラメータ入力手段を用いて複数の部分解
析ブロックそれぞれの回路シミュレーション用特性値を
所望の値に設定することができる。
【００８３】請求項３記載のシミュレーション装置にお
いて、所定の解析ブロックは抵抗成分を考慮したＭＯＳ
トランジスタを含み、所定の方向はＭＯＳトランジスタ
のゲート幅方向を含むため、ＭＯＳトランジスタにおけ
るゲート幅方向の形状へ変化を精度良く反映した回路シ
ミュレーションを実行することができる。
【００８４】請求項４記載のシミュレーション装置のブ
ロック分割手段は、さらに、複数の部分解析ブロックの
うち隣接する部分解析ブロック間を接続抵抗を介して電
気的に接続するため、ゲート幅方向に流れる電流を上記
接続抵抗の両端の電位差として考慮することができる。
【００８５】この発明における請求項５記載のシミュレ
ーション装置の解析領域分割手段は、所定の解析領域
を、所定の方向に沿って、所定の解析領域との等価性を
維持しながら、各々が２次元のデバイスシミュレーショ
ンが可能な複数の部分解析領域に分割し、所定の解析領
域を複数の部分解析領域に変更した被シミュレーション
回路構造を規定した変更計算構造データを出力してい
る。
【００８６】したがって、複数の部分解析領域それぞれ
のデバイスシミュレーション用の特性値に違いを持たせ
ることにより、上記所定方向の形状変化を考慮した２次
元のデバイスシミュレーションを実行することができ
る。
【００８７】さらに、２次元のデバイスシミュレーショ
ンは、３次元のデバイスシミュレーションに比べて短い
計算時間で行うことができるため、比較的短時間でシミ
ュレーション結果を得ることができる。
【００８８】請求項６記載のシミュレーション装置の解
析領域手段は、パラメータ入力手段より得られる入力パ
ラメータに基づき、複数の部分解析領域それぞれのデバ
イスシミュレーション用の特性値を設定しているため、
外部からパラメータ入力手段を用いて複数の部分解析領
域それぞれのデバイスシミュレーション用の特性値を所
望の値に設定することができる。
【００８９】請求項７記載のシミュレーション装置にお
いて、所定の解析領域は抵抗成分を考慮したＭＯＳトラ
ンジスタを含み、所定の方向はＭＯＳトランジスタのゲ
ート幅方向を含むため、ＭＯＳトランジスタにおけるゲ
ート幅方向の形状変化に精度良く反映した２次元のデバ
イスシミュレーションを実行することができる。
【００９０】請求項８記載のシミュレーション装置の解
析領域分割手段は、複数の部分解析領域のうち隣接する
部分解析領域間を接続抵抗を介して電気的に接続するた
め、ゲート幅方向に流れる電流を上記接続抵抗の両端の
電位差として考慮することができる。
【００９１】この発明における請求項９記載のシミュレ
ーション方法のステップ(c)は、所定の解析ブロックを
所定方向に沿って複数の部分解析ブロックに分割すると
ともに、複数の部分解析ブロックの回路シミュレーショ
ン用特性値をそれぞれ個別設定し、ステップ(d)は、所
定の解析ブロックとの等価性を維持すべく複数の部分解
析ブロック間を電気的に接続して、所定の解析ブロック
を複数の部分解析ブロックに変更した被シミュレーショ
ン回路を規定した変更ネットリストを出力している。
【００９２】その結果、複数の部分解析ブロックそれぞ
れの回路シミュレーション用特性値に違いを持たせるこ
とにより、上記所定方向におけるデバイスに形状変化を
持たせた被シミュレーション回路に対する回路シミュレ
ーションをステップ(e)で実行することができるため、
単一の解析ブロックの回路シミュレーションでは考慮で
きなかったデバイスの上記所定方向の形状変化に精度良
く反映したシミュレーション結果を短い計算時間で得る
ことができる。
【００９３】この発明における請求項１０記載のシミュ
レーション方法のステップ(c)は、所定の解析領域を、
所定の方向に沿って、各々が２次元のデバイスシミュレ
ーションが可能な複数の部分解析領域に分割し、ステッ
プ(d)は、所定の解析領域との等価性を維持すべく複数
の部分解析領域を互いに電気的に接続して、所定の解析
領域を複数の部分解析領域に変更した被シミュレーショ
ン回路構造を規定した変更計算構造データを出力してい
る。
【００９４】したがって、複数の部分解析領域それぞれ
のデバイスシミュレーション用特性値に違いを持たせる
ことにより、上記所定方向におけるデバイスの形状変化
に精度良く反映した２次元のデバイスシミュレーション
をステップ(e)で実行することができる。
【００９５】さらに、２次元のデバイスシミュレーショ
ンは、３次元のデバイスシミュレーションに比べて短い
計算時間で行うことができるため、比較的短時間でシミ
ュレーション結果を得ることができる。
【００９６】この発明における請求項１１記載の製造プ
ロセス条件設定方法は、請求項９記載のシミュレーショ
ン方法の回路シミュレーション結果によって所定の基準
における良否判定された仮製造プロセス条件を実製造プ
ロセス条件として設定しているため、上記実製造プロセ
ス条件下の所定の製造プロセスを経て所定の半導体集積
回路を実際に製造すれば、確実に所定の基準を満足した
半導体集積回路を得ることができる。
【００９７】この発明における請求項１２記載の製造プ
ロセス条件設定方法は、請求項１０記載のシミュレーシ
ョン方法の２次元のデバイスシミュレーション結果によ
って所定の基準における良否判定された仮製造プロセス
条件を実製造プロセス条件として設定しているため、上
記実製造プロセス条件下の所定の製造プロセスを経て所
定の半導体集積回路を実際に製造すれば、確実に所定の
基準を満足した半導体集積回路を得ることができる。
【００９８】この発明における請求項１３記載の記録媒
体は、請求項９記載のシミュレーション方法を実行させ
るためのプログラムが記録されているため、このプログ
ラムをコンピュータに実行させることにより、単一の解
析ブロックの回路シミュレーションでは考慮できなかっ
たデバイスの形状変化に精度良く反映したシミュレーシ
ョン結果を短い計算時間で得ることができる。
【００９９】この発明における請求項１４記載の記録媒
体は、請求項１０記載のシミュレーション方法を実行さ
せるためのプログラムが記録されているため、このプロ
グラムをコンピュータに実行させることにより、デバイ
スの形状変化に精度良く反映した２次元のデバイスシミ
ュレーションを実行することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＥＳＤシミュ
レーション装置の構成を示すブロック図である。
【図２】 実施の形態１のＥＳＤシミュレーション方法
を示すフローチャートである。
【図３】 ＨＢＭモデルを示す回路図である。
【図４】 実施の形態１の元のネットリストで規定され
る回路構成を示す回路図である。
【図５】 実施の形態１の変更ネットリストで規定され
る回路構成を示す回路図である。
【図６】 実施の形態１によるシミュレーション結果を
示すグラフである。
【図７】 実施の形態１によるシミュレーション結果を
示すグラフである。
【図８】 この発明の実施の形態２であるＥＳＤシミュ
レーション装置の構成を示すブロック図である。
【図９】 実施の形態２のＥＳＤシミュレーション方法
を示すフローチャートである。
【図１０】 実施の形態２の元の計算構造で規定される
構造を示す説明図である。
【図１１】 実施の形態２の変更計算構造で規定される
回路構成を示す回路図である。
【図１２】 ゲート幅方向の電流を考慮することの説明
用の説明図である。
【図１３】 この発明の実施の形態３である製造プロセ
ス条件設定方法を示すフローチャートである。
【図１４】 この発明の実施の形態４であるシミュレー
ション装置の記録媒体への適用を示す説明図である。
【符号の説明】
１ パラメータ入力手段、２ ブロック分割手段、３
回路シミュレーション手段、１１ パラメータ入力手
段、１２ 解析領域分割手段、１３ デバイスシミュレ
ーション手段、Ｄ１ 元のネットリスト、Ｄ２ 変更ネ
ットリスト、Ｄ１１ 元の計算構造データ、Ｄ１２ 変
更計算構造データ。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 被シミュレーション回路を規定したネッ
    トリストを受け、前記被シミュレーション回路内のデバ
    イスを特定する所定の解析ブロックを、所定方向に沿っ
    て、前記所定の解析ブロックとの等価性を維持しながら
    複数の部分解析ブロックに分割し、前記所定の解析ブロ
    ックを複数の部分解析ブロックに変更した新たな被シミ
    ュレーション回路を規定した変更ネットリストを出力す
    る解析ブロック分割手段と、 前記変更ネットリストで規定された被シミュレーション
    回路に対して回路シミュレーションを実行する回路シミ
    ュレーション手段とを備え、 前記解析ブロック分割手段は、前記複数の部分解析ブロ
    ックそれぞれの回路シミュレーション用特性値を個別設
    定可能であることを特徴とする、シミュレーション装
    置。
  2. 【請求項２】 前記複数の部分解析ブロックそれぞれの
    前記回路シミュレーション用特性値を決定する情報を含
    む入力パラメータを前記解析ブロック分割手段に入力す
    るパラメータ入力手段をさらに備え、 前記解析ブロック分割手段は、前記入力パラメータに基
    づき、前記複数の部分解析ブロックそれぞれの前記回路
    シミュレーション用特性値を設定する、請求項１記載の
    シミュレーション装置。
  3. 【請求項３】 前記所定の解析ブロックは抵抗成分を考
    慮したＭＯＳトランジスタを含み、前記所定の方向は前
    記ＭＯＳトランジスタのゲート幅方向を含む、請求項１
    あるいは請求項２記載のシミュレーション装置。
  4. 【請求項４】 前記ブロック分割手段は、さらに、前記
    複数の部分解析ブロックのうち隣接する部分解析ブロッ
    ク間を接続抵抗を介して電気的に接続する、請求項３記
    載のシミュレーション装置。
  5. 【請求項５】 ３次元のデバイスシミュレーションが可
    能な被シミュレーション回路構造を規定した計算構造デ
    ータを受け、前記被シミュレーション回路構造内のデバ
    イスを特定する３次元構造の所定の解析領域を、所定の
    方向に沿って、前記所定の解析領域との等価性を維持し
    ながら、各々が２次元のデバイスシミュレーションが可
    能な複数の部分解析領域に分割し、前記所定の解析領域
    を前記複数の部分解析領域に変更した新たな被シミュレ
    ーション回路構造を規定した変更計算構造データを出力
    する解析領域分割手段と、 前記変更計算構造データで規定された被シミュレーショ
    ン回路構造に対して２次元のデバイスシミュレーション
    を実行するデバイスシミュレーション手段と、を備える
    シミュレーション装置。
  6. 【請求項６】 前記複数の部分解析領域それぞれのデバ
    イスシミュレーション用の特性値を決定する情報を含む
    入力パラメータを前記解析領域分割手段に入力するパラ
    メータ入力手段をさらに備え、 前記解析領域分割手段は、前記入力パラメータに基づ
    き、前記複数の部分解析領域それぞれのデバイスシミュ
    レーション用の特性値を個別設定する、請求項５記載の
    シミュレーション装置。
  7. 【請求項７】 前記所定の解析領域は抵抗成分を考慮し
    たＭＯＳトランジスタを含み、前記所定の方向は前記Ｍ
    ＯＳトランジスタのゲート幅方向を含む、請求項５ある
    いは請求項６記載のシミュレーション装置。
  8. 【請求項８】 前記解析領域分割手段は、前記複数の部
    分解析領域のうち隣接する部分解析領域間を接続抵抗を
    介して電気的に接続する、請求項７記載のシミュレーシ
    ョン装置。
  9. 【請求項９】 (a)被シミュレーション回路を規定した
    ネットリストを読み込むステップと、 (b)前記被シミュレーション回路からデバイスを特定す
    る所定の解析ブロックを分割対象として選択するステッ
    プと、 (c)前記所定の解析ブロックを、所定方向に沿って、複
    数の部分解析ブロックに分割するとともに、前記複数の
    部分解析ブロックの回路シミュレーション用特性値をそ
    れぞれ個別設定するステップと、 (d)前記所定の解析ブロックとの等価性を維持すべく前
    記複数の部分解析ブロック間を電気的接続した後、前記
    所定の解析ブロックを前記複数の部分解析ブロックに変
    更した被シミュレーション回路を規定した変更ネットリ
    ストを出力するステップと、 (e)前記変更ネットリストで規定された被シミュレーシ
    ョン回路に対して回路シミュレーションを実行するステ
    ップと、を備えるシミュレーション方法。
  10. 【請求項１０】 (a)３次元のデバイスシミュレーショ
    ンが可能な被シミュレーション回路構造を規定した計算
    構造データを読み込むステップと、 (b)前記被シミュレーション回路構造内のデバイスを特
    定する３次元構造の所定の解析領域を分割対象として選
    択するステップと、 (c)前記所定の解析領域を、所定の方向に沿って、各々
    が２次元のデバイスシミュレーションが可能な複数の部
    分解析領域に分割するステップと、 (d)前記所定の解析領域との等価性を維持すべく前記複
    数の部分解析領域を互いに電気的に接続して、前記所定
    の解析領域を前記複数の部分解析領域に変更した被シミ
    ュレーション回路構造を規定した変更計算構造データを
    出力するステップと、 (e)前記変更計算構造データで規定された被シミュレー
    ション回路構造に対して２次元のデバイスシミュレーシ
    ョンを実行するステップと、を備えるシミュレーション
    方法。
  11. 【請求項１１】 (a)仮製造プロセス条件が設定された
    製造プロセスで製造された場合の所定の半導体集積回路
    を被シミュレーション回路として、請求項９記載のシミ
    ュレーション方法を実行させるステップと、 (b)前記ステップ(a)のシミュレーション結果に基づき、
    前記被シミュレーション回路の所定の基準に対する良否
    を判定するステップと、 (c)前記ステップ(b)の判定が否の場合に、前記仮製造プ
    ロセス条件を変更し、ステップ(a)，(b)を再度実行させ
    るステップと、 (d)前記ステップ(b)の判定が良の場合に、前記仮製造プ
    ロセス条件を前記所定の半導体集積回路の実際の製造に
    用いる実製造プロセス条件として設定するステップと、 を備えた製造プロセス条件設定方法。
  12. 【請求項１２】 (a)仮製造プロセス条件が設定された
    製造プロセスで製造された場合の所定の半導体集積回路
    を被シミュレーション回路として、請求項１０記載のシ
    ミュレーション方法を実行させるステップと、 (b)前記ステップ(a)のシミュレーション結果に基づき、
    前記被シミュレーション回路の所定の基準に対する良否
    を判定するステップと、 (c)前記ステップ(b)の判定が否の場合に、前記仮製造プ
    ロセス条件を変更し、ステップ(a)，(b)を再度実行させ
    るステップと、 (d)前記ステップ(b)の判定が良の場合に、前記仮製造プ
    ロセス条件を前記所定の半導体集積回路の実際の製造に
    用いる実製造プロセス条件として設定するステップと、
    を備えた製造プロセス条件設定方法。
  13. 【請求項１３】 請求項９記載のシミュレーション方法
    を実行させるためのプログラムが記録されている、コン
    ピュータ読み取り可能な記録媒体。
  14. 【請求項１４】 請求項１０記載のシミュレーション方
    法を実行させるためのプログラムが記録されている、コ
    ンピュータ読み取り可能な記録媒体。
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