JP2004319828A - 回路シミュレーション方法および半導体集積回路装置 - Google Patents
回路シミュレーション方法および半導体集積回路装置 Download PDFInfo
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Abstract
【課題】回路を構成する半導体装置の特性ばらつきを、実際の回路構成に即して補正する手段を講じることで、回路シミュレーション精度を向上させる。
【解決手段】回路シミュレーション方法は、所定の信号パスにおける反転論理の有効段数を含む有効段数情報４とトランジスタ特性データ５とを用いてコーナー幅最適化手段２がコーナーパラメータ６を補正し、最適化コーナーパラメータ７を出力するステップと、回路の接続情報を含む段数付きネットリスト８、最適化コーナーパラメータ７および入力ファイル９とを用いて回路シミュレータ３が回路シミュレーションを行なうステップとを含んでいる。反転論理段数や反転論理の並列数を考慮に入れることにより、従来よりも正確な回路シミュレーションを行なうことができる。
【選択図】 図１
【解決手段】回路シミュレーション方法は、所定の信号パスにおける反転論理の有効段数を含む有効段数情報４とトランジスタ特性データ５とを用いてコーナー幅最適化手段２がコーナーパラメータ６を補正し、最適化コーナーパラメータ７を出力するステップと、回路の接続情報を含む段数付きネットリスト８、最適化コーナーパラメータ７および入力ファイル９とを用いて回路シミュレータ３が回路シミュレーションを行なうステップとを含んでいる。反転論理段数や反転論理の並列数を考慮に入れることにより、従来よりも正確な回路シミュレーションを行なうことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタの特性ばらつき幅の見積もりを実際のばらつき幅に近づけることを特徴とする回路シミュレーション方法に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロセッサに代表されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、一般的にセルと呼ばれる基本機能単位回路を多数組み合わせることにより構成されている。ＬＳＩの高性能化、高集積化に伴い、ＬＳＩの根幹を成すセルの回路設計を高精度に行うためのＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールの役割が重要度を増している。
【０００３】
設計精度に深く関わるＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたセルおよびＬＳＩを対象として、ＭＯＳトランジスタ、容量、抵抗等の素子の接続情報、およびトランジスタサイズ（トランジスタ幅、トランジスタ長）、容量値、抵抗値等の素子の特性情報を含むネットリストを基にして、実際に製造されたセルおよびＬＳＩの回路動作を想定したシミュレーションを行うものである。上記のネットリストは、例えば、設計されたセルのマスクレイアウトから回路接続情報抽出装置によって抽出することができる。また、上述のＭＯＳトランジスタの特性情報においては、ＭＯＳトランジスタの複雑な電気的特性を回路シミュレータ上で高精度に再現するために、数多くの電気的特性式（以下トランジスタモデルと略記する）が開発されている。また、トランジスタモデルで所望のトランジスタの特性を再現するためには、トランジスタモデルに含まれるモデルパラメータを、所望のトランジスタの特性に合わせて最適化することが必要である。以下、モデルパラメータを最適化するこの作業を、モデルパラメータ抽出と略記する。この最適化のターゲットを様々な特性に変更することにより、様々な条件での回路動作を確認できることが、回路シミュレーションを利用した半導体回路設計の特徴である。特に、トランジスタのばらつき特性を包括するように設定したパラメータ（以下、「コーナーパラメータ」と略記する）を用いて回路シミュレーションを行うことにより、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認ができる。
【０００４】
以下、従来のコーナーパラメータの設定、ならびに従来のコーナーパラメータによる回路シミュレーションについて説明する。
【０００５】
まず、従来のコーナーパラメータの設定について説明する。
【０００６】
図１１は、コーナーパラメータの特性の一例を表すＣＭＯＳトランジスタの特性分布図である。同図では、横軸にＮチャネルトランジスタを流れる電流値、縦軸に各Ｎチャネルトランジスタと対を成しているＰチャネルトランジスタを流れる電流値を示している。
【０００７】
図１１中に示す点１１３は、このトランジスタの中心特性を表しており、この特性を表すモデルパラメータを、ＴＹＰＩＣＡＬパラメータと称する。点１１４に示す特性は、このトランジスタの電流が最も小さい場合の特性を表しており、この特性を表すモデルパラメータを、コーナーパラメータの中でも特にワーストケースパラメータと称する。点１１５に示す特性は、このトランジスタの電流が最も大きい場合の特性を表しており、この特性を表すモデルパラメータを、コーナーパラメータの中でも特にベストケースパラメータと称する。以上のように、コーナーパラメータの特性は、トランジスタのばらつき特性を、ベストケースパラメータの特性とワーストケースパラメータの特性とで内包するように設定されている。また、場合によっては、点１１３を挟んで互いにほぼ点対称の位置にプロットされた点１１１および点１１３とを設定し、点１１１、１１２、１１４、１１５の四点でトランジスタのばらつき特性を内包するようにすることもある。
【０００８】
次に、上記従来のコーナーパラメータによる回路シミュレーション方法について説明する。
【０００９】
図１２は、従来の回路シミュレーション装置を用いた回路シミュレーション方法を示すブロック図である。
【００１０】
同図に示すように、従来の回路シミュレーション方法では、回路シミュレーション装置１１６、すなわち回路シミュレータ１０３に、回路接続情報を含むネットリスト１１７、トランジスタのばらつき特性を表すコーナーパラメータ１０６、および電圧条件等、回路シミュレーションにおける諸条件の設定を表す入力ファイル１０９を入力することにより、入力された条件における回路動作のシミュレーション結果が出力される。このように、各トランジスタの特性が、ベストケース特性やワーストケース特性を代表とするコーナー特性を表すように設定されたコーナーパラメータを利用して回路動作のシミュレーションを行うことにより、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認ができる。
【００１１】
【特許文献１】
特開平１０−２４０７８８号公報
【００１２】
【発明が解決しようとする課題】
上述のように、従来のコーナーパラメータを利用した回路シミュレーションによれば、トランジスタ特性のばらつきを考慮した回路動作を確認することができる。
【００１３】
しかしながら、本願発明者らの検討の結果、従来の回路シミュレーション方法では、見積もられたトランジスタ特性のばらつきが実際のトランジスタ特性のばらつきよりも大きくなることがあることが分かった。つまり、従来は回路を構成している各トランジスタの特性ばらつきの最大値を算出し、各特性ばらつきの最大値の総和を回路動作のシミュレーションに用いていたため、見積もられたトランジスタ特性のばらつきが実際のトランジスタ特性のばらつきよりも大きくなってしまっていた。
【００１４】
従って、従来のコーナーパラメータを利用した回路動作のシミュレーションでは、過剰な特性ばらつき幅でのシミュレーションしか行えず、実際の回路の回路動作を、回路シミュレーションで高精度に再現することが困難であった。このような、過剰な特性ばらつきでのシミュレーションによる半導体回路設計では、設計余裕度が低下し、高速化や面積縮小化が妨げられる。
【００１５】
本発明は、上述の不具合の解決を図るものであり、実際の回路構成に即して回路を構成する半導体装置の特性ばらつきを見積もる手段を講じることで、回路シミュレーション精度を向上させることを目的としている。
【００１６】
【課題を解決するための手段】
本願発明者らは、回路シミュレーションにおいて、トランジスタのばらつき特性をシステマティック成分とランダム成分とに分け、半導体回路を構成する論理ゲートの段数と、該論理ゲート内のトランジスタの並列数とに応じてランダム成分を補正することにより、より正確にトランジスタの特性ばらつきを計算できることを見いだした。
【００１７】
本発明の回路シミュレーション方法は、半導体チップ上に設けられ、信号パスを構成する論理ゲートを有する第１の半導体回路の動作を見積もる回路シミュレーション方法であって、上記論理ゲートの段数を表す有効段数および上記論理ゲートの各々を構成するトランジスタの並列数を含む有効段数情報と、トランジスタ特性データとを用いて、コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、最適化コーナーパラメータを出力するステップ（ａ）と、上記最適化コーナーパラメータと、上記第１の半導体回路の接続情報を有する段数付きネットリストと、電圧条件を含む入力ファイルとを用いて回路シミュレータが上記第１の半導体回路のシミュレーションを行なうステップ（ｂ）とを含んでいる。
【００１８】
この方法により、上記トランジスタの特性ばらつき幅を実際の回路におけるトランジスタのばらつき幅に近づけるように修正することができるので、より正確な回路シミュレーションを行うことが可能となる。
【００１９】
上記ステップ（ａ）は、上記トランジスタ特性データを用いて上記トランジスタの特性ばらつきのうち、ランダム成分を算出するステップ（ａ１）と、上記ランダム成分と上記有効段数情報とを用いて、上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を算出するステップ（ａ２）と、上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を用いて、上記コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、上記最適化コーナーパラメータを出力するステップ（ａ３）とを含んでいる。
【００２０】
この方法により、ランダム成分を論理ゲートの有効段数やトランジスタの並列数に応じて修正することができるので、より正確な回路シミュレーションを行なうことが可能となる。
【００２１】
上記ステップ（ａ１）では、上記コーナー幅最適化手段が、複数個の同一導電型かつ同一寸法のトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することにより、容易にトランジスタの特性ばらつきのランダム成分を算出することが可能となる。
【００２２】
上記半導体回路はＣＭＯＳトランジスタで構成されるセルの繰り返し回路を有している場合、上記ステップ（ａ１）では、コーナー幅最適化手段が、上記セルの繰り返し回路の、繰り返し回数が異なる複数の回路の遅延特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することが好ましい。
【００２３】
上記段数付きネットリストおよび上記有効段数情報は、共に回路解析手段によって上記第１の半導体回路の回路データから抽出されたものであってもよい。
【００２４】
上記第１の半導体回路は、上記第１の半導体回路より大規模な第２の半導体回路の一部であり、上記ステップ（ａ）の前に、有効段数設定手段が、上記段数付きネットリストおよび上記有効段数情報をそれぞれ修正して出力するステップをさらに含むことにより、第２の半導体回路内の部分によってトランジスタ特性のばらつき幅が異なる場合でも、精度の高い回路シミュレーションを行うことができる。
【００２５】
上記論理ゲートは、一組以上のＣＭＯＳトランジスタを有していてもよい。
【００２６】
上記第１の半導体回路と同一の半導体チップ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが互いに等しいモニタ用回路をさらに有し、上記ステップ（ａ１）では、上記コーナー幅最適化手段が、上記モニタ用回路を構成するトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することにより、モニタ用回路を用いて容易にトランジスタ特性のばらつきを補正することができるようになる。
【００２７】
本発明の半導体集積回路装置は、ウエハ上に設けられ、信号パスを構成し、且つトランジスタから構成される論理ゲートを有する半導体回路と、上記ウエハ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが等しいモニタ用回路とを備えていることにより、モニタ用回路を用いて容易に精度の高い回路シミュレーションを行なうことができるようになる。
【００２８】
【発明の実施の形態】
本願発明者らはまず、従来の回路シミュレーション方法において、トランジスタ特性のばらつきを正確に見積もることができなかった原因について検討した。その検討の過程で、トランジスタ特性のばらつきは「システマティック成分」と「ランダム成分」二つに分けられることが分かった。これについて説明する。
【００２９】
図１３は、トランジスタの特性ばらつきの要因と、その要因の成分の一例を表す図である。
【００３０】
トランジスタの特性は、主にゲート酸化膜厚のばらつき、ゲート長ばらつき、およびゲート幅ばらつきが要因となってばらついている。また、それらのばらつき要因の成分は、チップの位置やパターンに依存して特性が変動するシステマティック成分と、拡散時の条件で、ゆらぎ等によって全く任意にばらつくランダム成分とに大別される。
【００３１】
この２つのばらつき成分のうち、ランダム成分については、回路によっては縮小されることがある。すなわち、ｎ段の反転論理または論理ゲート（ｎはｎ≧２の整数）で構成された信号パス回路、または特性の等しいトランジスタをｍ個（ｍはｍ≧２の整数）並列に組み合わせた回路においては、そのランダム成分による特性ばらつきは統計的に、各々１／√ｎ、１／√ｍに縮小される。
【００３２】
したがって、ｍ個（ｍはｍ≧２の整数）並列のトランジスタで構成されたｎ段（ｎはｎ≧２の整数）の（反転）論理ゲートによって信号パスが構成されている場合、その信号パスを構成するトランジスタの、ランダム成分による特性ばらつきは、統計的に１／√（ｍ×ｎ）に縮小される。
【００３３】
これに対し、従来のコーナーパラメータは、図１１にも示している通り、単体トランジスタ固有のベストケース特性、ワーストケース特性などを表しており、その特性がシステマティックにばらついているのか、ランダムにばらついているのかといったばらつき成分の区別はしていなかった。そのため、従来のコーナーパラメータは、信号パスを構成する（反転）論理段数の大小に関わらず、どのような回路においても同一の特性を表していた。このことが、特性ばらつきの範囲を大きく見積もりすぎる主な原因となっていると考えられた。 そこで、本願発明者らは、信号パス上の反転論理段数または論理段数、およびトランジスタの並列接続を考慮に入れることで、より正確にトランジスタ特性のばらつきを見積もることが可能になると考え、本発明に想到した。本発明の回路シミュレーション方法について、以下に説明する。
【００３４】
（本発明の実施形態）
図１は、本発明の実施形態に係る回路シミュレーション方法を説明するためのブロック図である。本実施形態の回路シミュレーション方法は、回路シミュレーション装置によって行われるが、回路シミュレーション装置は、専用のハードウェアであってもよいし、ＳＰＩＣＥなどの回路シミュレーションプログラムが組み込まれたコンピュータであってもよい。
【００３５】
図１に示すように、本実施形態の回路シミュレーション装置１は、コーナー幅最適化手段２と、回路シミュレータ３とから構成されている。
【００３６】
このうち、コーナー幅最適化手段２は、有効段数情報４とトランジスタ特性データ５、およびコーナーパラメータ６を読み込み、パス段数、すなわち所定の信号パスを構成する論理（反転）ゲートの段数と、その論理（反転）ゲートを構成するトランジスタの並列数と、そのトランジスタにおけるランダム成分による特性ばらつきとから、コーナーパラメータ６で設定されている特性ばらつき幅を最適化し、その結果を最適化コーナーパラメータ７として出力する。ここでいう論理ゲートとは、ＮＡＮＤ回路やＮＯＲ回路であってもよいし、ＣＭＯＳなどであってもよい。
【００３７】
また、回路シミュレータ３は、最適化コーナーパラメータ７と回路接続情報を表す段数付きネットリスト８、および電圧条件等の回路シミュレーションにおける諸条件の設定を表す入力ファイル９に従い、回路動作をシミュレーションし、その結果を出力する。
【００３８】
以上のような回路シミュレーション装置１を用いた回路シミュレーション方法について詳しく説明する。
【００３９】
図２は、有効段数情報４を表すデータの一例であり、図３は、トランジスタ特性データ５を表すデータの一例である。
【００４０】
有効段数情報４は、所定の信号パスにおける反転論理の有効段数と、該反転論理を構成するトランジスタの並列数とを含んでいる。図２に示す有効段数情報４おいて、第１項（図中左から１列目）はＭＯＳトランジスタの極性を表しており、第２項、第３項（図中左から２列目、３列目）は、それぞれＭＯＳトランジスタのゲート幅ならびにゲート長を表している。第４項は有効段数であり、対象とする回路の接続解析を行い、所定の信号パスを構成する論理反転の段数と、その論理反転を構成するトランジスタの並列数とを、ＮチャネルトランジスタとＰチャネルトランジスタ毎に求めたものである。特に、回路シミュレーションを行う回路がある回路の信号経路の一部である場合には、その回路全体におけるトランジスタの有効段数を入力することで、より実動作に近い回路シミュレーションを実現できる。ここで、論理反転の段数を数える際には、各論理反転回路の構成やトランジスタのサイズなどが同一であることを前提としている。
【００４１】
なお、図２では、トランジスタをその極性で分けているが、これはＮチャネル型とＰチャネル型とでトランジスタの特性が大きく異なるからである。ただし、極性による分類以外にも、ゲート幅やゲート長がほぼ等しいトランジスタ同士を１つの群として分類してもよい。
【００４２】
次に、図３に示すトランジスタ特性データ５において、第１項（図中左から１列目）は、ＭＯＳトランジスタの極性を表しており、第２項、第３項は、それぞれＭＯＳトランジスタのゲート幅ならびにゲート長を表している。そして、第４〜９項は、ｎ１個（ｎ１は１以上の整数）もしくはｎ２個（ｎ２は、ｎ１と異なる１以上の整数）のトランジスタの平均特性データを複数点測定し、統計処理によってその特性ばらつきを、電流特性（Ｉｄ）としきい値電圧（Ｖｔ）の標準偏差として求めたものである。
【００４３】
次に、図４は、コーナー幅最適化手段２の動作を表すブロック図である。
【００４４】
図４に示すように、コーナー幅最適化手段２には、有効段数情報４、トランジスタ特性データ５、およびコーナーパラメータ６がそれぞれ入力される。
【００４５】
まず、最初のステップ（ステップ１）では、コーナー幅最適化手段２は、これらのデータのうちトランジスタ特性データ５を読み込み、特性ばらつきにおけるランダム成分の計算を行う。ここで、具体的なランダム成分の算出方法については、図５を用いて説明する。
【００４６】
図５は、図３に示すＮチャネルトランジスタについて、電流特性ばらつきの解析を行なう際に用いるグラフ図である。同図において、横軸は１／√ｎ（ｎは正の整数）であり、縦軸はトランジスタを流れる電流の標準偏差である。
【００４７】
ここに示す方法では、図３中の第４項、第７項に示すｎ１、ｎ２の値を１／√ｎ（ｎはｎ１ならびにｎ２）に従って変形したデータを、図３中の第５項、第８項に示すＮチャネルトランジスタのσＩｄ１、σＩｄ２のデータに対してプロットする。ここで、特性ばらつきの成分のうち、１／√ｎに比例する成分はランダム成分であり、システマティック成分は１／√ｎによらず一定であることから、この２点のデータを結ぶ直線の切片がシステマティック成分を表し、傾きがランダム成分を表すことになる。
【００４８】
すなわち、本実施形態の方法において、コーナー幅最適化手段２は、トランジスタ特性データ５を読み込み、各トランジスタの２点の特性ばらつきデータから、この２点のデータを結ぶ直線の傾きと切片を求めることで、特性ばらつきにおけるランダム成分を算出する。なお、トランジスタの特性データは、２点に限らず３点以上用いてもよい。その際には、データ点数の増加に伴って、コーナー幅最適化手段は、図４におけるステップ１で、最小二乗法等により２点以上のデータに最適な近似直線を求めることで、特性ばらつきにおけるランダム成分を算出することができる。この場合、演算量は増えるが、ランダム成分をより正確に求めることができる。また、その場合には、図３におけるトランジスタ特性データの記述を、ｎ３…、σＩｄ３…と追加すればよい。
【００４９】
次に、図４に示すステップ２において、ランダム成分の算出を完了したコーナー幅最適化手段２は、有効段数情報４を読み込み、トランジスタの有効段数に応じた特性ばらつき幅を算出する。この計算は、例えば図２中の第１〜３項に示すトランジスタの種類に基づいて、先に求めたランダム成分を示す一次式に、図２中の第４項に示されたトランジスタ有効段数を当てはめることによって実現できる。
【００５０】
次に、図４に示すステップ３において、コーナー幅最適化手段２は、単体のトランジスタ固有の特性ばらつきを表すコーナーパラメータ６を読み込み、ステップ２で求めたばらつき幅の特性を表すように、コーナーパラメータ６の特性を修正し、新たに最適化コーナーパラメータ７として出力する。
【００５１】
以上のように、コーナー幅最適化手段２によって作成された最適化コーナーパラメータ７の特性を、図６を用いて説明する。
【００５２】
図６は、最適化コーナーパラメータの特性を表すグラフ図である。同図において、有効段数＝１の場合の特性ばらつき幅は、コーナー幅最適化手段２に入力されるコーナーパラメータ６の特性ばらつき幅そのものである。そして、有効段数≧２の場合には、有効段数が増えるに従って、ランダム成分によるトランジスタの特性ばらつきが縮小されているが、システマティック成分によるトランジスタの特性ばらつきは、有効段数によらず一定のままである。ここで、有効段数が増加するとランダム成分のばらつきが減少するのは、有効段数が増えるにつれてランダム成分が平均化されるためである。従って、有効段数が多い場合ほど、ランダム成分が小さくなり、トランジスタの特性ばらつき幅も小さくなる。
【００５３】
また、図７は、最適化コーナーパラメータ７のデータの一例を表す図である。同図において、第１項（図中の左端の列）が．ｍｏｄｅｌで始まる行を含んで以降の行が、各トランジスタ毎の最適化コーナーパラメータを表している。また、．ｍｏｄｅｌで始まる行の第２項が、各最適化コーナーパラメータ固有のモデル名を示している。本実施の形態では、独立したＮチャネルトランジスタとＰチャネルトランジスタの各モデル名を「ＮＭＯＳ」、「ＰＭＯＳ」とし、有効段数１１のＮチャネルトランジスタとＰチャネルトランジスタの各モデル名を「ＮＭＯＳ１１」、「ＰＭＯＳ１１」としている。なお、このモデル名は識別が可能であればこれ以外の名称でもよく、トランジスタを極性以外の性質で分類してもよい。
【００５４】
次に、以上のように作成された最適化コーナーパラメータ７を用いた回路シミュレーションについて説明する。
【００５５】
図８は、回路の接続情報を含む段数付きネットリストを表すデータの一例である。
【００５６】
同図において、第１項（図中左から１列目）に示すのが素子識別子であり、例えばＭで始まる識別子はＭＯＳトランジスタを示す。ＭＯＳトランジスタの接続情報の場合、第２項〜第５項（図中左から２〜５列目）は、それぞれドレイン端子、ゲート端子、ソース端子、基板端子の各接続情報を示している。第６項は、そのトランジスタの特性を表すモデル名、第７項、第８項は、それぞれＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌを表している。例えば有効段数が１１であるトランジスタの第６項のモデル名については、上述の最適化コーナーパラメータ７に示した最適化コーナーパラメータのモデル名である「ＮＭＯＳ１１」、「ＰＭＯＳ１１」と同じモデル名を記述しておく。
【００５７】
そして、図１に示すように、回路シミュレータ３に、段数付きネットリスト８、コーナー幅最適化手段２より出力された最適化コーナーパラメータ７、ならびに電圧条件等、回路シミュレーションにおける諸条件の設定を表す入力ファイル９を入力することにより、入力された条件における回路動作のシミュレーション結果が回路シミュレータ３から出力される。この際の回路シミュレータ３では、上述のモデル名を用いて最適化コーナーパラメータ７中のモデルパラメータを各トランジスタに適用し、これを用いて回路シミュレーションを行なう。
【００５８】
以上のように、本実施形態の回路シミュレーション方法によれば、半導体回路を構成する各トランジスタのばらつき特性を算出する際に、トランジスタの有効段数に応じて特性ばらつきのランダム成分を縮小して見積もるので、従来に比べ、トランジスタの特性ばらつきをより正確に見積もることができる。そのため、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。
【００５９】
なお、本実施形態の回路シミュレーションに用いられる有効段数情報４および段数付きネットリスト８は、以下のようにして抽出される。
【００６０】
図９は、回路シミュレーション装置が回路解析手段を有している場合の回路シミュレーション方法を示すブロック図である。同図に示すように、本実施形態の回路シミュレーション装置１は、回路データ１１から段数付きネットリスト８と有効段数情報４とを抽出するための回路解析手段１０をさらに備えていてもよい。ここで用いられる回路データ１１は、所望の信号経路を構成する半導体回路の回路情報やマスクレイアウト情報などを含んでいる。
【００６１】
回路解析手段１０は、この回路データ１１から、所定の信号パスを構成する反転論理段数または論理段数と、その（反転）論理ゲートを構成するトランジスタの並列数とを抽出して有効段数情報４を有効段数設定手段１２に出力する。また、回路解析手段１０は、該所定の信号パスを構成するトランジスタの接続情報を表す段差付きネットリスト８も有効段数設定手段１２に出力する。
【００６２】
また、回路データ１１に記されている第１の半導体回路が、より大規模な第２の半導体回路の一部である場合には、第１の半導体回路の位置などによってトランジスタの特性ばらつきが異なるために、段数付きネットリスト８や有効段数情報４の修正が必要となることがある。このような場合には、回路シミュレーション装置１に有効段数設定手段１２をさらに設けることによって回路シミュレーションを行なうことができる。
【００６３】
図１０は、回路シミュレーション装置が有効段数設定手段１２をさらに有している場合の回路シミュレーション方法を示すブロック図である。
【００６４】
有効段数設定手段１２は、上述の第１の半導体回路内のトランジスタであることを識別できるように段数付きネットリスト８の記述を修正し、修正後の段数付きネットリスト８を回路シミュレータ３に入力する。また、有効段数設定手段１２は、有効段数情報４について、第１の半導体回路に応じた修正を行い、修正後の有効段数情報４をコーナー最適化手段２に出力する。これにより、回路シミュレータ３では、トランジスタの特性ばらつきが個別の回路ごとに異なる場合でも、正確なシミュレーションを行なうことが可能となる。
【００６５】
以上のように、本実施形態の回路シミュレーション方法によれば、回路の配置によらず、正確にトランジスタの特性ばらつきを見積もることができる。
【００６６】
なお、本実施形態の回路シミュレーション方法で用いられる有効段数情報４、トランジスタ特性データ５、最適化コーナーパラメータ７および段数付きネットリスト８のデータ形式については、それぞれ図２、図３、図７および図８に示した形式に限られない。
【００６７】
また、本実施形態の回路シミュレーション方法で用いられるトランジスタ特性データ５は、必ずしも実際の測定データである必要はなく、推定値もしくは設定値、目標値であっても構わない。
【００６８】
また、本実施形態の回路シミュレーション方法では、トランジスタ特性データ５に記述されている特性ばらつきデータの例として電流特性（Ｉｄ）と閾値電圧（Ｖｔ）を例に挙げていたが、別の特性を扱ってもよい。トランジスタの特性ばらつきのランダム成分を求める際にも、複数のトランジスタの電圧−電流特性から求める例を説明したが、他の特性からランダム成分を算出してもよい。例えばリングオシレータ等の繰り返し回路において、繰り返し段数が異なる複数の回路遅延特性からも算出することができる。また、論理ゲートがＣＭＯＳトランジスタを有している場合、該ＣＭＯＳトランジスタで構成されるセルの繰り返し回路の、繰り返し回数が異なる複数の回路の遅延特性からもランダム成分を算出することができる。
【００６９】
また、本実施形態では、ばらつきを表すために標準偏差値を用いていたが、ばらつきを表現できれば、別の表示方法を用いてもよい。
【００７０】
また、解析対象となる半導体チップ内の半導体回路について、該半導体回路に典型的な反転論理段数とトランジスタの並列数とを有するばらつき測定用回路を半導体ウエハの一部に設けてもよい。これにより、ばらつき測定用回路を構成するトランジスタの電気特性のばらつきを測定することで、最適化コーナーパラメータ７が表す電気特性ばらつきを検証することが可能となる。また、ばらつき測定用回路を構成するトランジスタの特性ばらつきの測定値より、半導体回路の特性ばらつきを、特性ばらつきのランダム成分を低減した状態で管理することが可能となる。すなわち、ばらつき測定用回路の測定結果を用いて、最適化コーナーパラメータ７が表す電気特性ばらつきを補正することで、さらに精度の高い回路シミュレーションが可能となり、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。なお、この際には、ばらつき測定用回路において並列接続されたトランジスタと、このトランジスタと同じサイズで単体のトランジスタとを製造工程のモニタパターンとして半導体ウエハの一部に設けておけばよい。これらのトランジスタの特性ばらつきを測定し、その結果を用いてコーナーパラメータ６ならびに最適化コーナーパラメータ７が表す電気特性ばらつきを補正することで、さらに精度の高い回路シミュレーションが可能となり、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。
【００７１】
なお、本実施形態の回路シミュレーション方法について、解析するトランジスタとしてＭＯＳトランジスタを想定して説明したが、ＭＩＳトランジスタや、バイポーラトランジスタなどを解析対象としてもよい。
【００７２】
【発明の効果】
本発明の回路シミュレーション方法によれば、所定の信号パスを構成する反転論理の段数または論理ゲートの段数、および該（反転）論理を構成するトランジスタの並列数を考慮に入れてトランジスタの特性ばらつき幅を補正することにより、トランジスタ特性のばらつき幅を実際のトランジスタ特性のばらつき幅に近づけることができる。このため、従来よりも高精度な回路シミュレーションが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る回路シミュレーション方法を説明するためのブロック図である。
【図２】本発明の一実施形態における有効段数情報の一例を示す図である。
【図３】本発明の一実施形態におけるトランジスタ特性データの一例を示す図である。
【図４】本発明の一実施形態におけるコーナー幅最適化手段の動作を示すブロック図である。
【図５】図３に示すＮチャネルトランジスタについて、電流特性ばらつきの解析を行なう際に用いるグラフ図である。
【図６】本発明の一実施形態における最適化コーナーパラメータの特性を表すグラフ図である。
【図７】本発明の一実施形態における最適化コーナーパラメータのデータの一例を示す図である。
【図８】本発明の一実施形態における回路の接続情報を含む段数付きネットリストを表すデータの一例である。
【図９】本発明の一実施形態に係る回路シミュレーション装置が回路解析手段を有している場合の回路シミュレーション方法を示すブロック図である。
【図１０】本発明の一実施形態に係る回路シミュレーション装置が有効段数設定手段をさらに有している場合の回路シミュレーション方法を示すブロック図である。
【図１１】従来のコーナーパラメータの特性の一例を表すＣＭＯＳトランジスタの特性分布図である。
【図１２】従来の回路シミュレーション装置を用いた回路シミュレーション方法を示すブロック図である。
【図１３】トランジスタの特性ばらつきの要因と、その要因の成分の一例を表す図である。
【符号の説明】
１ 回路シミュレーション装置
２ コーナー幅最適化手段
３ 回路シミュレータ
４ 有効段数情報
５ トランジスタ特性データ
６ コーナーパラメータ
７ 最適化コーナーパラメータ
８ ネットリスト
９ 入力ファイル
１０ 回路解析手段
１１ 回路データ
１２ 有効段数設定手段
【発明の属する技術分野】
本発明は、トランジスタの特性ばらつき幅の見積もりを実際のばらつき幅に近づけることを特徴とする回路シミュレーション方法に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロセッサに代表されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、一般的にセルと呼ばれる基本機能単位回路を多数組み合わせることにより構成されている。ＬＳＩの高性能化、高集積化に伴い、ＬＳＩの根幹を成すセルの回路設計を高精度に行うためのＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）ツールの役割が重要度を増している。
【０００３】
設計精度に深く関わるＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたセルおよびＬＳＩを対象として、ＭＯＳトランジスタ、容量、抵抗等の素子の接続情報、およびトランジスタサイズ（トランジスタ幅、トランジスタ長）、容量値、抵抗値等の素子の特性情報を含むネットリストを基にして、実際に製造されたセルおよびＬＳＩの回路動作を想定したシミュレーションを行うものである。上記のネットリストは、例えば、設計されたセルのマスクレイアウトから回路接続情報抽出装置によって抽出することができる。また、上述のＭＯＳトランジスタの特性情報においては、ＭＯＳトランジスタの複雑な電気的特性を回路シミュレータ上で高精度に再現するために、数多くの電気的特性式（以下トランジスタモデルと略記する）が開発されている。また、トランジスタモデルで所望のトランジスタの特性を再現するためには、トランジスタモデルに含まれるモデルパラメータを、所望のトランジスタの特性に合わせて最適化することが必要である。以下、モデルパラメータを最適化するこの作業を、モデルパラメータ抽出と略記する。この最適化のターゲットを様々な特性に変更することにより、様々な条件での回路動作を確認できることが、回路シミュレーションを利用した半導体回路設計の特徴である。特に、トランジスタのばらつき特性を包括するように設定したパラメータ（以下、「コーナーパラメータ」と略記する）を用いて回路シミュレーションを行うことにより、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認ができる。
【０００４】
以下、従来のコーナーパラメータの設定、ならびに従来のコーナーパラメータによる回路シミュレーションについて説明する。
【０００５】
まず、従来のコーナーパラメータの設定について説明する。
【０００６】
図１１は、コーナーパラメータの特性の一例を表すＣＭＯＳトランジスタの特性分布図である。同図では、横軸にＮチャネルトランジスタを流れる電流値、縦軸に各Ｎチャネルトランジスタと対を成しているＰチャネルトランジスタを流れる電流値を示している。
【０００７】
図１１中に示す点１１３は、このトランジスタの中心特性を表しており、この特性を表すモデルパラメータを、ＴＹＰＩＣＡＬパラメータと称する。点１１４に示す特性は、このトランジスタの電流が最も小さい場合の特性を表しており、この特性を表すモデルパラメータを、コーナーパラメータの中でも特にワーストケースパラメータと称する。点１１５に示す特性は、このトランジスタの電流が最も大きい場合の特性を表しており、この特性を表すモデルパラメータを、コーナーパラメータの中でも特にベストケースパラメータと称する。以上のように、コーナーパラメータの特性は、トランジスタのばらつき特性を、ベストケースパラメータの特性とワーストケースパラメータの特性とで内包するように設定されている。また、場合によっては、点１１３を挟んで互いにほぼ点対称の位置にプロットされた点１１１および点１１３とを設定し、点１１１、１１２、１１４、１１５の四点でトランジスタのばらつき特性を内包するようにすることもある。
【０００８】
次に、上記従来のコーナーパラメータによる回路シミュレーション方法について説明する。
【０００９】
図１２は、従来の回路シミュレーション装置を用いた回路シミュレーション方法を示すブロック図である。
【００１０】
同図に示すように、従来の回路シミュレーション方法では、回路シミュレーション装置１１６、すなわち回路シミュレータ１０３に、回路接続情報を含むネットリスト１１７、トランジスタのばらつき特性を表すコーナーパラメータ１０６、および電圧条件等、回路シミュレーションにおける諸条件の設定を表す入力ファイル１０９を入力することにより、入力された条件における回路動作のシミュレーション結果が出力される。このように、各トランジスタの特性が、ベストケース特性やワーストケース特性を代表とするコーナー特性を表すように設定されたコーナーパラメータを利用して回路動作のシミュレーションを行うことにより、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認ができる。
【００１１】
【特許文献１】
特開平１０−２４０７８８号公報
【００１２】
【発明が解決しようとする課題】
上述のように、従来のコーナーパラメータを利用した回路シミュレーションによれば、トランジスタ特性のばらつきを考慮した回路動作を確認することができる。
【００１３】
しかしながら、本願発明者らの検討の結果、従来の回路シミュレーション方法では、見積もられたトランジスタ特性のばらつきが実際のトランジスタ特性のばらつきよりも大きくなることがあることが分かった。つまり、従来は回路を構成している各トランジスタの特性ばらつきの最大値を算出し、各特性ばらつきの最大値の総和を回路動作のシミュレーションに用いていたため、見積もられたトランジスタ特性のばらつきが実際のトランジスタ特性のばらつきよりも大きくなってしまっていた。
【００１４】
従って、従来のコーナーパラメータを利用した回路動作のシミュレーションでは、過剰な特性ばらつき幅でのシミュレーションしか行えず、実際の回路の回路動作を、回路シミュレーションで高精度に再現することが困難であった。このような、過剰な特性ばらつきでのシミュレーションによる半導体回路設計では、設計余裕度が低下し、高速化や面積縮小化が妨げられる。
【００１５】
本発明は、上述の不具合の解決を図るものであり、実際の回路構成に即して回路を構成する半導体装置の特性ばらつきを見積もる手段を講じることで、回路シミュレーション精度を向上させることを目的としている。
【００１６】
【課題を解決するための手段】
本願発明者らは、回路シミュレーションにおいて、トランジスタのばらつき特性をシステマティック成分とランダム成分とに分け、半導体回路を構成する論理ゲートの段数と、該論理ゲート内のトランジスタの並列数とに応じてランダム成分を補正することにより、より正確にトランジスタの特性ばらつきを計算できることを見いだした。
【００１７】
本発明の回路シミュレーション方法は、半導体チップ上に設けられ、信号パスを構成する論理ゲートを有する第１の半導体回路の動作を見積もる回路シミュレーション方法であって、上記論理ゲートの段数を表す有効段数および上記論理ゲートの各々を構成するトランジスタの並列数を含む有効段数情報と、トランジスタ特性データとを用いて、コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、最適化コーナーパラメータを出力するステップ（ａ）と、上記最適化コーナーパラメータと、上記第１の半導体回路の接続情報を有する段数付きネットリストと、電圧条件を含む入力ファイルとを用いて回路シミュレータが上記第１の半導体回路のシミュレーションを行なうステップ（ｂ）とを含んでいる。
【００１８】
この方法により、上記トランジスタの特性ばらつき幅を実際の回路におけるトランジスタのばらつき幅に近づけるように修正することができるので、より正確な回路シミュレーションを行うことが可能となる。
【００１９】
上記ステップ（ａ）は、上記トランジスタ特性データを用いて上記トランジスタの特性ばらつきのうち、ランダム成分を算出するステップ（ａ１）と、上記ランダム成分と上記有効段数情報とを用いて、上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を算出するステップ（ａ２）と、上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を用いて、上記コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、上記最適化コーナーパラメータを出力するステップ（ａ３）とを含んでいる。
【００２０】
この方法により、ランダム成分を論理ゲートの有効段数やトランジスタの並列数に応じて修正することができるので、より正確な回路シミュレーションを行なうことが可能となる。
【００２１】
上記ステップ（ａ１）では、上記コーナー幅最適化手段が、複数個の同一導電型かつ同一寸法のトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することにより、容易にトランジスタの特性ばらつきのランダム成分を算出することが可能となる。
【００２２】
上記半導体回路はＣＭＯＳトランジスタで構成されるセルの繰り返し回路を有している場合、上記ステップ（ａ１）では、コーナー幅最適化手段が、上記セルの繰り返し回路の、繰り返し回数が異なる複数の回路の遅延特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することが好ましい。
【００２３】
上記段数付きネットリストおよび上記有効段数情報は、共に回路解析手段によって上記第１の半導体回路の回路データから抽出されたものであってもよい。
【００２４】
上記第１の半導体回路は、上記第１の半導体回路より大規模な第２の半導体回路の一部であり、上記ステップ（ａ）の前に、有効段数設定手段が、上記段数付きネットリストおよび上記有効段数情報をそれぞれ修正して出力するステップをさらに含むことにより、第２の半導体回路内の部分によってトランジスタ特性のばらつき幅が異なる場合でも、精度の高い回路シミュレーションを行うことができる。
【００２５】
上記論理ゲートは、一組以上のＣＭＯＳトランジスタを有していてもよい。
【００２６】
上記第１の半導体回路と同一の半導体チップ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが互いに等しいモニタ用回路をさらに有し、上記ステップ（ａ１）では、上記コーナー幅最適化手段が、上記モニタ用回路を構成するトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出することにより、モニタ用回路を用いて容易にトランジスタ特性のばらつきを補正することができるようになる。
【００２７】
本発明の半導体集積回路装置は、ウエハ上に設けられ、信号パスを構成し、且つトランジスタから構成される論理ゲートを有する半導体回路と、上記ウエハ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが等しいモニタ用回路とを備えていることにより、モニタ用回路を用いて容易に精度の高い回路シミュレーションを行なうことができるようになる。
【００２８】
【発明の実施の形態】
本願発明者らはまず、従来の回路シミュレーション方法において、トランジスタ特性のばらつきを正確に見積もることができなかった原因について検討した。その検討の過程で、トランジスタ特性のばらつきは「システマティック成分」と「ランダム成分」二つに分けられることが分かった。これについて説明する。
【００２９】
図１３は、トランジスタの特性ばらつきの要因と、その要因の成分の一例を表す図である。
【００３０】
トランジスタの特性は、主にゲート酸化膜厚のばらつき、ゲート長ばらつき、およびゲート幅ばらつきが要因となってばらついている。また、それらのばらつき要因の成分は、チップの位置やパターンに依存して特性が変動するシステマティック成分と、拡散時の条件で、ゆらぎ等によって全く任意にばらつくランダム成分とに大別される。
【００３１】
この２つのばらつき成分のうち、ランダム成分については、回路によっては縮小されることがある。すなわち、ｎ段の反転論理または論理ゲート（ｎはｎ≧２の整数）で構成された信号パス回路、または特性の等しいトランジスタをｍ個（ｍはｍ≧２の整数）並列に組み合わせた回路においては、そのランダム成分による特性ばらつきは統計的に、各々１／√ｎ、１／√ｍに縮小される。
【００３２】
したがって、ｍ個（ｍはｍ≧２の整数）並列のトランジスタで構成されたｎ段（ｎはｎ≧２の整数）の（反転）論理ゲートによって信号パスが構成されている場合、その信号パスを構成するトランジスタの、ランダム成分による特性ばらつきは、統計的に１／√（ｍ×ｎ）に縮小される。
【００３３】
これに対し、従来のコーナーパラメータは、図１１にも示している通り、単体トランジスタ固有のベストケース特性、ワーストケース特性などを表しており、その特性がシステマティックにばらついているのか、ランダムにばらついているのかといったばらつき成分の区別はしていなかった。そのため、従来のコーナーパラメータは、信号パスを構成する（反転）論理段数の大小に関わらず、どのような回路においても同一の特性を表していた。このことが、特性ばらつきの範囲を大きく見積もりすぎる主な原因となっていると考えられた。 そこで、本願発明者らは、信号パス上の反転論理段数または論理段数、およびトランジスタの並列接続を考慮に入れることで、より正確にトランジスタ特性のばらつきを見積もることが可能になると考え、本発明に想到した。本発明の回路シミュレーション方法について、以下に説明する。
【００３４】
（本発明の実施形態）
図１は、本発明の実施形態に係る回路シミュレーション方法を説明するためのブロック図である。本実施形態の回路シミュレーション方法は、回路シミュレーション装置によって行われるが、回路シミュレーション装置は、専用のハードウェアであってもよいし、ＳＰＩＣＥなどの回路シミュレーションプログラムが組み込まれたコンピュータであってもよい。
【００３５】
図１に示すように、本実施形態の回路シミュレーション装置１は、コーナー幅最適化手段２と、回路シミュレータ３とから構成されている。
【００３６】
このうち、コーナー幅最適化手段２は、有効段数情報４とトランジスタ特性データ５、およびコーナーパラメータ６を読み込み、パス段数、すなわち所定の信号パスを構成する論理（反転）ゲートの段数と、その論理（反転）ゲートを構成するトランジスタの並列数と、そのトランジスタにおけるランダム成分による特性ばらつきとから、コーナーパラメータ６で設定されている特性ばらつき幅を最適化し、その結果を最適化コーナーパラメータ７として出力する。ここでいう論理ゲートとは、ＮＡＮＤ回路やＮＯＲ回路であってもよいし、ＣＭＯＳなどであってもよい。
【００３７】
また、回路シミュレータ３は、最適化コーナーパラメータ７と回路接続情報を表す段数付きネットリスト８、および電圧条件等の回路シミュレーションにおける諸条件の設定を表す入力ファイル９に従い、回路動作をシミュレーションし、その結果を出力する。
【００３８】
以上のような回路シミュレーション装置１を用いた回路シミュレーション方法について詳しく説明する。
【００３９】
図２は、有効段数情報４を表すデータの一例であり、図３は、トランジスタ特性データ５を表すデータの一例である。
【００４０】
有効段数情報４は、所定の信号パスにおける反転論理の有効段数と、該反転論理を構成するトランジスタの並列数とを含んでいる。図２に示す有効段数情報４おいて、第１項（図中左から１列目）はＭＯＳトランジスタの極性を表しており、第２項、第３項（図中左から２列目、３列目）は、それぞれＭＯＳトランジスタのゲート幅ならびにゲート長を表している。第４項は有効段数であり、対象とする回路の接続解析を行い、所定の信号パスを構成する論理反転の段数と、その論理反転を構成するトランジスタの並列数とを、ＮチャネルトランジスタとＰチャネルトランジスタ毎に求めたものである。特に、回路シミュレーションを行う回路がある回路の信号経路の一部である場合には、その回路全体におけるトランジスタの有効段数を入力することで、より実動作に近い回路シミュレーションを実現できる。ここで、論理反転の段数を数える際には、各論理反転回路の構成やトランジスタのサイズなどが同一であることを前提としている。
【００４１】
なお、図２では、トランジスタをその極性で分けているが、これはＮチャネル型とＰチャネル型とでトランジスタの特性が大きく異なるからである。ただし、極性による分類以外にも、ゲート幅やゲート長がほぼ等しいトランジスタ同士を１つの群として分類してもよい。
【００４２】
次に、図３に示すトランジスタ特性データ５において、第１項（図中左から１列目）は、ＭＯＳトランジスタの極性を表しており、第２項、第３項は、それぞれＭＯＳトランジスタのゲート幅ならびにゲート長を表している。そして、第４〜９項は、ｎ１個（ｎ１は１以上の整数）もしくはｎ２個（ｎ２は、ｎ１と異なる１以上の整数）のトランジスタの平均特性データを複数点測定し、統計処理によってその特性ばらつきを、電流特性（Ｉｄ）としきい値電圧（Ｖｔ）の標準偏差として求めたものである。
【００４３】
次に、図４は、コーナー幅最適化手段２の動作を表すブロック図である。
【００４４】
図４に示すように、コーナー幅最適化手段２には、有効段数情報４、トランジスタ特性データ５、およびコーナーパラメータ６がそれぞれ入力される。
【００４５】
まず、最初のステップ（ステップ１）では、コーナー幅最適化手段２は、これらのデータのうちトランジスタ特性データ５を読み込み、特性ばらつきにおけるランダム成分の計算を行う。ここで、具体的なランダム成分の算出方法については、図５を用いて説明する。
【００４６】
図５は、図３に示すＮチャネルトランジスタについて、電流特性ばらつきの解析を行なう際に用いるグラフ図である。同図において、横軸は１／√ｎ（ｎは正の整数）であり、縦軸はトランジスタを流れる電流の標準偏差である。
【００４７】
ここに示す方法では、図３中の第４項、第７項に示すｎ１、ｎ２の値を１／√ｎ（ｎはｎ１ならびにｎ２）に従って変形したデータを、図３中の第５項、第８項に示すＮチャネルトランジスタのσＩｄ１、σＩｄ２のデータに対してプロットする。ここで、特性ばらつきの成分のうち、１／√ｎに比例する成分はランダム成分であり、システマティック成分は１／√ｎによらず一定であることから、この２点のデータを結ぶ直線の切片がシステマティック成分を表し、傾きがランダム成分を表すことになる。
【００４８】
すなわち、本実施形態の方法において、コーナー幅最適化手段２は、トランジスタ特性データ５を読み込み、各トランジスタの２点の特性ばらつきデータから、この２点のデータを結ぶ直線の傾きと切片を求めることで、特性ばらつきにおけるランダム成分を算出する。なお、トランジスタの特性データは、２点に限らず３点以上用いてもよい。その際には、データ点数の増加に伴って、コーナー幅最適化手段は、図４におけるステップ１で、最小二乗法等により２点以上のデータに最適な近似直線を求めることで、特性ばらつきにおけるランダム成分を算出することができる。この場合、演算量は増えるが、ランダム成分をより正確に求めることができる。また、その場合には、図３におけるトランジスタ特性データの記述を、ｎ３…、σＩｄ３…と追加すればよい。
【００４９】
次に、図４に示すステップ２において、ランダム成分の算出を完了したコーナー幅最適化手段２は、有効段数情報４を読み込み、トランジスタの有効段数に応じた特性ばらつき幅を算出する。この計算は、例えば図２中の第１〜３項に示すトランジスタの種類に基づいて、先に求めたランダム成分を示す一次式に、図２中の第４項に示されたトランジスタ有効段数を当てはめることによって実現できる。
【００５０】
次に、図４に示すステップ３において、コーナー幅最適化手段２は、単体のトランジスタ固有の特性ばらつきを表すコーナーパラメータ６を読み込み、ステップ２で求めたばらつき幅の特性を表すように、コーナーパラメータ６の特性を修正し、新たに最適化コーナーパラメータ７として出力する。
【００５１】
以上のように、コーナー幅最適化手段２によって作成された最適化コーナーパラメータ７の特性を、図６を用いて説明する。
【００５２】
図６は、最適化コーナーパラメータの特性を表すグラフ図である。同図において、有効段数＝１の場合の特性ばらつき幅は、コーナー幅最適化手段２に入力されるコーナーパラメータ６の特性ばらつき幅そのものである。そして、有効段数≧２の場合には、有効段数が増えるに従って、ランダム成分によるトランジスタの特性ばらつきが縮小されているが、システマティック成分によるトランジスタの特性ばらつきは、有効段数によらず一定のままである。ここで、有効段数が増加するとランダム成分のばらつきが減少するのは、有効段数が増えるにつれてランダム成分が平均化されるためである。従って、有効段数が多い場合ほど、ランダム成分が小さくなり、トランジスタの特性ばらつき幅も小さくなる。
【００５３】
また、図７は、最適化コーナーパラメータ７のデータの一例を表す図である。同図において、第１項（図中の左端の列）が．ｍｏｄｅｌで始まる行を含んで以降の行が、各トランジスタ毎の最適化コーナーパラメータを表している。また、．ｍｏｄｅｌで始まる行の第２項が、各最適化コーナーパラメータ固有のモデル名を示している。本実施の形態では、独立したＮチャネルトランジスタとＰチャネルトランジスタの各モデル名を「ＮＭＯＳ」、「ＰＭＯＳ」とし、有効段数１１のＮチャネルトランジスタとＰチャネルトランジスタの各モデル名を「ＮＭＯＳ１１」、「ＰＭＯＳ１１」としている。なお、このモデル名は識別が可能であればこれ以外の名称でもよく、トランジスタを極性以外の性質で分類してもよい。
【００５４】
次に、以上のように作成された最適化コーナーパラメータ７を用いた回路シミュレーションについて説明する。
【００５５】
図８は、回路の接続情報を含む段数付きネットリストを表すデータの一例である。
【００５６】
同図において、第１項（図中左から１列目）に示すのが素子識別子であり、例えばＭで始まる識別子はＭＯＳトランジスタを示す。ＭＯＳトランジスタの接続情報の場合、第２項〜第５項（図中左から２〜５列目）は、それぞれドレイン端子、ゲート端子、ソース端子、基板端子の各接続情報を示している。第６項は、そのトランジスタの特性を表すモデル名、第７項、第８項は、それぞれＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌを表している。例えば有効段数が１１であるトランジスタの第６項のモデル名については、上述の最適化コーナーパラメータ７に示した最適化コーナーパラメータのモデル名である「ＮＭＯＳ１１」、「ＰＭＯＳ１１」と同じモデル名を記述しておく。
【００５７】
そして、図１に示すように、回路シミュレータ３に、段数付きネットリスト８、コーナー幅最適化手段２より出力された最適化コーナーパラメータ７、ならびに電圧条件等、回路シミュレーションにおける諸条件の設定を表す入力ファイル９を入力することにより、入力された条件における回路動作のシミュレーション結果が回路シミュレータ３から出力される。この際の回路シミュレータ３では、上述のモデル名を用いて最適化コーナーパラメータ７中のモデルパラメータを各トランジスタに適用し、これを用いて回路シミュレーションを行なう。
【００５８】
以上のように、本実施形態の回路シミュレーション方法によれば、半導体回路を構成する各トランジスタのばらつき特性を算出する際に、トランジスタの有効段数に応じて特性ばらつきのランダム成分を縮小して見積もるので、従来に比べ、トランジスタの特性ばらつきをより正確に見積もることができる。そのため、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。
【００５９】
なお、本実施形態の回路シミュレーションに用いられる有効段数情報４および段数付きネットリスト８は、以下のようにして抽出される。
【００６０】
図９は、回路シミュレーション装置が回路解析手段を有している場合の回路シミュレーション方法を示すブロック図である。同図に示すように、本実施形態の回路シミュレーション装置１は、回路データ１１から段数付きネットリスト８と有効段数情報４とを抽出するための回路解析手段１０をさらに備えていてもよい。ここで用いられる回路データ１１は、所望の信号経路を構成する半導体回路の回路情報やマスクレイアウト情報などを含んでいる。
【００６１】
回路解析手段１０は、この回路データ１１から、所定の信号パスを構成する反転論理段数または論理段数と、その（反転）論理ゲートを構成するトランジスタの並列数とを抽出して有効段数情報４を有効段数設定手段１２に出力する。また、回路解析手段１０は、該所定の信号パスを構成するトランジスタの接続情報を表す段差付きネットリスト８も有効段数設定手段１２に出力する。
【００６２】
また、回路データ１１に記されている第１の半導体回路が、より大規模な第２の半導体回路の一部である場合には、第１の半導体回路の位置などによってトランジスタの特性ばらつきが異なるために、段数付きネットリスト８や有効段数情報４の修正が必要となることがある。このような場合には、回路シミュレーション装置１に有効段数設定手段１２をさらに設けることによって回路シミュレーションを行なうことができる。
【００６３】
図１０は、回路シミュレーション装置が有効段数設定手段１２をさらに有している場合の回路シミュレーション方法を示すブロック図である。
【００６４】
有効段数設定手段１２は、上述の第１の半導体回路内のトランジスタであることを識別できるように段数付きネットリスト８の記述を修正し、修正後の段数付きネットリスト８を回路シミュレータ３に入力する。また、有効段数設定手段１２は、有効段数情報４について、第１の半導体回路に応じた修正を行い、修正後の有効段数情報４をコーナー最適化手段２に出力する。これにより、回路シミュレータ３では、トランジスタの特性ばらつきが個別の回路ごとに異なる場合でも、正確なシミュレーションを行なうことが可能となる。
【００６５】
以上のように、本実施形態の回路シミュレーション方法によれば、回路の配置によらず、正確にトランジスタの特性ばらつきを見積もることができる。
【００６６】
なお、本実施形態の回路シミュレーション方法で用いられる有効段数情報４、トランジスタ特性データ５、最適化コーナーパラメータ７および段数付きネットリスト８のデータ形式については、それぞれ図２、図３、図７および図８に示した形式に限られない。
【００６７】
また、本実施形態の回路シミュレーション方法で用いられるトランジスタ特性データ５は、必ずしも実際の測定データである必要はなく、推定値もしくは設定値、目標値であっても構わない。
【００６８】
また、本実施形態の回路シミュレーション方法では、トランジスタ特性データ５に記述されている特性ばらつきデータの例として電流特性（Ｉｄ）と閾値電圧（Ｖｔ）を例に挙げていたが、別の特性を扱ってもよい。トランジスタの特性ばらつきのランダム成分を求める際にも、複数のトランジスタの電圧−電流特性から求める例を説明したが、他の特性からランダム成分を算出してもよい。例えばリングオシレータ等の繰り返し回路において、繰り返し段数が異なる複数の回路遅延特性からも算出することができる。また、論理ゲートがＣＭＯＳトランジスタを有している場合、該ＣＭＯＳトランジスタで構成されるセルの繰り返し回路の、繰り返し回数が異なる複数の回路の遅延特性からもランダム成分を算出することができる。
【００６９】
また、本実施形態では、ばらつきを表すために標準偏差値を用いていたが、ばらつきを表現できれば、別の表示方法を用いてもよい。
【００７０】
また、解析対象となる半導体チップ内の半導体回路について、該半導体回路に典型的な反転論理段数とトランジスタの並列数とを有するばらつき測定用回路を半導体ウエハの一部に設けてもよい。これにより、ばらつき測定用回路を構成するトランジスタの電気特性のばらつきを測定することで、最適化コーナーパラメータ７が表す電気特性ばらつきを検証することが可能となる。また、ばらつき測定用回路を構成するトランジスタの特性ばらつきの測定値より、半導体回路の特性ばらつきを、特性ばらつきのランダム成分を低減した状態で管理することが可能となる。すなわち、ばらつき測定用回路の測定結果を用いて、最適化コーナーパラメータ７が表す電気特性ばらつきを補正することで、さらに精度の高い回路シミュレーションが可能となり、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。なお、この際には、ばらつき測定用回路において並列接続されたトランジスタと、このトランジスタと同じサイズで単体のトランジスタとを製造工程のモニタパターンとして半導体ウエハの一部に設けておけばよい。これらのトランジスタの特性ばらつきを測定し、その結果を用いてコーナーパラメータ６ならびに最適化コーナーパラメータ７が表す電気特性ばらつきを補正することで、さらに精度の高い回路シミュレーションが可能となり、トランジスタ特性がばらついた場合の、最良および最悪条件での回路動作の確認を、高精度に行うことができる。
【００７１】
なお、本実施形態の回路シミュレーション方法について、解析するトランジスタとしてＭＯＳトランジスタを想定して説明したが、ＭＩＳトランジスタや、バイポーラトランジスタなどを解析対象としてもよい。
【００７２】
【発明の効果】
本発明の回路シミュレーション方法によれば、所定の信号パスを構成する反転論理の段数または論理ゲートの段数、および該（反転）論理を構成するトランジスタの並列数を考慮に入れてトランジスタの特性ばらつき幅を補正することにより、トランジスタ特性のばらつき幅を実際のトランジスタ特性のばらつき幅に近づけることができる。このため、従来よりも高精度な回路シミュレーションが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る回路シミュレーション方法を説明するためのブロック図である。
【図２】本発明の一実施形態における有効段数情報の一例を示す図である。
【図３】本発明の一実施形態におけるトランジスタ特性データの一例を示す図である。
【図４】本発明の一実施形態におけるコーナー幅最適化手段の動作を示すブロック図である。
【図５】図３に示すＮチャネルトランジスタについて、電流特性ばらつきの解析を行なう際に用いるグラフ図である。
【図６】本発明の一実施形態における最適化コーナーパラメータの特性を表すグラフ図である。
【図７】本発明の一実施形態における最適化コーナーパラメータのデータの一例を示す図である。
【図８】本発明の一実施形態における回路の接続情報を含む段数付きネットリストを表すデータの一例である。
【図９】本発明の一実施形態に係る回路シミュレーション装置が回路解析手段を有している場合の回路シミュレーション方法を示すブロック図である。
【図１０】本発明の一実施形態に係る回路シミュレーション装置が有効段数設定手段をさらに有している場合の回路シミュレーション方法を示すブロック図である。
【図１１】従来のコーナーパラメータの特性の一例を表すＣＭＯＳトランジスタの特性分布図である。
【図１２】従来の回路シミュレーション装置を用いた回路シミュレーション方法を示すブロック図である。
【図１３】トランジスタの特性ばらつきの要因と、その要因の成分の一例を表す図である。
【符号の説明】
１ 回路シミュレーション装置
２ コーナー幅最適化手段
３ 回路シミュレータ
４ 有効段数情報
５ トランジスタ特性データ
６ コーナーパラメータ
７ 最適化コーナーパラメータ
８ ネットリスト
９ 入力ファイル
１０ 回路解析手段
１１ 回路データ
１２ 有効段数設定手段
Claims (9)
- 半導体チップ上に設けられ、信号パスを構成する論理ゲートを有する第１の半導体回路の動作を見積もる回路シミュレーション方法であって、
上記論理ゲートの段数を表す有効段数および上記論理ゲートの各々を構成するトランジスタの並列数を含む有効段数情報と、トランジスタ特性データとを用いて、コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、最適化コーナーパラメータを出力するステップ（ａ）と、
上記最適化コーナーパラメータと、上記第１の半導体回路の接続情報を有する段数付きネットリストと、電圧条件を含む入力ファイルとを用いて回路シミュレータが上記第１の半導体回路のシミュレーションを行なうステップ（ｂ）と
を含んでいる回路シミュレーション方法。 - 請求項１に記載の回路シミュレーション方法において、
上記ステップ（ａ）は、
上記トランジスタ特性データを用いて上記トランジスタの特性ばらつきのうち、ランダム成分を算出するステップ（ａ１）と、
上記ランダム成分と上記有効段数情報とを用いて、上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を算出するステップ（ａ２）と、
上記有効段数および上記トランジスタの並列数に応じた上記トランジスタの特性ばらつき幅を用いて、上記コーナー幅最適化手段がコーナーパラメータに含まれる上記トランジスタの特性ばらつき幅を修正し、上記最適化コーナーパラメータを出力するステップ（ａ３）と
を含んでいる、回路シミュレーション方法。 - 請求項２に記載の回路シミュレーション方法において、
上記ステップ（ａ１）では、上記コーナー幅最適化手段が、複数個の同一導電型かつ同一寸法のトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出する、回路シミュレーション方法。 - 請求項２に記載の回路シミュレーション方法において、
上記半導体回路はＣＭＯＳトランジスタで構成されるセルの繰り返し回路を有しており、
上記ステップ（ａ１）では、コーナー幅最適化手段が、上記セルの繰り返し回路の、繰り返し回数が異なる複数の回路の遅延特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出する、回路シミュレーション方法。 - 請求項１〜４のうちいずれか１つに記載の回路シミュレーション方法において、
上記段数付きネットリストおよび上記有効段数情報は、共に回路解析手段によって上記第１の半導体回路の回路データから抽出されたものである、回路シミュレーション方法。 - 請求項１〜５のうちいずれか１つに記載の回路シミュレーション方法において、
上記第１の半導体回路は、上記第１の半導体回路より大規模な第２の半導体回路の一部であり、
上記ステップ（ａ）の前に、有効段数設定手段が、上記段数付きネットリストおよび上記有効段数情報をそれぞれ修正して出力するステップをさらに含む、回路シミュレーション方法。 - 請求項１〜６のうちいずれか１つに記載の回路シミュレーション方法において、
上記論理ゲートは、一組以上のＣＭＯＳトランジスタを有している、回路シミュレーション方法。 - 請求項２に記載の回路シミュレーション方法において、
上記第１の半導体回路と同一の半導体チップ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが互いに等しいモニタ用回路をさらに有し、
上記ステップ（ａ１）では、上記コーナー幅最適化手段が、上記モニタ用回路を構成するトランジスタの電圧電流特性から、上記トランジスタの特性ばらつきにおけるランダム成分を算出する、回路シミュレーション方法。 - ウエハ上に設けられ、信号パスを構成し、且つトランジスタから構成される論理ゲートを有する半導体回路と、
上記ウエハ上に設けられ、上記第１の半導体回路内の典型的な遅延パスの論理ゲートと同じ段数のモニタ用論理ゲートを有し、上記論理ゲートの各々を構成する上記トランジスタと上記モニタ用論理ゲートの各々を構成するトランジスタの並列数とが等しいモニタ用回路と
を備えている半導体集積回路装置。
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| JP2003112856A JP2004319828A (ja) | 2003-04-17 | 2003-04-17 | 回路シミュレーション方法および半導体集積回路装置 |
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| JP2004319828A true JP2004319828A (ja) | 2004-11-11 |
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-
2003
- 2003-04-17 JP JP2003112856A patent/JP2004319828A/ja active Pending
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