JP2940467B2 - 出力負荷容量計算方法 - Google Patents
出力負荷容量計算方法Info
- Publication number
- JP2940467B2 JP2940467B2 JP9308196A JP9308196A JP2940467B2 JP 2940467 B2 JP2940467 B2 JP 2940467B2 JP 9308196 A JP9308196 A JP 9308196A JP 9308196 A JP9308196 A JP 9308196A JP 2940467 B2 JP2940467 B2 JP 2940467B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output load
- capacitance
- output
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/30—Computing systems specially adapted for manufacturing
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
論理シミュレーションのゲート遅延解析技術に関し、特
にＣＭＯＳ回路のゲート出力負荷容量の計算方法に関す
る。
論理シミュレーションのゲート遅延解析技術に関し、特
にＣＭＯＳ回路のゲート出力負荷容量の計算方法に関す
る。
【０００２】
【従来の技術】近時、ゲートアレイやセルベース及びマ
イクロプロセッサなどのＣＭＯＳディジタル回路は、高
集積化及び回路規模の大規模化に伴い、トランジスタレ
ベルでの回路動作の検証、例えば、回路シミュレータＳ
ＰＩＣＥ等を用いて回路シミュレーションを行うには、
計算時間がかかり過ぎると共に、節点（ノード）数が膨
大となり、回路全体のシミュレーションを行うことは、
実際上ほとんど不可能である。
イクロプロセッサなどのＣＭＯＳディジタル回路は、高
集積化及び回路規模の大規模化に伴い、トランジスタレ
ベルでの回路動作の検証、例えば、回路シミュレータＳ
ＰＩＣＥ等を用いて回路シミュレーションを行うには、
計算時間がかかり過ぎると共に、節点（ノード）数が膨
大となり、回路全体のシミュレーションを行うことは、
実際上ほとんど不可能である。
【０００３】このため、従来、一般的に広く用いられて
いるシミュレーション技法としては、回路内で使用され
ている各ゲートや、フリップフロップ等の論理ブロック
レベルに遅延情報を持たせ、波形パタンを入力すること
により、論理的なシミュレーションを行う方法が用いら
れている。この方法は、トランジスタレベルでの回路シ
ミュレーションに比べ、実行時間の高速化が容易であ
り、さらに大規模回路に対しても容易に適用できるとい
う利点を有している。しかしながら、この場合、遅延の
解析精度は大幅に低下してしまうという欠点があり、こ
の遅延解析精度をいかに向上するかが大きな問題となっ
ている。
いるシミュレーション技法としては、回路内で使用され
ている各ゲートや、フリップフロップ等の論理ブロック
レベルに遅延情報を持たせ、波形パタンを入力すること
により、論理的なシミュレーションを行う方法が用いら
れている。この方法は、トランジスタレベルでの回路シ
ミュレーションに比べ、実行時間の高速化が容易であ
り、さらに大規模回路に対しても容易に適用できるとい
う利点を有している。しかしながら、この場合、遅延の
解析精度は大幅に低下してしまうという欠点があり、こ
の遅延解析精度をいかに向上するかが大きな問題となっ
ている。
【０００４】従来のゲート遅延計算方法は、出力負荷容
量を変数として、直線近似式を用いてゲート遅延算出を
行っていた。すなわち、 出力負荷容量＝（配線容量）＋（接続している入力端子容量の和） …（１） とし、 ゲート遅延＝（予め用意された遅延ライブラリに格納された論理ゲートタイプ 毎の遅延計数）＋（出力負荷容量） …（２） にて、ゲート遅延を求めていた。
量を変数として、直線近似式を用いてゲート遅延算出を
行っていた。すなわち、 出力負荷容量＝（配線容量）＋（接続している入力端子容量の和） …（１） とし、 ゲート遅延＝（予め用意された遅延ライブラリに格納された論理ゲートタイプ 毎の遅延計数）＋（出力負荷容量） …（２） にて、ゲート遅延を求めていた。
【０００５】しかしながら、近年のプロセス微細化に伴
い、ゲート遅延は、出力負荷容量と入力波形の鈍りの２
つの要素が支配的になっており、またメディアディレイ
（伝搬遅延）、すなわちレイアウト後に発生する寄生素
子の配線抵抗と配線容量による配線遅延も無視できない
遅延要素として問題が大きく顕在化している。
い、ゲート遅延は、出力負荷容量と入力波形の鈍りの２
つの要素が支配的になっており、またメディアディレイ
（伝搬遅延）、すなわちレイアウト後に発生する寄生素
子の配線抵抗と配線容量による配線遅延も無視できない
遅延要素として問題が大きく顕在化している。
【０００６】このような問題の中で、ゲート遅延を精度
良く計算する手法として、特開平１−２７１８６９号公
報には、伝搬遅延時間の計算を、出力端子に接続される
負荷容量と入力される波形の立ち上がり・立ち下がり時
間の二つのパラメータから行う事により高精度で計算す
る事を可能とした伝搬遅延時間計算方法が提案されてい
る。すなわち、この伝搬遅延時間計算方法は、ゲート遅
延算出において、先の遅延要素である出力負荷容量と入
力波形鈍りの情報をもとにゲート遅延を算出する方法で
あり、予め用意したゲートの遅延ライブラリ（負荷容量
と入力波形鈍りの２変数で表現した２次元のテーブル形
式ライブラリ）と、遅延算出の対象となるゲートの入力
端子に印加される入力波形鈍りと、出力端子の出力負荷
容量と、をもとにゲート遅延を算出するものである。
良く計算する手法として、特開平１−２７１８６９号公
報には、伝搬遅延時間の計算を、出力端子に接続される
負荷容量と入力される波形の立ち上がり・立ち下がり時
間の二つのパラメータから行う事により高精度で計算す
る事を可能とした伝搬遅延時間計算方法が提案されてい
る。すなわち、この伝搬遅延時間計算方法は、ゲート遅
延算出において、先の遅延要素である出力負荷容量と入
力波形鈍りの情報をもとにゲート遅延を算出する方法で
あり、予め用意したゲートの遅延ライブラリ（負荷容量
と入力波形鈍りの２変数で表現した２次元のテーブル形
式ライブラリ）と、遅延算出の対象となるゲートの入力
端子に印加される入力波形鈍りと、出力端子の出力負荷
容量と、をもとにゲート遅延を算出するものである。
【０００７】
【発明が解決しようとする課題】上述した特開平１−２
７１８６９号公報に提案されるようなゲート遅延計算方
法、すなわち入力側の入力波形鈍りと出力側に負荷容量
と予め用意した遅延ライブラリからゲート遅延を算出す
る方法は、遅延の精度向上に寄与するものであるが、依
然として大きな課題が残されている。
７１８６９号公報に提案されるようなゲート遅延計算方
法、すなわち入力側の入力波形鈍りと出力側に負荷容量
と予め用意した遅延ライブラリからゲート遅延を算出す
る方法は、遅延の精度向上に寄与するものであるが、依
然として大きな課題が残されている。
【０００８】すなわち、負荷容量を、出力端子が接続し
ているネットの配線容量と端子容量の総和としたスタテ
ィック（静的）なものとしてしている点である。これ
は、遅延の精度向上に大きな悪影響を及ぼす。
ているネットの配線容量と端子容量の総和としたスタテ
ィック（静的）なものとしてしている点である。これ
は、遅延の精度向上に大きな悪影響を及ぼす。
【０００９】プロセスの微細化により、トランジスタ素
子等を接続する配線の幅は、益々細くなるに至ってお
り、必然的に配線抵抗の抵抗値の増大が顕在化してい
る。
子等を接続する配線の幅は、益々細くなるに至ってお
り、必然的に配線抵抗の抵抗値の増大が顕在化してい
る。
【００１０】このことは、配線抵抗と容量による配線遅
延が大きくなると同時に、出力負荷容量の値が、配線抵
抗の影響により、従来のスタティックな容量の見積もり
とは異なった値になることを意味している。
延が大きくなると同時に、出力負荷容量の値が、配線抵
抗の影響により、従来のスタティックな容量の見積もり
とは異なった値になることを意味している。
【００１１】最近の研究報告等では、配線長が長い場
合、すなわち、配線抵抗値が大きいと、出力負荷容量
が、従来方式の計算で得られるスタティックな容量値よ
りも小さくなるということが報告され、このような現象
は、実際に確認されている。
合、すなわち、配線抵抗値が大きいと、出力負荷容量
が、従来方式の計算で得られるスタティックな容量値よ
りも小さくなるということが報告され、このような現象
は、実際に確認されている。
【００１２】このように従来の遅延計算方法等で採用さ
れている、出力負荷容量の見積もり方法では、実際より
もゲート遅延は大きくなり、その結果、実際のゲート遅
延の振る舞いとは異なった回路動作を検証することにな
るため、論理シミュレーションの精度が悪化してしまう
という問題点を有している。さらに、プロセスの特性を
最大限に利用した設計が不可能となってしまっている。
れている、出力負荷容量の見積もり方法では、実際より
もゲート遅延は大きくなり、その結果、実際のゲート遅
延の振る舞いとは異なった回路動作を検証することにな
るため、論理シミュレーションの精度が悪化してしまう
という問題点を有している。さらに、プロセスの特性を
最大限に利用した設計が不可能となってしまっている。
【００１３】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、ゲート遅延算出に大き
な影響を与える出力負荷容量を、レイアウトの結果生じ
る配線抵抗や配線容量をダイナミック（動的）に考慮す
ることにより、実動作時に対応した高精度の出力負荷容
量計算方法を提供することにある。
れたものであって、その目的は、ゲート遅延算出に大き
な影響を与える出力負荷容量を、レイアウトの結果生じ
る配線抵抗や配線容量をダイナミック（動的）に考慮す
ることにより、実動作時に対応した高精度の出力負荷容
量計算方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、回路シミュレーションの過渡解析結果を
基に、予め定めたしきい値電圧に到達した時刻までに、
前記ゲートの出力端子から放電された電荷量から出力負
荷容量を求めることを特徴とする出力負荷容量計算方法
を提供する。
め、本発明は、回路シミュレーションの過渡解析結果を
基に、予め定めたしきい値電圧に到達した時刻までに、
前記ゲートの出力端子から放電された電荷量から出力負
荷容量を求めることを特徴とする出力負荷容量計算方法
を提供する。
【００１５】また本発明は、好ましくは、（ａ）ゲート
端子間のレイアウト後の配線抵抗及び配線容量回路網か
らなる接続情報をもとに、回路シミュレータにより、解
析対象のゲートの過渡解析を行い、（ｂ）該過渡解析結
果をもとに、前記ゲートの過渡出力波形が予め定めたし
きい値に到達した時刻（「しきい値到達時刻」という）
を算出し、（ｃ）前記過渡解析結果情報と前記しきい値
到達時刻をもとに算出された電荷量から前記ゲートの出
力負荷容量を算出する、ことを特徴とする出力負荷容量
計算方法を提供する。
端子間のレイアウト後の配線抵抗及び配線容量回路網か
らなる接続情報をもとに、回路シミュレータにより、解
析対象のゲートの過渡解析を行い、（ｂ）該過渡解析結
果をもとに、前記ゲートの過渡出力波形が予め定めたし
きい値に到達した時刻（「しきい値到達時刻」という）
を算出し、（ｃ）前記過渡解析結果情報と前記しきい値
到達時刻をもとに算出された電荷量から前記ゲートの出
力負荷容量を算出する、ことを特徴とする出力負荷容量
計算方法を提供する。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００１７】図１は、本発明の一実施形態を説明するた
めの図であり、システム全体の構成を示したものであ
る。
めの図であり、システム全体の構成を示したものであ
る。
【００１８】図１を参照して、ゲート回路ネット情報１
は、ゲートおよびその出力端子に接続するゲートの入力
側端子容量と、配線抵抗・配線容量回路網からなるネッ
ト情報である。回路シミュレータモジュール２は、ゲー
ト回路ネット情報１からネット情報ファイルを入力と
し、過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉ
ｓ）の回路シミュレーションを実行し、過渡解析の実行
結果を過渡解析結果ファイル３に出力する。なお、本発
明の実施の形態においては、回路シミュレータモジュー
ル２による過渡解析は、基本的に、出力負荷容量算出対
象のゲート回路とされており、ＬＳＩ全体をトランジス
タレベルで回路シミュレーションするものではない。
は、ゲートおよびその出力端子に接続するゲートの入力
側端子容量と、配線抵抗・配線容量回路網からなるネッ
ト情報である。回路シミュレータモジュール２は、ゲー
ト回路ネット情報１からネット情報ファイルを入力と
し、過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉ
ｓ）の回路シミュレーションを実行し、過渡解析の実行
結果を過渡解析結果ファイル３に出力する。なお、本発
明の実施の形態においては、回路シミュレータモジュー
ル２による過渡解析は、基本的に、出力負荷容量算出対
象のゲート回路とされており、ＬＳＩ全体をトランジス
タレベルで回路シミュレーションするものではない。
【００１９】配線遅延計算モジュール４は、過渡解析結
果ファイル３に格納された回路シミュレーションの過渡
解析結果情報をもとに、出力波形がしきい値電圧（例え
ば論理しきい値電圧）に到達した時刻を算出し、しきい
値電圧到達時刻情報５に出力する。
果ファイル３に格納された回路シミュレーションの過渡
解析結果情報をもとに、出力波形がしきい値電圧（例え
ば論理しきい値電圧）に到達した時刻を算出し、しきい
値電圧到達時刻情報５に出力する。
【００２０】出力負荷容量算出モジュール６は、過渡解
析結果ファイル３の情報としきい値電圧到達時刻情報５
をもとに、ゲートの出力端子から放電された電荷量を算
出し、その電荷量から、さらに出力負荷容量を算出し、
実行結果をゲート出力負荷容量情報７に出力する。
析結果ファイル３の情報としきい値電圧到達時刻情報５
をもとに、ゲートの出力端子から放電された電荷量を算
出し、その電荷量から、さらに出力負荷容量を算出し、
実行結果をゲート出力負荷容量情報７に出力する。
【００２１】出力負荷容量算出指示ファイル８は、回路
シミュレータモジュール２、配線遅延計算モジュール
４、出力負荷容量算出モジュール６において各種計算を
行うための情報、例えばしきい値電圧Ｖthや電源電圧情
報等、を格納している。
シミュレータモジュール２、配線遅延計算モジュール
４、出力負荷容量算出モジュール６において各種計算を
行うための情報、例えばしきい値電圧Ｖthや電源電圧情
報等、を格納している。
【００２２】本発明の実施の形態を以下に具体的な実施
例に基づき説明する。
例に基づき説明する。
【００２３】入力となるデータは、例えば図２に示すよ
うなゲートの端子間をレイアウト後の配線抵抗と配線容
量からなる回路網で記述したネットデータをもとに、図
３に示すように、ゲートをトランジスタレベルで記述し
たネットデータ（図２のゲートＡをＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタのＣＭ
ＯＳ型インバータで記述）や、図４に示すように、ゲー
トを出力インピーダンスでモデル化（すなわちゲートＡ
をインピーダンスＺでモデル化）したネットデータへ変
換したものである。図２や図３のいずれのネットデータ
も、配線抵抗・配線容量および入力端子容量等の素子か
らなる回路網がゲートの出力端子に相当するノードに接
続されている。
うなゲートの端子間をレイアウト後の配線抵抗と配線容
量からなる回路網で記述したネットデータをもとに、図
３に示すように、ゲートをトランジスタレベルで記述し
たネットデータ（図２のゲートＡをＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタのＣＭ
ＯＳ型インバータで記述）や、図４に示すように、ゲー
トを出力インピーダンスでモデル化（すなわちゲートＡ
をインピーダンスＺでモデル化）したネットデータへ変
換したものである。図２や図３のいずれのネットデータ
も、配線抵抗・配線容量および入力端子容量等の素子か
らなる回路網がゲートの出力端子に相当するノードに接
続されている。
【００２４】本発明の実施の形態の処理動作を以下に説
明する。
明する。
【００２５】第１ステップとして、最初に、このゲート
回路ネット情報１と出力負荷容量算出指示ファイル８を
入力（すなわち遅延解析の対象とされる経路のゲート回
路についてレイアウト後のネット情報と、電源電圧等を
入力）して、回路シミュレータモジュール２で過渡解析
シミュレーションを行い、各時刻における各ノードの電
圧値情報ならびに電流値情報を格納した過渡解析結果フ
ァイル３を出力する。回路シミュレータモジュール２
は、例えばＳＰＩＣＥと同様な、ニュートンラプソン
（Ｎｅｗｔｏｎ−Ｒａｐｈｓｏｎ）法や修正節点解析法
（回路解析手法である節点解析法で取り扱いが困難な電
圧源、インダクタンスや電流依存素子に対して必要な電
流変数を随時導入しコンパクトな形で一般性を確保した
もの）などの解析アルゴリズムを備えている。
回路ネット情報１と出力負荷容量算出指示ファイル８を
入力（すなわち遅延解析の対象とされる経路のゲート回
路についてレイアウト後のネット情報と、電源電圧等を
入力）して、回路シミュレータモジュール２で過渡解析
シミュレーションを行い、各時刻における各ノードの電
圧値情報ならびに電流値情報を格納した過渡解析結果フ
ァイル３を出力する。回路シミュレータモジュール２
は、例えばＳＰＩＣＥと同様な、ニュートンラプソン
（Ｎｅｗｔｏｎ−Ｒａｐｈｓｏｎ）法や修正節点解析法
（回路解析手法である節点解析法で取り扱いが困難な電
圧源、インダクタンスや電流依存素子に対して必要な電
流変数を随時導入しコンパクトな形で一般性を確保した
もの）などの解析アルゴリズムを備えている。
【００２６】図５に、図３に示した回路データの過渡解
析結果情報の様子、すなわち回路のパルス入力（図中破
線参照）に対する、プローブ対象とされた各ノードＡ、
Ｂ、Ｃの過渡特性（各ノードの電圧波形とノードＡの電
流波形）を示す。
析結果情報の様子、すなわち回路のパルス入力（図中破
線参照）に対する、プローブ対象とされた各ノードＡ、
Ｂ、Ｃの過渡特性（各ノードの電圧波形とノードＡの電
流波形）を示す。
【００２７】第２ステップとして、上記第１ステップで
計算された過渡解析結果ファイル３と、出力負荷容量算
出指示ファイル８と、を入力として、配線遅延計算モジ
ュール４にて、ゲートの出力端子に相当するノードがし
きい値電圧値（Ｖth）に到達する時刻を算出し、その時
刻情報（Ｔ＿Ｖth）をしきい値電圧到達情報５に出力す
る（図６参照）。
計算された過渡解析結果ファイル３と、出力負荷容量算
出指示ファイル８と、を入力として、配線遅延計算モジ
ュール４にて、ゲートの出力端子に相当するノードがし
きい値電圧値（Ｖth）に到達する時刻を算出し、その時
刻情報（Ｔ＿Ｖth）をしきい値電圧到達情報５に出力す
る（図６参照）。
【００２８】次に、第３ステップとして、過渡解析結果
ファイル３と、しきい値電圧到達時刻情報５と、出力負
荷容量算出指示ファイル８と、を入力として、出力負荷
容量算出モジュール６にて、しきい値電圧到達時刻（Ｔ
＿Ｖth）までに放電された電荷量を時刻積分法により計
算し、求めた電荷量Ｑと電源電圧値Ｖとから、Ｑ＝ＣＶ
をもとに次式（３）にて出力負荷容量を求める。図７
に、ノードＡの過渡解析電流波形におけるしきい値電圧
到達時刻（Ｔ＿Ｖth）までの電荷ＱとゲートＡの出力負
荷容量の関係を模式的に示す。この場合、ゲートＡの出
力負荷容量は次式（３）で与えられる。
ファイル３と、しきい値電圧到達時刻情報５と、出力負
荷容量算出指示ファイル８と、を入力として、出力負荷
容量算出モジュール６にて、しきい値電圧到達時刻（Ｔ
＿Ｖth）までに放電された電荷量を時刻積分法により計
算し、求めた電荷量Ｑと電源電圧値Ｖとから、Ｑ＝ＣＶ
をもとに次式（３）にて出力負荷容量を求める。図７
に、ノードＡの過渡解析電流波形におけるしきい値電圧
到達時刻（Ｔ＿Ｖth）までの電荷ＱとゲートＡの出力負
荷容量の関係を模式的に示す。この場合、ゲートＡの出
力負荷容量は次式（３）で与えられる。
【００２９】
【数１】
【００３０】上記した本発明の実施の形態は、分布定数
タイプの配線抵抗・容量回路網を集中定数の負荷容量モ
デルに置換できる。
タイプの配線抵抗・容量回路網を集中定数の負荷容量モ
デルに置換できる。
【００３１】
【発明の効果】以上説明したように、本発明は、ゲート
遅延計算時に不可欠とされる出力負荷容量を実際のレイ
アウト後の配線抵抗・配線容量を考慮し、実動作の出力
端子から放電された電荷量から算出する手法を採用した
ことにより、計算された出力負荷容量値で論理シミュレ
ーション用のゲート遅延を算出することにより、ＬＳＩ
回路全体をＳＰＩＣＥ等の回路シミュレータでシミュレ
ーションする場合とほとんど同じ精度の論理シミュレー
ションを行うことができる。すなわち、本発明によれ
ば、回路シミュレータでシミュレーションしたものと同
様に、非常な高精度で出力負荷容量見積もりを行うこと
が可能とされるという効果がある。
遅延計算時に不可欠とされる出力負荷容量を実際のレイ
アウト後の配線抵抗・配線容量を考慮し、実動作の出力
端子から放電された電荷量から算出する手法を採用した
ことにより、計算された出力負荷容量値で論理シミュレ
ーション用のゲート遅延を算出することにより、ＬＳＩ
回路全体をＳＰＩＣＥ等の回路シミュレータでシミュレ
ーションする場合とほとんど同じ精度の論理シミュレー
ションを行うことができる。すなわち、本発明によれ
ば、回路シミュレータでシミュレーションしたものと同
様に、非常な高精度で出力負荷容量見積もりを行うこと
が可能とされるという効果がある。
【００３２】本発明は、分布定数タイプの配線抵抗・容
量回路網を集中定数の負荷容量モデルに置換できる全く
新規なアプローチであり、その実用的価値は極めて高
い。
量回路網を集中定数の負荷容量モデルに置換できる全く
新規なアプローチであり、その実用的価値は極めて高
い。
【図１】本発明の実施の形態の処理の流れを示すフロー
チャートである。
チャートである。
【図２】本発明の実施の形態を説明するための図であ
り、入力データとなるレイアウト後の配線抵抗・容量を
加味したゲート間接続回路図である。
り、入力データとなるレイアウト後の配線抵抗・容量を
加味したゲート間接続回路図である。
【図３】本発明の実施の形態を説明するための図であ
り、入力データとなる、ゲートトランジスタレベルで記
述したネット情報の回路接続を示す図である。
り、入力データとなる、ゲートトランジスタレベルで記
述したネット情報の回路接続を示す図である。
【図４】本発明の実施の形態を説明するための図であ
り、入力データとなる、ゲートを出力インピーダンスで
記述したネット情報の回路接続を示す図である。
り、入力データとなる、ゲートを出力インピーダンスで
記述したネット情報の回路接続を示す図である。
【図５】本発明の実施の形態を説明するための図であ
り、回路シミュレータモジュールの出力データである各
ノードの過渡解析結果情報の波形を示した図である。
り、回路シミュレータモジュールの出力データである各
ノードの過渡解析結果情報の波形を示した図である。
【図６】本発明の実施の形態を説明するための図であ
り、遅延計算モジュールの計算過程を模式的に示した図
である。
り、遅延計算モジュールの計算過程を模式的に示した図
である。
【図７】本発明の実施の形態を説明するための図であ
り、出力負荷算出モジュールの計算過程を模式的に示し
た図である。
り、出力負荷算出モジュールの計算過程を模式的に示し
た図である。
１ ゲート回路ネット情報 ２ 回路シミュレータモジュール ３ 過渡解析結果ファイル ４ 配線遅延計算モジュール ５ しきい値電圧到達時刻情報 ６ 出力負荷容量計算モジュール ７ ゲート出力負荷容量情報 ８ 出力負荷容量算出指示ファイル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】各ゲートの出力端子に接続される配線抵抗
・容量回路網を、集中定数の出力負荷容量に置換する計
算工程を含む出力負荷容量計算方法において、回路シミュレーションの過渡解析結果を基に、予め定め
たしきい値電圧に到達した時刻までに、前記ゲートの出
力端子から放電された電荷量から、前記出力負荷容量を
求める、 ことを特徴とする出力負荷容量計算方法。 - 【請求項２】（ａ）ゲート端子間のレイアウト後の配線
抵抗及び配線容量回路網からなる接続情報をもとに、回
路シミュレータにより、解析対象のゲートの過渡解析を
行い、 （ｂ）該過渡解析結果から、前記ゲートの過渡出力波形
が予め定めたしきい値に到達した時刻（「しきい値到達
時刻」という）を算出し、 （ｃ）前記過渡解析結果情報と前記しきい値到達時刻を
もとに算出された電荷量から前記ゲートの出力負荷容量
を算出する、 ことを特徴とする出力負荷容量計算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308196A JP2940467B2 (ja) | 1996-03-22 | 1996-03-22 | 出力負荷容量計算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308196A JP2940467B2 (ja) | 1996-03-22 | 1996-03-22 | 出力負荷容量計算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09257880A JPH09257880A (ja) | 1997-10-03 |
| JP2940467B2 true JP2940467B2 (ja) | 1999-08-25 |
Family
ID=14072581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308196A Expired - Fee Related JP2940467B2 (ja) | 1996-03-22 | 1996-03-22 | 出力負荷容量計算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940467B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5272913B2 (ja) | 2009-06-15 | 2013-08-28 | 富士通セミコンダクター株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
-
1996
- 1996-03-22 JP JP9308196A patent/JP2940467B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09257880A (ja) | 1997-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8595669B1 (en) | Flexible noise and delay modeling of circuit stages for static timing analysis of integrated circuit designs | |
| US8966421B1 (en) | Static timing analysis methods for integrated circuit designs using a multi-CCC current source model | |
| US6499131B1 (en) | Method for verification of crosstalk noise in a CMOS design | |
| US7313771B2 (en) | Computing current in a digital circuit based on an accurate current model for library cells | |
| US7117461B1 (en) | Method of estimating performance of integrated circuit designs using state point identification | |
| US8543954B1 (en) | Concurrent noise and delay modeling of circuit stages for static timing analysis of integrated circuit designs | |
| US5825673A (en) | Device, method, and software products for extracting circuit-simulation parameters | |
| Najm et al. | CREST-a current estimator for CMOS circuits. | |
| JPH10124563A (ja) | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 | |
| KR19980064044A (ko) | 핫캐리어 열화 추정방법 | |
| US6480816B1 (en) | Circuit simulation using dynamic partitioning and on-demand evaluation | |
| US8813006B1 (en) | Accelerated characterization of circuits for within-die process variations | |
| KR100398850B1 (ko) | 반도체 집적 회로에 대한 전자기 간섭 시뮬레이션을 위한 전원 모델, 전원 모델을 설계하는 방법, 전자기 간섭 시뮬레이터, 전원 모델 생성용 컴퓨터 프로그램을 저장하는 저장 매체, 및 전원 모델 설계 지원 시스템 | |
| JP2854733B2 (ja) | 遅延時間計算装置及び遅延時間計算方法 | |
| US7594209B2 (en) | Method for incorporating Miller capacitance effects in digital circuits for an accurate timing analysis | |
| US6678869B2 (en) | Delay calculation method and design method of a semiconductor integrated circuit | |
| US7036096B1 (en) | Estimating capacitances using information including feature sizes extracted from a netlist | |
| US6606587B1 (en) | Method and apparatus for estimating elmore delays within circuit designs | |
| JP2940467B2 (ja) | 出力負荷容量計算方法 | |
| Kong et al. | Performance estimation of complex MOS gates | |
| JP3296320B2 (ja) | ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 | |
| US7283942B1 (en) | High speed techniques for simulating circuits | |
| US20020077799A1 (en) | Delay time estimation method and recording medium storing estimation program | |
| JP3862882B2 (ja) | 回路データ縮約方法及び回路シミュレーション方法 | |
| US6552551B2 (en) | Method of producing load for delay time calculation and recording medium |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |