JP3296320B2 - ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の論理シミュレーションにおけるゲート遅延の計算方法
および計算装置に係り、特に、ＣＭＯＳ回路のゲート遅
延算出に好適なゲート遅延計算装置、及びゲート遅延計
算プログラムを記録したコンピュータ読み取り可能な記
録媒体に関するものである。

【０００２】

【従来の技術】ゲートアレイやセルベース及びマイクロ
プロセッサ等のＣＭＯＳディジタル回路は、回路規模が
非常に大きく、トランジスタレベルでの回路動作の検
証、例えばＳＰＩＣＥを用いた回路シミュレーションで
は時間がかかりすぎ、回路全体のシミュレーションを行
うことはほとんど不可能である。

【０００３】一般的に広く用いられているシミュレーシ
ョン手法は、回路内で使用されている各ゲートやフリッ
プフロップ等の論理ブロックレベルに遅延情報をもた
せ、波形パタンを入力することにより論理的なシミュレ
ーションを行う方法である。この方法は、トランジスタ
レベルも回路シミュレーションに比べ、実行時間の高速
化が容易であり、さらに大規模回路にも容易に適用でき
るという長所がある。しかしながら、遅延の解析精度は
低下してしまうという欠点があり、この遅延解析精度を
いかに向上するかが大きな問題となっている。そこで、
次に示すように種々の技術が提案されている。

【０００４】特開平１−２７１８６９号公報には、負荷
容量・配線容量計算モジュール、立ち上り・立ち下り時
間計算モジュール等を設けることにより、論理シミュレ
ーターは従来のままにしておき、その前処理として遅延
時間の計算精度を向上するようにした伝達遅延時間計算
方法が記載されている。負荷容量・配線容量計算モジュ
ールは、解析対象回路の接続情報と配線容量のデータ及
び遅延時間計算ライブラリとに基づいて、各ゲ−トの出
力端子に接続される負荷容量を計算する。立ち上り・立
ち下り時間計算モジュールは、負荷容量の計算結果とラ
イブラリとに基づいて各出力端子の出力信号の立ち上り
・立ち下り時間を計算する。遅延時間計算モジュール
は、負荷容量の計算結果と立ち上り・立ち下り時間の計
算結果とライブラリとに基づいて、各ゲ−トの遅延時間
（伝達遅延時間）を入力される波形の立ち上り・立ち下
り時間を考慮して算出する。このように、出力端子に接
続される負荷容量と入力される波形の立ち上り・立ち下
り時間の２つのパラメータから伝達遅延時間の計算を行
なうことによって、高精度の計算結果が得られる。遅延
時間の計算時に、負荷容量と波形の立ち上り・立ち下り
時間とを考慮しているので、論理シミュレーターでの処
理は従来と同じでよく、論理シミュレーションの処理時
間は従来のままであり、短時間に処理できる。

【０００５】特開平９−２５７８８０号公報には、配線
抵抗、容量回路網を集中定数の出力電荷容量に置換でき
る計算工程を含むことにより、配線抵抗、配線容量を動
的に考慮し高精度の容量計算を可能にする出力負荷容量
計算方法が記載されている。回路シミュレータモジュー
ルは、ゲ−ト回路ネット情報と出力負荷容量算出指示フ
ァイルとに基づいて、過渡解析シミュレーションを行な
い、各時刻における各ノードの電圧値、電流値情報を格
納した過渡解析結果ファイルを出力する。配線遅延計算
モジュールは、過渡解析結果ファイルと出力負荷容量算
出指示ファイルとに基づいて、ゲート出力端子に相当す
るノードの閾値電圧到達時刻を算出し、閾値電圧到達時
刻情報を出力する。この閾値電圧到達時刻情報と各ファ
イルとに基づいて出力負荷算出モジュールは、時刻積分
法で閾値電圧到達時刻までに放電した電荷量を計算し、
求めた電荷量と電源電圧値とから出力負荷容量を算出す
る。この計算工程は、配線抵抗、容量回路網を集中定数
の出力負荷容量に置換できる。

【０００６】特開平９−３１９７７６号公報には、集積
回路のタイミングシミュレーションを効率良く且つ精度
良く行うことができるようにセルの遅延パラメ−タをキ
ヤラクタライズする方法が記載されている。入力信号の
変化開始時から出力信号の変化開始時までの第１の遅延
時間と入力信号の変化開始時から出力信号の変化終了時
までの第２の遅延時間とをそれぞれ、遅延モデル式によ
って表現しておく。回路シミュレーションにおいて第１
及び第２の遅延時間を算出し、係数フィッティングにお
いて第１及び第２の遅延モデル式の各係数を求め、各セ
ルの遅延パラメ−タとする。セルの内部遅延時間及び出
力信号波形は第１及び第２の遅延時間の簡単な一次式に
よって表すことができるので、集積回路のタイミングシ
ミュレーションにおいて、セルの内部遅延時間及び出力
信号波形は遅延パラメ−タと第１及び第２の遅延モデル
式とによって精度良く且つ簡単に求めることができる。

【０００７】特開平１０−１３４０９６号公報には、セ
ルの出力信号波形や遅延時間を精度良く求めることがで
きるセルの特性推定用パラメ−タのキヤラクタライズ方
法、並びにセルの出力信号波形推定方法及びセルの遅延
時間計算方法が記載されている。セルを、入力信号波形
の傾き及び負荷容量の容量値を変数とするモデル式によ
って抵抗値が表される２つの可変抵抗、定電圧源、２つ
の内部容量からなる回路モデルに置き換える。セルに対
するシミュレーションの結果からモデル式の係数を求
め、この係数をモデル式に代入して得られた各可変抵抗
の抵抗値を表す関数をセルの特性推定用パラメータとす
る。この特性推定用パラメータを用いることにより、セ
ルの出力信号波形を入力信号波形の傾き及び負荷容量の
容量値を変数とする時間の関数として表すことができる
ので、セルの入出力間における波形伝搬の推定が可能に
なる。なお、可変抵抗に代えて可変アドミタンスを備え
た回路モデルを用いてもよい。

【０００８】従来のゲート遅延計算方法は、出力負荷容
量を変数とした直線近似式を用いてゲート遅延算出を行
っていた。つまり、出力負荷容量＝配線容量＋接続して
いる入力端子容量の和とし、ゲート遅延＝（予め用意さ
れた遅延ライブラリに格納された論理ゲートタイプ毎の
遅延係数）×（出力負荷容量）となっていた。

【０００９】しかしながら、近年のプロセス微細化に伴
い、ゲート遅延は出力負荷容量と入力波形の鈍りの２つ
の要素が支配的になっており、またメディアディレイ
（伝搬遅延）すなわち、レイアウト後に発生する寄生素
子の配線抵抗と配線容量による配線遅延も無視できない
遅延要素として問題が大きく顕在化している。

【００１０】このような問題の中でゲート遅延を精度よ
く計算する手法として、前述の特開平１−２７１８６９
号公報に記載された伝達遅延時間計算方法がある。これ
は、ゲート遅延算出において、先の遅延要素である出力
負荷容量と入力波形鈍りの情報をもとにゲート遅延を算
出する方法であり、予め用意したゲート遅延ライブラリ
（負荷容量と入力波形鈍りの２変数で表現した２次元テ
ーブル形式ライブラリ）と遅延算出の対象となるゲート
の入力端子に印加される入力波形鈍りと出力端子の負荷
容量をもとにゲート遅延を算出する手法である。

【００１１】この計算手法は遅延の精度向上に寄与する
ものであるが、問題が残されている。その問題は、負荷
容量を出力端子が接続しているネットの配線容量と端子
容量の総和としたスタティックなものとしている点であ
る。プロセスの微細化により、トランジスタ素子等を接
続する配線の幅はますます細くなっており、必然的に配
線の抵抗増大が顕在化している。このことは、配線抵抗
と配線容量による配線遅延が大きくなると同時に、出力
負荷容量の値が、配線抵抗の影響により従来のスタティ
ックな容量見積もりとは異なった値になることを意味し
ている。

【００１２】これらの問題を考慮した従来技術の例を、
図６〜図８を用いて説明する。図６〜図８は、従来のゲ
ート遅延算出手法を図式化したものである。図６（ａ）
に示すように、配線抵抗・配線容量（配線ＲＣ）を含む
回路接続情報は、フロアプランやレイアウト後のゲート
Ａ００１，Ｂ００１，Ｃ００１と配線抵抗・配線容量を
含む接続情報であり、遅延計算を行うための情報であ
る。なお、ここでは、ゲートＢ００１のゲート遅延計算
を例にして従来のゲート遅延算出手法を説明する。

【００１３】ゲートＢ００１の遅延値は、図６（ｂ）に
示すように、入力端子の情報である入力波形傾き（ＴＲ
Ｆ（Ｂ００１））と出力端子の情報である出力端子負荷
容量（Ｃｌｏａｄ（Ｂ００１））と、予め用意された遅
延ライブラリとに基づいて算出する。

【００１４】ここで、入力波形傾き（ＴＲＦ（Ｂ００
１））は、図７（ｃ）に示すように、前段のゲートＡ０
０１の出力インピーダンスＺＡとその配線ＲＣ情報をも
とにした回路シミュレーションまたは近似により求め
る。

【００１５】また、出力端子負荷容量（Ｃｌｏａｄ（Ｂ
００１））は、ゲートＢ００１が駆動する次段のゲート
Ｃ００１の入力端子容量と、配線ＲＣ情報の容量成分
（ＣＢ１，ＣＢ２）との総和とする。あるいは、配線Ｒ
Ｃを考慮した実効負荷容量(“Modeling the Effective
Capacitance for the RC Interconnect of CMOS gate
s” IEEE trans. on CAD Vol.13 No.12 Dec. 1994)を採
用する場合もある。

【００１６】さらに、図８（ｄ）に示すように、ゲート
Ｂ００１とＣ００１間の配線遅延は、先の方法と同様
に、ゲートの出力インピーダンスと配線ＲＣ，次段のゲ
ートの入力端子容量を組み合わせた線形回路網の解析に
より算出を行う。

【００１７】そして、図８（ｅ）に示したように、
（１）ゲートＢ００１の遅延と（２）ゲートＢ００１と
Ｃ００１間の配線遅延との和をとることで、ゲートＢ０
０１のゲート遅延が求められる。このような計算で得ら
れたゲートＢ００１の遅延と配線遅延をＬＳＩのタイミ
ング検証データとして利用する。

【００１８】

【発明が解決しようとする課題】従来のゲート遅延算出
手法は、入力波形傾きを算出する際に前段ゲートの出力
インピーダンスの非線形性を考慮できないため、入力波
形傾きの精度低下を引き起こすことがある。また出力端
子負荷容量を、静的な容量合計値とするため、配線長が
長いと実際よりも遅延が大きくなってしまう点などの問
題がある。このように、従来手法で算出した遅延情報
は、充分な精度が得られないことがあるという欠点があ
る。

【００１９】この改良策として先にあげた配線抵抗を考
慮した実効負荷容量算出手法もあるが、このモデルは、
配線ＲＣの伝達関数をＣの一次近似としてしまうため、
配線抵抗の影響を完全に網羅することができず、配線長
が長い場合や配線ＲＣ構造によっては精度を上げること
ができない。

【００２０】このように、従来の遅延計算手法は、ゲー
ト遅延を入力波形傾きと出力負荷容量を用いて算出する
訳であるが、この負荷容量のモデルに大きな問題があ
る。つまり、実際は配線ＲＣのネットワークと次段の入
力ゲート（遅延算出の場合は、入力負荷容量で代替）
が、出力ゲートに接続しているにもかかわらず、この部
分を１次の容量のみでモデル化するため、遅延算出に大
きな誤差が発生してしまうことがある。

【００２１】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、非線形特性を有するゲートの出力イ
ンピーダンスと配線ＲＣと一体化してシミュレーション
することで、配線ＲＣを考慮したゲートの出力負荷遅延
成分と配線遅延成分とを高精度で求めることができるゲ
ート遅延計算装置等を提供することを目的とする。

【００２２】

【課題を解決するための手段】前記課題を解決するため
この発明に係るゲート遅延計算装置は、ゲートを出力段
と内部ゲートに分離し、出力段とこの出力段に接続され
る次段のゲートの入力側端子容量と出力段から次段のゲ
ートまでの配線抵抗ならびに配線容量（配線ＲＣ）とか
らなる出力段・配線抵抗・配線容量回路に対して回路シ
ミュレーションを施すことで出力負荷依存の遅延と配線
遅延を求めることを特徴とする。

【００２３】この発明に係るゲート遅延計算装置は、ゲ
ート遅延計算に際して、ゲートを出力段と内部ゲートに
分離し、出力段と配線ＲＣとからなる回路として切り出
し、この回路に回路シミュレーションを施す。これによ
り、配線ＲＣを考慮したゲートの出力負荷依存成分と配
線遅延成分とを回路シミュレータと同等の精度で求める
ことができ、従来の手法よりも高精度の遅延値を得るこ
とができる。

【００２４】また、従来の遅延計算手法で問題となって
いる配線抵抗成分によるゲート遅延の影響を容易に表現
できるので、今後ますます高速化するＬＳＩのタイミン
グ検証に必要な精度の遅延情報を提供できる。

【００２５】特に本発明は、配線のＲＣを考慮したゲー
ト遅延算出を行うためには、非線形性をもつゲートの出
力インピーダンスと配線ＲＣを一体化し、その回路特性
の解析を行うことが必要条件であることに着目し、この
条件をゲートの内部の出力段ゲートと配線ＲＣ回路網を
一体化してシミュレーションを行い、その結果からゲー
トの負荷依存性遅延と配線遅延を算出している。このた
め、容易に精度の高い遅延値を求めることができる。

【００２６】本発明に係るゲート遅延計算装置における
各手順をコンピュータに実行させるためのゲート遅延計
算プログラムは、例えば磁気記録媒体、光記録媒体等に
記録されて提供される。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００２８】図１はこの発明に係るゲート遅延計算装置
の説明図である。図１において、１はゲートおよびその
出力端子に接続するゲートの入力側端子容量と配線抵抗
・配線容量回路網からなるゲート回路ネット情報であ
る。８はゲートの出力段情報を格納した内部ゲート構成
情報である。２は出力段ゲート切り出しモジュールであ
る。この出力段ゲート切り出しモジュール２は、ゲート
回路ネット情報ファイル１に格納されているゲート回路
ネット情報と内部ゲート構成情報ファイル８に格納され
ているゲート構成情報とに基づいて出力段・配線ＲＣネ
ット情報を生成する。生成された出力段・配線ＲＣネッ
ト情報は、出力段・配線ＲＣネット情報ファイル３に格
納される。この出力段・配線ＲＣネット情報ファイル３
は、出力段ゲートと配線抵抗・配線容量回路網の情報を
格納している。

【００２９】４は出力段遅延計算モジュールである。こ
の出力段遅延計算モジュール４は、出力段・配線ＲＣネ
ット情報ファイル３に格納されている出力段・配線ＲＣ
ネット情報に基づいて回路シミュレーションを実行す
る。５は過渡解析結果ファイルである。この過渡解析結
果ファイルには、出力段遅延計算モジュール４による回
路シミュレーションの実行結果、すなわち過渡解析結果
が格納される。

【００３０】６は出力段ゲート遅延・配線遅延計算モジ
ュールである。この出力段ゲート遅延・配線遅延計算モ
ジュール６は、過渡解析結果ファイル５に格納されてい
る過渡解析結果と遅延算出指示情報ファイル９に格納さ
れている遅延算出指示情報とに基づいて出力段ゲート遅
延・配線遅延情報を生成する。出力段ゲート遅延・配線
遅延計算モジュール６によって生成された出力段ゲート
遅延・配線遅延情報は、出力段ゲート遅延・配線遅延情
報ファイル７に格納される。この出力段ゲート遅延・配
線遅延情報ファイル７には、出力段ゲート遅延・配線遅
延・波形傾き情報が格納される。遅延算出指示情報ファ
イル９には、出力段ゲート遅延計算ならびに配線遅延計
算で必要となるしきい値電圧や波形傾き算出用電圧値情
報が予め格納されている。

【００３１】１０は入力遅延計算・ゲート遅延計算モジ
ュールである。この入力遅延計算・ゲート遅延計算モジ
ュール１０は、ゲート回路ネット情報ファイル１に格納
されているゲート回路ネット情報と遅延ライブラリ情報
ファイル１２に格納されている遅延ライブラリ情報と出
力段ゲート遅延・配線遅延情報ファイル７に格納されて
いる出力段ゲート遅延ならびに配線遅延情報をもとに、
ゲート遅延ならびに配線遅延結果情報を算出する。入力
遅延計算・ゲート遅延計算モジュール１０によって算出
されたゲート遅延ならびに配線遅延結果情報は、ゲート
遅延ならびに配線遅延情報ファイル１１に格納される。
遅延ライブラリ情報ファイル１２には、予め用意された
出力段ゲート遅延を除く遅延値が格納されている。を格
納した遅延ライブラリ情報を格納している。

【００３２】図２はレイアウト後の配線抵抗・配線容量
を含めたゲート間回路接続図である。ゲート遅延計算の
入力となるデータは、図２に示すようにゲートの端子間
をレイアウト後の配線抵抗と配線容量からなる回路網で
記述したネットデータである。すなわち、このネットデ
ータがゲート回路ネット情報としてゲート回路ネット情
報ファイル１に格納される。

【００３３】図３は、図２中に示されたゲートを内部ゲ
ートで表現したゲート間回路接続図である。図３は、各
ゲートＡ００１，Ｂ００１を内部ゲート構成情報ファイ
ル８に格納されている内部ゲート構成情報に従って内部
ゲート接続レベルで表現したものである。図３に示すよ
うに、各ゲートＡ００１，Ｂ００１は、出力段であるＡ
０Ｂ，Ｂ０Ｂと、それ以外のＡ０Ａ，Ｂ０Ａの内部ゲー
トで構成している。

【００３４】図４は出力段ゲート遅延と配線遅延の算出
動作を示す説明図である。図４中に示した回路図の上部
分は、出力段ゲートＢ０Ｂ以降のネット情報を切り出し
て模式化したものである。この回路から、ゲートＣ００
１の入力端子容量を容量素子として切り出し、Ｂ００１
の出力段ゲートＢ０Ｂをトランジスタ回路で表現したも
のが下部分の回路である。この下部分の回路の回路情報
（出力段・配線ＲＣネット情報）が、出力段・配線ＲＣ
ネット情報ファイル３に格納される。

【００３５】出力段配線遅延計算モジュール４は、出力
段・配線ＲＣネット情報ファイル３に格納された出力段
・配線ＲＣネット情報を入力として過渡解析シミュレー
ションを行い、各時刻における各ノードの電圧値情報な
らびに電流値情報を格納した過渡解析結果ファイル５を
出力する。この出力段遅延計算モジュール４は、ＳＰＩ
ＣＥシミュレータと同様なニュートンラプソン法や修正
節点解析法等の解析アルゴリズムを備えている。

【００３６】次に、出力段遅延計算モジュール４で算出
した過渡解析結果ファイル情報５と遅延算出指示情報９
とを入力として、出力段ゲート遅延・配線遅延計算モジ
ュール６で、出力段ゲートＢ０Ｂの入力端子に相当する
ノードと出力段ゲートＢ０Ｂの出力端子に相当するノー
ドがしきい値電圧に到達する時刻を算出し、この時刻差
を出力段ゲート遅延とし、また同様の手順で出力段ゲー
トＢ０Ｂの出力端子に相当するノードと次段ゲートＣ０
０１の入力端子に相当するノードがしきい値電圧に到達
する時刻を算出し、この時刻差を配線遅延とする。先に
求めた出力段ゲート遅延と配線遅延の総和が、図４の
（１）の出力段ゲートと配線遅延負荷依存（含む、次段
の入力容量）の遅延成分Ｔｐｄ（ＲＣ）であり、この情
報と次段ゲートＣ００１の入力端子に相当するノードの
電圧波形傾きを出力段ゲート遅延・配線遅延情報ファイ
ル７に格納する。

【００３７】図５は、入力部分ゲート遅延の算出動作な
らびにゲート遅延の算出動作を示す説明図である。図５
中に示した回路図内の上部分は、図３に示したゲートＡ
００１を内部ゲートであるＡ０Ａ，Ａ０Ｂで表現したも
のから、出力段ゲートＡ０ＢからゲートＢ００１までの
ネット情報を切り出して模式化したものである。図５の
上部分の回路から、ゲートＢ００１の入力端子容量を容
量素子として切り出し、さらに、Ａ００１の出力段ゲー
トＡ０Ｂをトランジスタ回路で表現したものが図５の下
部分の回路である。この下部分の回路が、ゲートＡ００
１に対する出力段・配線ＲＣネット情報である。

【００３８】出力段配線遅延計算モジュール４は、出力
段・配線ＲＣネット情報ファイル３に格納されている出
力段・配線ＲＣネット情報を入力として過渡解析シミュ
レーションを行い、各時刻における各ノードの電圧値情
報ならびに電流値情報を過渡解析結果ファイル５に格納
する。出力段遅延計算モジュール４は、ＳＰＩＣＥシミ
ュレータと同様なニュートンラプソン法や修正節点解析
法等の解析アルゴリズムを備えている。

【００３９】次に、出力段ゲート遅延・配線遅延計算モ
ジュール６は、過渡解析結果ファイル５に格納されてい
る過渡解析結果と遅延算出指示情報ファイル９に格納さ
れている遅延算出指示情報とを入力として、出力段ゲー
トＡ０Ｂの入力端子に相当するノードと出力段ゲートＡ
０Ｂの出力端子に相当するノードがしきい値電圧に到達
する時刻を算出し、この時刻差を出力段ゲート遅延と
し、また同様の手順で出力段ゲートＡ０Ｂの出力端子に
相当するノードと次段ゲートＢ００１の入力端子に相当
するノードがしきい値電圧に到達する時刻を算出し、こ
の時刻差を配線遅延とする。この情報と次段ゲートＢ０
０１の入力端子に相当するノードの電圧波形傾きとは、
出力段ゲート遅延・配線遅延情報ファイル７に格納され
る。

【００４０】入力遅延・配線遅延計算モジュール１０
は、ゲートＢ００１の入力端子の電圧波形傾き情報と、
予め用意された出力段ゲート遅延を除く遅延値を格納し
た遅延ライブラリ情報とをもとに、図５に示したよう
に、ゲートＢ００１のゲート遅延（出力段を除く）であ
る（２）の前段の波形傾き依存の遅延成分Ｔｐｄ（ｔｒ
ｆ）を算出し、先に求めた（１）の出力段ゲートと配線
負荷依存（含む、次段の入力容量）の遅延成分Ｔｐｄ
（ＲＣ）との和を、Ｂ００１のゲート遅延として算出を
行い、ゲート遅延・配線遅延情報ファイル１１に格納す
る。

【００４１】

【発明の効果】以上説明したようにこの発明に係るゲー
ト遅延計算装置は、ゲート遅延計算に際して、ゲート内
部の出力段と配線ＲＣ（配線抵抗ならびに配線容量）と
を一体化した回路として切り出し、この一体化した回路
に回路シミュレーションを施すようにしたので、配線Ｒ
Ｃを考慮したゲートの出力負荷依存成分と配線遅延成分
とを回路シミュレータと同等の精度で求めることがで
き、従来の手法よりも高精度の遅延値を得ることができ
る。

【００４２】また、従来の遅延計算手法で問題となって
いる配線抵抗成分によるゲート遅延の影響を容易に表現
できるので、今後ますます高速化するＬＳＩのタイミン
グ検証に必要な精度の遅延情報を提供できる。

【００４３】特に本発明は、配線のＲＣを考慮したゲー
ト遅延算出を行うためには、非線形性をもつゲートの出
力インピーダンスと配線ＲＣを一体化し、その回路特性
の解析を行うことが必要条件であることに着目し、この
条件をゲートの内部の出力段ゲートと配線ＲＣ回路網を
一体化してシミュレーションを行い、その結果からゲー
トの負荷依存性遅延と配線遅延を算出している。このた
め、容易に精度の高い遅延値を求めることができる。

【図面の簡単な説明】

【図１】この発明に係るゲート遅延計算装置の説明図で
ある。

【図２】レイアウト後の配線抵抗・配線容量を含めたゲ
ート間回路接続図である。

【図３】図２中に示されたゲートを内部ゲートで表現し
たゲート間回路接続図である。

【図４】出力段ゲート遅延と配線遅延の算出動作を示す
説明図である。

【図５】入力部分ゲート遅延の算出動作ならびにゲート
遅延の算出動作を示す説明図である。

【図６】従来のゲート遅延算出方法を図式化した説明図
（その１）であり、図６（ａ）、図６（ｂ）の順に手順
が進行する。

【図７】従来のゲート遅延算出方法を図式化した説明図
（その２）である。

【図８】従来のゲート遅延算出方法を図式化した説明図
（その３）であり、図８（ｄ）、図８（ｅ）の順に手順
が進行する。

【符号の説明】

１ ゲート回路ネット情報ファイル ２ 出力段ゲート切り出しモジュール ３ 出力段・配線ＲＣネット情報ファイル ４ 出力段遅延計算モジュール ５ 過渡解析結果ファイル ６ 出力段ゲート遅延・配線遅延計算モジュール ７ 出力段ゲート遅延・配線遅延情報ファイル ８ 内部ゲート構成情報ファイル ９ 遅延算出指示情報ファイル １０ 入力遅延・配線遅延計算モジュール １１ ゲート遅延・配線遅延情報ファイル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−215220（ＪＰ，Ａ) 特開2000−82088（ＪＰ，Ａ) 特開 平９−257880（ＪＰ，Ａ) 特開 平10−49555（ＪＰ，Ａ) 豊田徹、外５名，ＡＳＩＣ用ライブラ リ生成システム，ＮＥＣ技報，Ｖｏｌ. 47、Ｎｏ．３，ｐ．170−173 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 668

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ゲートとこのゲートの出力段に接続され
   る次段のゲートの入力側端子容量と前記出力段から前記
   次段のゲートまでの配線抵抗及び配線容量回路網とから
   なるゲート回路のネット情報を格納したゲート回路ネッ
   ト情報ファイルと、 前記出力段の回路情報を格納した内部ゲート構成情報フ
   ァイルと、 前記ゲート回路ネット情報ファイルと前記内部ゲート構
   成情報ファイルとに基づいて、前記ゲートを出力段と内
   部ゲートに分離し、前記出力段と前記次段のゲートの入
   力側端子容量と前記出力段から前記次段のゲートまでの
   配線抵抗及び配線容量回路網とからなる出力段・配線抵
   抗・配線容量回路のネット情報を生成する出力段ゲート
   切り出しモジュールと、 前記出力段・配線抵抗・配線容量回路のネット情報に基
   づいて過渡解析を行なって過渡解析結果を出力する出力
   段遅延計算モジュールと、 しきい値電圧や波形傾き算出用電圧値の遅延算出指示情
   報を格納した遅延算出指示情報ファイルと、 前記過渡解析結果と前記遅延算出指示情報とに基づいて
   出力段ゲート遅延、配線遅延及び波形傾きを算出し、出
   力段ゲート遅延・配線遅延情報ファイルを出力する出力
   ゲート遅延・配線遅延計算モジュールと、出力段ゲート
   遅延を除いた前記ゲートの遅延値を格納した遅延ライブ
   ラリ情報 ファイルと、 前記遅延ライブラリ情報ファイルと前記出力段ゲート遅
   延・配線遅延情報ファイルとに基づいてゲート遅延及び
   配線遅延を算出し、ゲート遅延・配線遅延情報ファイル
   を出力する入力遅延・配線遅延計算モジュール とを備えたことを特徴とするゲート遅延計算装置。
2. 【請求項２】 半導体集積回路の論理シミュレーション
   におけるゲート遅延計算プログラムであって、 ゲートを出力段と内部ゲートに分離する手順と、 前記出力段に接続される次段のゲートの入力側端子容量
   と前記出力段から前記次段のゲートまでの配線抵抗及び
   配線容量回路網とからなるゲート回路のネット情報と、
   前記出力段の回路情報とに基づいて、前記出力段と前記
   次段のゲートの入力側端子容量と前記出力段から前記次
   段のゲートまでの配線抵抗及び配線容量回路網とからな
   る出力段・配線抵抗・配線容量回路のネット情報を生成
   する手順と、 前記出力段・配線抵抗・配線容量回路のネット情報に基
   づいて過渡解析を行なって過渡解析結果を求める手順
   と、 しきい値電圧及び波形傾き算出用電圧値の遅延算出指示
   情報と前記過渡解析結果とに基づいて出力段ゲート遅
   延、配線遅延及び波形傾きを算出する手順と、 この算出した出力段ゲート遅延、配線遅延及び波形傾き
   と出力段ゲート遅延を除いた前記ゲートの遅延値とに基
   づいてゲート遅延及び配線遅延を算出する手順と、 をコンピュータに実行させるためのゲート遅延計算プロ
   グラムを記録したコンピュータ読み取り可能な記録媒
   体。