JP3378884B2 - 半導体集積回路のセルの遅延時間計算装置の動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のセルを有す
る半導体集積回路における論理セルの遅延時間計算方法
に関するものである。

【０００２】

【従来の技術】半導体集積回路の低消費電力化又は動作
速度の高速化を図るために、回路に印加する電源電圧を
選択的に変える場合がある。電源電圧を変えることで、
回路を流れる信号の伝播速度や消費電力を変更すること
が可能となる。そこで、選択した電源電圧での回路の遅
延時間計算を実施し、得られた遅延時間を使用して回路
の正常動作を検証する。

【０００３】セルレベルでの回路の遅延時間は、一般に
セルに入力される信号波形の遷移時間とセルが駆動する
負荷の容量値の関数として表現される。この関数の表現
方法としては、遷移時間と負荷容量をインデックスとし
たテーブルで表現する方法と、同様に遷移時間と負荷容
量を引数とした関数式を使用する方法の２種類がある。
各々メリット・デメリットがあるが、表現の自由度の高
さから、テーブルを使用して遅延時間を表現する方法が
一般的に用いられている。図３及び図４に示すようなテ
ーブルを遅延時間テーブルと定義する。

【０００４】さて、遅延時間テーブルを使用して回路の
遅延時間を表現する場合、回路に供給される電源電圧が
異なると、遅延時間テーブルも電源電圧毎に用意する必
要がある。この遅延時間テーブルは、遷移時間と負荷容
量の組合せにおいて回路シミュレーションより測定した
遅延時間を代表値とすることによって作成される。遅延
時間テーブルを作成する遷移時間と負荷容量の組合せを
遅延時間テーブル作成条件と定義する。従って、遅延時
間テーブルを新たに作成するためには、回路シミュレー
ションを実施して、セルの遅延時間を測定するという作
業が必要になる。そこで、電源電圧毎に遅延時間テーブ
ルを用意することは、非常に工数を要するという問題が
あった。

【０００５】この問題の解決のための従来の方法とし
て、特開平１１−３３６６号公報がある。前記公報に記
述された遅延時間計算方法は、予め設定された電源電
圧、プロセス変動、温度からなる回路使用条件を基準と
なる条件として基準遅延時間を算出し、基準遅延時間に
対して予め求められた複数の依存性要素により決定され
る回路使用条件における遅延時間の比率値が記憶された
係数テーブルを予め作成しておき、基準遅延時間に目的
とする回路使用条件における遅延時間比率値を一律に乗
ずることで目的とする回路使用条件における遅延時間を
算出し、遅延時間テーブルを新たに作成することなく、
目的の電源電圧の下での遅延時間を求めていた。

【０００６】

【発明が解決しようとする課題】しかしながら、本発明
者等が検討したところ、電源電圧の変化に対する遅延時
間の変動は実際にはセル毎に異なることが判った。この
ため、前記従来の方法では、セルの種類に拘わらず、全
てのセルに一律に同一値の係数を掛ける方法であるた
め、算出される遅延時間に誤差が生じ、目的の電源電圧
の下での遅延時間を精度良く算出できない問題を有して
いる。本発明者等は、電源電圧の変化に対する遅延時間
の変動がセル毎に異なる原因が、セルのしきい値電圧に
あることを見出した。以下、この原因を説明する。

【０００７】セルのしきい値電圧がセル毎に異なること
が遅延時間にどのように影響を与えるか図２２及び図２
３を用いて説明する。これらの図において、INはセルに
入力される信号の入力信号波形、OUTは出力される信号
の出力信号波形、Vth101は遅延時間計算時の基準となる
しきい値電圧である。しきい値電圧Vth101は便宜上設定
した値であり、セル個別のしきい値電圧とは異なる。こ
こにいうセルのしきい値電圧とは、信号変化が次段に伝
わり始める電圧をいい、実際のセルでは、セル毎、１個
のセルに複数の入力端子がある場合にはその入力端子
毎、入力される信号の電圧毎に個別に変化する。しか
し、従来では、CADツールの制約からしきい値電圧を一
律の固定値として扱うことが多い。図２２において、セ
ルの遅延時間T101は、入力信号波形INがしきい値電圧Vt
h101に達した時点から出力信号波形OUTがしきい値電圧V
th101に達するまでの時間として定義される。図２３に
示すように所定の入力端子に信号波形IN11が入力された
とすると、この入力端子での実際のしきい値電圧は、電
源電圧V1ではしきい値Vth112（電源電圧V1で正規化した
値)、電源電圧V2ではしきい値Vth113（電源電圧V2で正
規化した値)というように電源電圧で異なる。この場
合、電源電圧V1から電源電圧V2に変化すれば、しきい値
電圧はVth112からVth113へと変動し、遅延時間T101も時
間T114だけ変動する。勿論、時間T114はしきい値電圧変
動分に応じた時間であり、遅延時間T101は駆動能力の変
化に応じて更に変動する。

【０００８】従って、遅延変動時間分T114がセル毎及び
各セルの入力端子毎に異なるにも拘わらず、前記従来公
報の遅延時間計算方法では、回路使用条件が同一の場合
には、どのセルに対しても一律に同一値の係数を掛ける
ため、前記遅延変動時間分T114に依存した遅延変動を考
慮できない問題がある。

【０００９】図２４は、５種類のセルに対して、電源電
圧を変化させた場合の2.5Vに対する遅延時間比を示す。
電源電圧を１．８Ｖから２．７Ｖまで０．１Ｖ刻みで設
定して、回路シミュレーションより遅延時間を測定し
た。使用したセルはインバータ、５入力NAND、５入力NO
R、バッファ、５入力AND、５入力ORである。また、出力
信号波形の立上りと立下りとでも区別した。図２４から
セルの種類による遅延時間比の違いが確認できる。ま
た、図２５は、インバータに対して、入力信号波形の遷
移時間と負荷容量の９種類の組み合わせで電源電圧を変
化させた時の2.5Vに対する遅延時間比を示している。電
源電圧を１．８Ｖから２．７Ｖまで０．１Ｖ刻みで設定
して、回路シミュレーションより遅延時間を測定した。
図２５から入力信号波形の遷移時間と負荷容量の組み合
わせによる遅延時間比の違いが確認できる。

【００１０】本発明は、前記問題に鑑み、その目的は、
電源電圧に対する遅延時間の変動をセル毎に考慮して、
目的とする電源電圧でのセルの遅延時間を精度良く算出
できる半導体集積回路のセルの遅延時間計算装置の動作
方法を提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、予め所定のセル（代表セル）の遅延時
間を電源電圧の関数として表現すると共に、遅延時間を
計算しようとするセル（目的セル）について予め電源電
圧の異なる２つ以上の遅延時間テーブルを用意し、この
遅延時間テーブルを用いて前記関数を補正した目的セル
独自の関数を作成して、この関数から目的とする電源電
圧での遅延時間を計算することとする。

【００１２】具体的に、請求項１記載の発明の半導体集
積回路のセルの遅延時間計算装置の動作方法は、所定の
セルを代表セルとしてこの代表セルについて予め回路シ
ミュレーション又は実測より得た各電源電圧に対する遅
延時間を記憶する第１の記憶手段と、目的とする電源電
圧の下での遅延時間を求めたいセルを目的セルとして、
この目的セルについて予め得られた第１の電源電圧の下
での第１の遅延時間テーブル及び第２の電源電圧の下で
の第２の遅延時間テーブルを記憶する第２の記 憶手段
と、第３の記憶手段と、制御手段とを有して、論理素子
を含むセルを複数配置して構成される半導体集積回路の
前記セルの遅延時間を計算する半導体集積回路のセルの
遅延時間計算装置の動作方法であって、前記制御手段
は、前記第１の記憶手段から代表セルについての各電源
電圧に対する遅延時間を読み出し、この遅延時間を前記
代表セルに供給する電源電圧の関数として表現した近似
関数を作成する近似関数作成工程と、前記第２の記憶手
段から目的セルについての第１の電源電圧の下での第１
の遅延時間テーブル及び第２の電源電圧の下での第２の
遅延時間テーブルを読み出し、この第１の遅延時間テー
ブルに記述された遅延時間と前記第２の遅延時間テーブ
ルに記述された遅延時間と前記近似関数作成工程で作成
した近似関数とに基づいて、前記目的セルの遅延時間を
電源電圧の関数として表現した補間関数を算出する補間
関数算出工程と、前記補間関数算出工程で算出した補間
関数に基づいて、前記目的セルに目的とする電源電圧が
供給された場合の入力信号波形の遷移時間及び出力負荷
容量の組合せで記述した第３の遅延時間テーブルを求
め、この第３の遅延時間テーブルを前記第３の記憶手段
に記憶する遅延時間補間工程と、前記第３の記憶手段に
記憶した前記第３の遅延時間テーブルに基づいて、前記
目的セルの入力信号波形の遷移時間及び出力負荷容量に
応じた目的とする電源電圧の下での遅延時間を計算する
遅延時間計算工程とを実行することを特徴とする。

【００１３】請求項２記載の発明の半導体集積回路のセ
ルの遅延時間計算装置の動作方法は、所定のセルを代表
セルとしてこの代表セルについて予め回路シミュレーシ
ョン又は実測より得た各電源電圧に対する遅延時間を記
憶する第１の記憶手段と、目的とする電源電圧の下での
遅延時間を求めたいセルを目的セルとして、第１の電源
電圧が供給された時の前記目的セルの遅延時間を入力信
号波形の遷移時間及び負荷容量の第１の組合せで記述し
た第１の遅延時間テーブルと、第２の電源電圧が供給さ
れた時の前記目的セルの遅延時間を入力信号波形の遷移
時間と負荷容量の第２の組合せで記述した第２の遅延時
間テーブルとを記憶する第２の記憶手段と、第３の記憶
手段と、第４の記憶手段と、制御手段とを有して、論理
素子を含むセルを複数配置して構成される半導体集積回
路の前記セルの遅延時間を計算す る半導体集積回路のセ
ルの遅延時間計算装置の動作方法であって、前記制御手
段は、前記第１の記憶手段から代表セルについての各電
源電圧に対する遅延時間を読み出し、この遅延時間を前
記代表セルに供給する電源電圧の関数として表現した近
似関数を作成する近似関数作成工程と、前記第２の記憶
手段から、目的セルの第１の遅延時間テーブルと第２の
遅延時間テーブルとを読み出し、前記入力信号波形の遷
移時間及び負荷容量の第１の組合せと前記第２の組合せ
とから作成した第３の組合せで記述した前記第１の電源
電圧が供給された場合の前記目的セルの第３の遅延時間
テーブル、及び、前記第２の電源電圧が供給された場合
の前記目的セルの第４の遅延時間テーブルを作成して前
記第３の記憶手段に記憶する遅延時間テーブル拡張工程
と、前記遅延時間テーブル拡張工程で作成されて前記第
３の記憶手段に記憶した前記第３の遅延時間テーブルに
記述された遅延時間と前記第４の遅延時間テーブルに記
述された遅延時間と、前記近似関数作成工程で作成され
た近似関数とに基づいて、前記目的セルの遅延時間を電
源電圧の関数として表現した補間関数を算出する補間関
数算出工程と、前記補間関数算出工程で算出した補間関
数に基づいて、前記目的セルに目的とする電源電圧が供
給された場合の入力信号波形の遷移時間及び出力負荷容
量の組合せで記述した第５の遅延時間テーブルを求めて
前記第４の記憶手段に記憶する遅延時間補間工程と、前
記遅延時間補間工程で第４の記憶手段に記憶した第５の
遅延時間テーブルに基づいて、前記目的セルの入力信号
波形の遷移時間及び出力負荷容量に応じた目的とする電
源電圧の下での遅延時間を計算する遅延時間計算工程と
を実行することを特徴とする。

【００１４】請求項３記載の発明は、前記請求項２記載
の半導体集積回路のセルの遅延時間計算装置の動作方法
において、前記遅延時間テーブル拡張工程では、前記第
１の組合せと前記第２の組合せの両方の論理和をとって
前記第３の組み合わせを得ることを特徴とする。

【００１５】請求項４記載の発明は、前記請求項２記載
の半導体集積回路のセルの遅延時間計算装置の動作方法
において、前記遅延時間テーブル拡張工程では、前記第
１の組合せと前記第２の組合せに基づく線形補間により
前記第３の組合せを得ることを特徴とする。

【００１６】請求項５記載の発明の半導体集積回路のセ
ルの遅延時間計算装置の動作方法は、所定のセルを代表
セルとしてこの代表セルについて予め回路シミュレーシ
ョン又は実測より得た各電源電圧に対する遅延時間を記
憶する第１の記憶手段と、第２の記憶手段と、制御手段
とを有して、論理素子を含むセルを複数配置して構成さ
れる半導体集積回路の前記セルの遅延時間を計算する半
導体集積回路のセルの遅延時間計算装置の動作方法であ
って、前記制御手段は、前記第１の記憶手段から代表セ
ルについての各電源電圧に対する遅延時間を読み出し、
この遅延時間を前記代表セルに供給する電源電圧の関数
として表現した近似関数を作成する近似関数作成工程
と、目的とする電源電圧の下での遅延時間を求めたいセ
ルを目的セルとして、第１の電源電圧を供給した時の前
記目的セルの第１の遅延時間と、第２の電源電圧を供給
した時の前記目的セルの第２の遅延時間とを計算して前
記第２の記憶手段に記憶する遅延時間計算工程と、前記
近似関数作成工程で作成した前記近似関数と前記第２の
記憶手段に記憶した前記第１及び第２の遅延時間とを入
力として、前記目的セルの遅延時間を電源電圧の関数で
表現した補間関数を算出する補間関数算出工程と、目的
とする電源電圧が前記目的セルに供給された場合の遅延
時間を前記補間関数算出工程で算出した前記補間関数に
より求める遅延時間補間工程とを実行することを特徴と
する。

【００１７】請求項６記載の発明は、前記請求項１、
２、３又は４記載の半導体集積回路のセルの遅延時間計
算装置の動作方法において、前記近似関数作成工程で
は、前記代表セルの出力信号の立上りと立下りとで各々
異なる近似関数を算出することを特徴とする。

【００１８】請求項７記載の発明は、前記請求項１、
２、３又は４記載の半導体集積回路のセルの遅延時間計
算装置の動作方法において、前記補間関数算出工程で
は、前記補間関数をg(Vdd)、前記近似関数をf(Vdd)、第
１及び第２の定数をA、Bとして、補間関数g(Vdd)を g(Vdd)＝f(Vdd)＊A ＋B と定義し、且つ前記第１及び第２の定数A、Bを、前記補
間関数g(Vdd)が前記第１の電源電圧においてはこの第１
の電源電圧の下での遅延時間Ｔ１に等しく、前記第２の
電圧においてはこの第２の電源電圧の下での遅延時間Ｔ
２と等しくなるように決定されることを特徴とする。

【００１９】請求項８記載の発明は、前記請求項１、
２、３又は４記載の半導体集積回路のセルの遅延時間計
算装置の動作方法において、目的セルについて予め得ら
れた異なる３種以上の電源電圧の下での３つ以上の遅延
時間テーブルを記憶する記憶手段を有し、前記制御手段
は、前記記憶手段に記憶された３つ以上の遅延時間テー
ブルの中から、目的とする電源電圧に最も近い２つの電
源電圧の下で作成された２つの遅延時間テーブルを、前
記補間関数算出工程で使用すべき前記第２の記憶手段に
記憶する第１及び第２の遅延時間テーブルとして選択す
る電源電圧選択工程を実行することを特徴とする。

【００２０】以上により、請求項１〜８記載の発明で
は、代表セルの遅延時間を電源電圧の関数として表現し
た近似関数を基準として、各目的セル別に、各目的セル
の遅延時間を電源電圧の関数として表現した補間関数を
求め、この補間関数に基づいて目的とする電源電圧の下
での遅延時間を算出するようにしたので、各目的セル別
に、その目的セルのしきい値電圧を考慮した遅延時間を
得ることができ、任意の電源電圧の下での目的セルの遅
延時間を高精度に計算することが可能である。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態の半導
体集積回路のセルの遅延時間計算装置の動作方法につい
て、図面を参照しながら説明する。

【００２２】（第１の実施の形態） 図１〜図７は本発明の第１の実施の形態を示す。図１は
半導体集積回路（ＬＳＩ）の設計から製造までの概略工
程を示す。同図では、先ず、目的とする半導体集積回路
の機能設計を行い、次いでその半導体集積回路を構成す
べき複数の回路ブロックの大きさや配置位置を特定する
フロアプランを行う。その後、各回路ブロックについて
論理合成を行い、この論理合成に基づいて各種セルをレ
イアウトし、その間を配線する。その後、得られた半導
体集積回路が遅延制約を満たすことを検証するために、
前記レイアウトされたセル及び配線について抵抗及び容
量の情報（ＲＣ情報）を収集し、これ等ＲＣ情報と各種
セルの遅延ライブラリとに基づいて遅延計算を行って、
遅延時間を計算して記憶手段１に記憶し、この計算され
た遅延時間が遅延制約上の遅延時間未満であることを検
証し、その上で半導体集積回路を製造することとなる。

【００２３】図２は本実施の形態の遅延時間算出方法を
示すフローチャートである。同フローチャートは、２種
類の電源電圧の遅延時間テーブルから、目的とする電源
電圧の遅延時間テーブルを作成し、作成した遅延時間テ
ーブルを用いて任意のセル（以下目的セルと呼ぶ）の遅
延時間を計算するフローチャートである。図２におい
て、Table1、Table2は電源電圧V1、V2に対応する目的セ
ルの第１及び第２の遅延時間テーブルであって第２の記
憶手段２に記憶される。また、Table3は電源電圧V3に対
応する目的セルの第３の遅延時間テーブルであって第３
の記憶手段３に記憶される。前記電圧V1、V2は既に遅延
時間テーブルが存在している電源電圧であり、前記電圧
V3は目的とする電源電圧である。

【００２４】図３は、目的セルの遅延時間テーブルを示
している。目的セルの遅延時間テーブルは、入力ピン、
出力信号の立上り及び立下り毎に存在する。入力ピンと
してａピン、ｂピンを持つセルを目的セルとすると、各
々のピンに対して出力信号波形の立上りと立下りがある
ので、この目的セルは合計４種類の遅延時間テーブルを
持っている。

【００２５】図４は、目的セルの遅延時間テーブルを示
している。遅延時間テーブルTable1、Table2、Table3は
同じ遅延時間テーブル作成条件を使用している。s1、s
2、s3は遅延テーブル作成条件での入力信号波形の遷移
時間であり、c1、c2、c3は遅延テーブル作成条件での負
荷容量である。Tpd11〜Tpd19、 Tpd21〜Tpd29は、各々
電源電圧V1、V2で、各遅延時間作成条件での遅延時間で
ある。Tpd31〜Tpd39は、電源電圧V3での遅延時間であ
る。

【００２６】図６は、遅延時間を電源電圧の関数として
表した図である。k1は、電源電圧を変化させた時の回路
シミュレーション又は実測より得られた所定のセル（以
下、代表セルという）の遅延時間の曲線を示す。p1〜p4
は電源電圧を変化させた時の回路シミュレーション又は
実測から得られた代表セルの遅延時間をプロットした点
である。p11、p12は曲線k1で各々電源電圧V1、V2とした
場合の遅延時間Tpd1、Tpd2をプロットした点である。p2
1、p22は、目的セルの各々電源電圧V1、V2とした場合の
遅延時間Tpd11、Tpd21をプロットした点である。k2は目
的セルの点p21と点p22を通る曲線である。

【００２７】ここで、前記代表セルは次の手順で選定さ
れる。半導体集積回路において使用される確率が高く且
つ回路シミュレーション又は実測により電源電圧を変化
させた時の遅延変動が全てのセルの中で平均的となるセ
ルを１種類選択する。より高精度な計算を可能にするた
めに、セルの回路構造の特徴から多数のセルを複数のグ
ループに分けて、そのグループの中で代表するセルを選
択セルとして選択してもよい。以下、その方法を説明す
る。先ず、セルの回路構造の特徴から多数のセルを複数
グループに分け、その各グループの中から１種類を代表
セルとして選ぶ。前記グループ分けは、ｐ型トランジス
タとｎ型トランジスタが縦又は横に並べられているかに
よる違いと、トランジスタのゲート段数が１段か複数段
かによる違いによって行う。このグループ分けされたセ
ルの中から代表セルを選ぶことにより、代表セルの近似
関数と、目的とするセルの補間関数との誤差を少なくで
きるので、遅延時間を高精度に計算できる。

【００２８】図７は、３個以上の異なった電源電圧の遅
延時間テーブルが存在する場合のフローチャート図を示
している。

【００２９】以下、図１〜図７を用いて、遅延時間テー
ブルTable1、Table2から遅延時間テーブルTable3を作成
して遅延時間を図示しないコンピュータ（制御手段）に
より計算する場合を例に挙げて説明する。

【００３０】図２において、近似関数作成工程Ｆ１で
は、曲線k1を表す近似関数を算出する。近似関数k1を表
す式として、任意の電源電圧Vddを用いて遅延時間f(Vd
d)を式1に定義する。

【００３１】

【数１】

【００３２】ここで、Vddは電源電圧、M0〜Mnは係数、
α0〜αnは乗数である。乗数例α0〜αnは望ましくは１
〜４がよく、この場合には遅延時間f(Vdd)は式２で表現
でき、係数M0〜M4の値を、電源電圧を変化させたときの
回路シミュレーション又は実測から得られて記憶手段
（第１の記憶手段）１に記憶された遅延時間より決定す
る（図６ではｐ１〜ｐ４の点）。

【００３３】

【数２】

【００３４】次に、補間関数算出工程Ｆ２では、図５に
示すように、前記代表セルの遅延時間の関数f(Vdd)を基
準として、目的セルの遅延時間の関数（補間関数）g(Vd
d)を求める。以下、この補間関数g(Vdd)の表現方法を説
明する。

【００３５】入力スルーレートが急峻で且つ入力信号が
反転した後に出力電圧がしきい値電圧に達する場合に
は、電源電圧の変化に対する遅延時間の関数f(Vdd)は、
式３で表現できる。

【００３６】

【数３】

【００３７】

【数４】

【００３８】ここで、前記式３中のＶ_INVはしきい値電
圧、ｔ_Tは入力信号波形の遷移時間、Ｃ_Lは出力負荷容
量、Ｉ_DOはトランジスタ動作が飽和領域から非飽和領域
に変化する際にトランジスタを流れる電流であって式４
で表現される。また、λ_nはｎチャネルが飽和領域に存
在するときのドレイン・ソース電流Ｉ_DSの傾き、Ｖ_TTは
入力信号波形が遷移時間ｔ_Tで遷移した直後の出力電圧
である。また、前記式４中、Ｂは定数、Ｗはトランジス
タの幅、Ｌはトランジスタの長さ、Ｖ_THはトランジスタ
のしきい値電圧である。

【００３９】前記式３から、代表セルの遅延時間f(Vdd)
と目的セルの遅延時間g(Vdd)との変動比率を算出する
と、下記式５になる。

【００４０】

【数５】

【００４１】ここで、傾きλ_n≒０と考えれば、前記式
３中のｌｏｇの項は定数Ｋとおける。また、代表セルの
しきい値電圧Ｖ_INVをＶｄｄ／２とする。式５中、Ｌ_a、
Ｗ_aは代表セルのトランジスタの長さ及び幅、Ｌ_b、Ｗ_b
は目的セルのトランジスタの長さ及び幅である。従っ
て、前記式５から、電源電圧の変化に対する代表セルの
遅延時間f(Vdd)と目的セルの遅延時間g(Vdd)との変動比
率は定数で表現される。

【００４２】従って、代表セルの電源電圧Ｖ１、Ｖ２で
の遅延時間をＴａ、Ｔｂとし、目的セルの電源電圧Ｖ
１、Ｖ２での遅延時間をＴｃ、Ｔｄとすると、下記式６
が得られ、

【００４３】

【数６】

【００４４】この式６を変形して、目的セルの遅延時間
g(Vdd)は代表セルの遅延時間f(Vdd)を用いて下記式７で
表現される。

【００４５】

【数７】

【００４６】以上から、補間関数算出工程Ｆ２では、具
体的に、第２の記憶手段２に記憶された遅延時間テーブ
ルTable1、Table2に記述されている遅延時間を読み出
し、この遅延時間及び前記遅延時間（近似関数）f(Vdd)
より、各遅延テーブル作成条件に対応する遅延時間g(Vd
d、Tpd11、Tpd21)〜g(Vdd、Tpd19、Tpd29)を求める。具
体的に説明すると、先ず最初に、負荷容量ｃ１、遷移時
間ｓ１に対応する遅延時間Tpd11、Tpd21を代入した遅延
時間g(Vdd、Tpd11、Tpd21)を求める。この遅延時間g(Vd
d、Tpd11、Tpd21)は式８で表現される。

【００４７】 g(Vdd、Tpd11、Tpd21) = (f(Vdd) - Tpd1) ×[(Tpd11-Tpd21)/(Tpd1-Tpd2)]+Tpd11 (8) ここで、式８は、g(Vdd、Tpd11、Tpd21)=f(Vdd)×A1+B1
とした時に、この遅延時間g(Vdd、Tpd11、Tpd21)が、電
源電圧Ｖ１の下では遅延時間Tpd11となり、電源電圧Ｖ
２の下では遅延時間Tpd21となるように、即ち、g(V１、
Tpd11、Tpd21)=Tpd11、g(V２、Tpd11、Tpd21)=Tpd21が
成立つように定数A1、B1の値を決定し、整理した式を表
現している。

【００４８】他の遅延時間g(Vdd、Tpd12、Tpd22)〜g(Vd
d、Tpd19、Tpd29)を決める際にも同様に、前記定数A1、
B1に対応する定数A2〜A9、B2〜B9を決定する。

【００４９】続いて、遅延時間補間工程Ｆ３では、補間
関数算出工程Ｆ２から求められた遅延時間g(Vdd、Tpd1
1、Tpd21)〜g(Vdd、Tpd19、Tpd29)の電源電圧Vddに、目
的とする電源電圧V3を代入して、遅延時間Tpd31〜Tpd39
を算出して第３の遅延時間テーブルTable3を作成し、こ
の第３の遅延時間テーブルTable3を第３の記憶手段３に
記憶する。

【００５０】その後、遅延時間計算工程Ｆ４では、遅延
時間補間工程Ｆ３で作成し第３の記憶手段３に記憶した
遅延時間テーブルTable3において、目的セルの入力信号
波形の遷移時間及び負荷容量を入力として、目的とする
電源電圧の遅延時間を計算する。前記作成された遅延時
間テーブルTable3に、目的とする入力信号波形の遷移時
間及び負荷容量に対応する遅延時間がない場合には、補
間により遅延時間を計算する。この補間としては例えば
線形補間を使用する。

【００５１】以上のように、本実施の形態によれば、代
表セルから作成された近似関数と、任意のセルに対して
２種類の異なった電源電圧の遅延時間テーブルとを用い
ることにより、各電源電圧毎に異なるしきい値電圧を、
セルや入力端子毎に考慮することが可能となる。その結
果、セル種別や入力端子毎に異なる電源電圧依存性が表
現された高精度な遅延計算が可能となる。

【００５２】尚、３個以上の電源電圧の遅延時間テーブ
ルが記憶手段１に記憶、存在する場合には、図７に示す
ように、電源電圧選択工程Ｆ０で、この複数の遅延時間
テーブルの中から目的とする電源電圧に近い２種類の電
源電圧の遅延時間テーブルを、第２の記憶手段２に記憶
すべき第１及び第２の遅延時間テーブルとして選択する
ことで対応可能である。

【００５３】（第２の実施の形態） 図８は、遅延時間テーブル作成条件が電源電圧V1と電源
電圧V2とで異なる場合の半導体集積回路のセルの遅延時
間計算装置の動作方法を示したフローチャート図であ
る。

【００５４】同図において、Table61、Table62は、電源
電圧V1、V2を供給した場合の任意のセル（目的セル）の
遅延時間を記述した第１及び第２の遅延時間テーブルで
あって第２の記憶手段２に記憶される。Table611、Tabl
e621は、遅延時間テーブル拡張工程Ｆ５４によって前記
第１及び第２の遅延時間テーブルTable61、Table62を拡
張した第３及び第４の遅延時間テーブルであって第３の
記憶手段４に記憶される。更に、Table63は目的とする
電圧V3に対応する目的セルの第５の遅延時間テーブルで
あって第４の記憶手段３に記憶される。また、Ｆ１、Ｆ
２、Ｆ３、Ｆ４は第１の実施の形態と同じ工程を示す。

【００５５】図９は、目的セルの遅延時間テーブル作成
条件が電源電圧V1と電源電圧V2とで異なる場合の目的セ
ルの遅延時間テーブルを示している。遅延時間テーブル
Table61で、s11、s12、s13は遅延時間テーブル作成条件
での入力信号波形の遷移時間であり、c11、c12、c13は
遅延時間テーブル作成条件での負荷容量であり、Tpd11
〜Tpd19は、電源電圧V1を供給した時の目的セルの遅延
時間である。遅延時間テーブルTable62で、s21、s22、s
23は遅延時間テーブル作成条件の入力信号波形の遷移時
間であり、c21、c22、c23は遅延時間テーブル作成条件
の負荷容量であり、Tpd21〜Tpd29は、電源電圧V2を供給
した時の目的セルの遅延時間である。

【００５６】遅延時間テーブルTable611において、t1〜
t27は、遷移時間s11、s12、s13と負荷容量c11、c12、13
との組合せ以外の遅延時間である。遅延時間テーブルTa
ble621において、t28〜t52は、遷移時間s21、s22、s23
と負荷容量c21、c22、23との組合せ以外の遅延時間であ
る。遅延時間テーブルTable611、Table621の遅延時間テ
ーブル作成条件は、遅延時間テーブルTable61と遅延時
間テーブルTable62との遅延時間テーブル作成条件の論
理和をとった遷移時間s11、s21、s12、s22、s13、s23、
負荷容量c11、c21、c12、c22、c13、c23となる。

【００５７】Table63は、遅延時間テーブルTable611、T
able621の遅延時間から補間関数を求め、その補間関数
に電源電圧V3を代入した時の遅延時間を表形式に表現し
た遅延時間テーブルである。Tpd301からTpd336は補間関
数によって得られた遅延時間である。

【００５８】次に、本第２の実施の形態において遅延時
間を図示しないコンピュータ（制御手段）により計算す
る方法について図８及び図９を用いて以下に説明する。

【００５９】遅延時間テーブル拡張工程Ｆ５４では、第
２の記憶手段２に記憶した第１及び第２の遅延時間テー
ブルTable61、Table62を読み出し、これ等遅延時間テー
プルTable61、Table62各々の遅延テーブル作成条件の論
理和をとった遅延時間テーブル作成条件を作成して、更
に遅延時間テーブルTable611、Table621を作成して第３
の記憶手段４に記憶する。

【００６０】この場合、遅延時間テーブルTable611に記
述する遅延時間は以下のように作成する。遅延時間テー
ブルTable61に記述されている遅延時間は、そのまま遅
延時間テーブルTable611に転記する。更に、遅延時間t1
〜t27は遅延時間テーブルTable61から補間した遅延時間
を用いる。また、遅延時間テーブルTable621に記述する
遅延時間も同様に作成する。

【００６１】更に、前記第３の遅延テーブルTable611と
第４の遅延テーブルTable621を用いて、補間関数算出工
程Ｆ２と遅延時間補間工程Ｆ３とより、第５の遅延時間
テーブルTable63を作成して第４の記憶手段３に記憶
し、この第５の遅延時間テーブルTable63に基づいて目
的とする電源電圧V3での遅延時間を算出する。

【００６２】このように、遅延時間テーブル作成条件の
異なった２種類の遅延時間テーブルが与えられたときで
も、互いの遅延時間テーブル作成条件の論理和をとった
新たな２種類の遅延時間テーブルを作成し、使用するこ
とにより、前記第１の実施の形態と同様に、セルや入力
端子毎に異なる電源電圧依存性が表現された高精度な遅
延計算が可能となる。

【００６３】尚、前記遅延時間テーブル拡張工程Ｆ５４
では、遅延時間テーブルTable61、Table62の遅延時間テ
ーブル作成条件の論理和で遅延時間テーブルTable611、
Table621を作成していたが、論理和の代わりに、図１０
に示すように、目的セルについて、線形補間した遷移時
間s31、s32、s33、負荷容量c31、c32、c33を遅延時間テ
ーブル作成条件として作成した遅延時間テーブルTable6
12、Table622を用いてもよい。すなわち、電源電圧V1、
V2の遅延時間テーブル作成条件から線形補間で作成した
遅延時間テーブル作成条件を求める。s31〜s33は遅延時
間テーブル作成条件での入力信号波形の遷移時間であ
り、c31〜c33は遅延時間テーブル作成条件での負荷容量
である。例えば、遷移時間s31は遷移時間s11と遷移時間
s21から線形補間して作成される。また、残りの遷移時
間s32、s33と負荷容量c31〜c33も同様に線形補間して作
成すればよい。

【００６４】（第３の実施の形態） 図１１は本発明の第３の実施の形態において遅延時間を
図示しないコンピュータ（制御手段）により計算する方
法のフローチャート図を示す。本実施の形態では、前記
第１の実施の形態で使用した図４及び図６を用いても説
明する。

【００６５】図１１において、近似関数作成工程Ｆ１の
処理は前記第１の実施の形態と同様であるので、その説
明を省略する。次に、遅延時間計算工程Ｆ４１では、電
源電圧V1の下での目的セルの遅延時間テーブルTable1か
ら、目的セルの入力信号波形の遷移時間S及び負荷容量C
の遅延時間Ｔ１を補間処理により求めると共に、電源電
圧V2の下での目的セルの遅延時間テーブルTable2から、
目的セルの入力信号波形の遷移時間S及び負荷容量Cの遅
延時間Ｔ２を補間処理により求め、この電源電圧Ｖ１の
下での遅延時間Ｔ１と電源電圧Ｖ２の下での遅延時間Ｔ
２とを図１に示した記憶手段（第２の記憶手段）１に記
憶する。

【００６６】続いて、補間関数算出工程Ｆ２１では、前
記記憶手段１に記憶した遅延時間Ｔ１、遅延時間Ｔ２及
び第１の実施の形態で定義した遅延時間f(Vdd)を使用し
て、式９で定義する遅延時間のg(Vdd、T1、T2)を計算す
る。式９は式８における遅延時間Tpd11、遅延時間Tpd21
を各々遅延時間T1、遅延時間Ｔ２としている。

【００６７】 g(Vdd、T1、T2) = (f(Vdd) - Tpd1) ×[(T1-T2)/(Tpd1-Tpd2)]+T1 (9) 更に、遅延時間補間工程Ｆ３１では、前記式９に、目的
とする電源電圧V3を代入して遷移時間S及び負荷容量Cの
遅延時間g(V3、T1、T2)を得る。

【００６８】このように、求める遷移時間S及び負荷容
量Cに対応して、種類の異なった電圧での遅延時間から
補間した遅延時間を目的の電圧の遅延時間とすることに
より、目的とする電源電圧の遅延時間テーブルを新たに
作成することなく、セルや入力端子毎に異なる電源電圧
依存性が表現された高精度な遅延計算が可能となる。

【００６９】（本発明に関連する第１の技術） 図１２は、本発明の第１の関連技術である遅延時間計算
方法のフローチャート図を示す。図１３は、本関連技術
における入力信号波形と出力信号波形との関係を示す図
である。

【００７０】図１３において、Vdd1は既に対応するテー
ブルが存在する電源電圧、Vdd2は目的とする電圧であ
る。同図(a)は電源電圧Vdd1を供給した際の代表セルの
入力信号波形と出力信号波形を示し、同図(b)は電源電
圧Vdd2を供給した際の代表セルの入力信号波形と出力信
号波形を示し、同図(c)は電源電圧Vdd1を供給した際の
目的セルの入力信号波形と出力信号波形を示し、同図
(d)は電源電圧Vdd2を供給した際の目的セルの入力信号
波形と出力信号波形を示す。同図(a)〜(d)の電圧値は、
各々の電源電圧で正規化されている。

【００７１】また、図１３において、vthは遅延時間計
算時の基準となるしきい値電圧、vc11は電源電圧Vdd1を
供給した際の代表セルの入力端子の電源電圧Vdd1で正規
化したしきい値電圧（第１のしきい値電圧）、vc12は電
源電圧vdd2を供給した際の代表セルの入力端子の電源電
圧Vdd2で正規化したしきい値電圧（第２のしきい値電
圧）、vc21は電源電圧Vdd1を供給した際の目的セルの入
力端子の電源電圧Vdd1で正規化したしきい値電圧（第３
のしきい値電圧）、vc22は電源電圧Vdd2を供給した際の
目的セルの入力端子の電源電圧Vdd2で正規化したしきい
値電圧（第４のしきい値電圧）である。

【００７２】更に、図１３において、S1は入力信号波形
がVSSから電源電圧に達するまでの入力信号波形の遷移
時間、in1は電源電圧Vdd1を供給した時の遷移時間S1と
なる入力信号波形、in2は電源電圧Vdd2を供給した時の
遷移時間S1となる入力信号波形、out1は代表セルに入力
信号波形in1を与えた時の出力信号波形、st1は入力信号
波形in1がしきい値電圧vc11に達した時刻であって、時
刻st1から出力信号波形out1が遷移を開始する。T901は
電源電圧Vdd1を代表セルに供給した時の遅延時間、out2
は代表セルに入力信号波形in2を与えた時の出力信号波
形、st2は入力信号波形in2がしきい値電圧vc12に達した
時刻であって、時刻st2から出力信号波形out2が遷移を
開始する。T902は電源電圧Vdd2を代表セルに供給した時
の遅延時間、out31は目的セルに入力信号波形in1を与え
た時にしきい値電圧vc11から遷移開始した場合の出力信
号波形、out32は目的セルに入力信号波形in1を与えた時
にしきい値電圧vc21から出力信号波形が遷移開始した場
合の出力信号波形である。

【００７３】加えて、図１３において、h1は入力信号波
形in1がしきい値電圧vc21からしきい値電圧vc11に達す
るまでの時間、T903は出力信号波形out31に対する遅延
時間、T904は出力信号波形out32に対する遅延時間であ
って、遅延時間T903に時間h1を加えた値である。out41
は目的セルに入力信号波形in2を与えた時にしきい値電
圧vc12から遷移開始した場合の出力信号波形、out42は
目的セルに入力信号波形in2を与えた時にしきい値電圧v
c22から出力信号波形が遷移開始した場合の出力信号波
形、h2は入力信号波形in2がしきい値電圧vc12からしき
い値電圧vc22に達するまでの時間、T905は出力信号波形
out41に対する遅延時間、T906は出力信号波形out42に対
する遅延時間であって、電源電圧Vdd2を供給した際の目
的セルの求めたい遅延時間である。

【００７４】以下、本関連技術の遅延時間計算方法を図
１２及び図１３に沿って詳しく説明する。

【００７５】図１２において、しきい値電圧測定工程Ｆ
８１では、電源電圧Vdd1を供給した際の代表セル、目的
セルの入力端子の電源電圧Vdd1で正規化したしきい値電
圧vc11、vc21と、電源電圧Vdd2を供給した際の代表セ
ル、目的セルの入力端子の電源電圧Vdd2で正規化したし
きい値電圧vc12、vc22を各々DC解析により測定する。

【００７６】次に、係数倍算出工程Ｆ８２では、電源電
圧Vdd1と電源電圧Vdd2での代表セルの遅延時間の変化率
Dを式１０に示すように算出し、電源電圧Vdd1を供給し
た時の目的セルの遅延時間テーブルTable81から遷移時
間S1と負荷容量C1を与えた場合の遅延時間T903を計算
し、式１１に示すようにしきい値電圧vc11、vc21の差に
入力信号の遷移時間を乗じて時間h1を求め、式１２に示
すように遅延時間T903に時間h1を加えた遅延時間T904を
求め、式１３に示すように遅延時間T904に変化率Dを乗
じて式１３に示す遅延時間T905を求める。

【００７７】 変化率D = T902 / T901 (10) 時間h1 = 遷移時間S1 ×(しきい値電圧vc11 - しきい値電圧vc21) (11) 遅延時間T904 = 遅延時間T903 + 時間h1 (12) 遅延時間T905 = 遅延時間T904 × 変化率D (13) 式１２において遅延時間T903に時間h1を加えることによ
って、遅延時間T904をしきい値電圧vc11で遷移開始した
時の遅延時間に換算させている。即ち、変化率Dを掛け
る遅延時間T904を代表セルの遅延時間に相当させてい
る。

【００７８】続いて、遅延時間補正工程Ｆ８３では、式
１４に示すようにしきい値電圧vc12、vc22の差に入力信
号の遷移時間S1を乗じて式１４に示す時間h2を求める。

【００７９】 時間h2 = 遷移時間S1 ×(しきい値電圧vc22 - しきい値電圧vc12) (14) そして、目的とする電源電圧の目的セルの遅延時間T906
を、式１５に示すように、時間h2を遅延時間T905に補正
値として加えることにより、遅延時間T906を求める。

【００８０】 遅延時間T906 = 遅延時間T905 + 時間h2 (15) このように、しきい値電圧に依存した遅延変動分を係数
倍した値に加えたことにより、セルや入力端子毎に異な
る電源電圧依存性が表現された高精度な遅延時間計算が
可能となる。

【００８１】(本発明に関連する第２の技術) 図１４は本発明の第２の関連技術である遅延時間計算方
法のフローチャートを示す。以降の説明では、セルと
は、インバータやバッファー等の論理単位を指し、イン
スタンスとは、同じ論理を持ったセルであっても各々の
セルを別個のものとして認識するための名前をいう。本
関連技術は、１種類の電源電圧のみの遅延時間テーブル
から、各インスタンスに対してインスタンス毎に異なる
電源電圧が供給された時の遅延時間を求めるものであ
る。

【００８２】図１４において、150は電源電圧V1のセル
毎の遅延時間テーブル、151は半導体集積回路を構成す
るインスタンスに電源電圧V1を供給した時に計算された
遅延時間を格納するファイル、152はインスタンス毎に
計算した補間関数を格納したファイル、153はインスタ
ンス毎に異なる電源電圧が供給された場合の電源電圧が
格納されているファイルである。154は前記ファイル152
に格納されている補間関数に、ファイル153に格納され
ている電源電圧を代入して計算される遅延時間を格納し
たファイルである。

【００８３】図１５は、ファイル151の内容を示してい
る。インスタンスinst１〜５はインスタンス名であり、
Tpd51〜Tpd55はインスタンスinst1〜５の各々の遅延時
間である。図１６は、遅延時間を電源電圧の関数として
表した図であり、Tpd50は近似関数ｋ１における電源電
圧V1の場合の遅延時間、k3は電源電圧V1と遅延時間Tpd5
1の点を通るインスタンスinst1の補間関数である。図１
７は前記ファイル152の内容を示し、g(Vdd、Tpd51)〜g
(Vdd、Tpd55)はインスタンスinst１〜５の各々の補間関
数を示す。図１８は、前記ファイル153の内容を示し、V
001〜V005はインスタンスinst１〜５の各々に供給され
る電源電圧である。図１９は前記ファイル154の内容を
示し、Tpd61〜Tpd65は電源電圧V001〜V005がインスタン
スinst１〜５に供給された時の各々の遅延時間である。

【００８４】以下、本関連技術の遅延時間計算方法を図
１４〜図１９を用いて詳しく説明する。

【００８５】図１４において、近似関数作成工程Ｆ１は
前記第１の実施の形態と同様であるので、その説明を省
略する。次に、遅延時間計算工程Ｆ４２では、電源電圧
Ｖ１の遅延時間テーブル150から、インスタンス毎の入
力信号波形の遷移時間Ｓ及び負荷容量Ｃの遅延時間を補
間して求める。ここでは、半導体集積回路を構成する全
インスタンスの遅延時間を計算する。例えば、図１５に
示すように、インスタンスinst1〜inst5であれば遅延時
間Tpd51〜Tpd55を計算する。

【００８６】続いて、補間関数算出工程Ｆ２２では、前
記遅延時間計算工程Ｆ４２で計算したインスタンス毎の
遅延時間に対応する補間関数を計算する。補間関数g(Vd
d、Tpd51)の計算方法を説明する。近似関数f(Vdd)が電
源電圧V1を代入したときに遅延時間Tpd51となるように
式１６の示す係数Ｅ1を計算すると、係数E1は式１７と
なる。

【００８７】 g(Vdd、Tpd51) = f(Vdd) + E１ (16) E1 = Tpd51 - Tpd50 (17) また、残りのインスタンスの補間関数に関しても同様に
計算する。

【００８８】その後、遅延時間補間工程Ｆ３２では、前
記補間関数算出工程Ｆ２２で計算したインスタンス毎の
補間関数に、各インスタンスに供給されている電源電圧
を代入して、インスタンス毎の入力信号波形の遷移時間
Ｓ及び負荷容量Ｃの遅延時間を計算する。例えば、イン
スタンスinst1の場合であれば、電源電圧V001を補間関
数g(Vdd、Tpd51)に代入して、電源電圧V001の遅延時間
を計算する。

【００８９】このように、インスタンスに供給された１
種類の電源電圧の遅延時間から補間関数を計算すること
により、供給される電源電圧がインスタンス毎に異なる
場合であっても、目的とする電源電圧の遅延時間テーブ
ルを作成することなく、遅延計算が可能である。

【００９０】(本発明に関連する第３の技術) 図２０は、本発明の第３の関連技術を示し、前記第２の
関連技術の遅延時間計算方法を改良したものである。図
２０において、211は、セルの回路構造に応じて分けた
グループ毎の代表セルを用いて作成した近似関数を格納
したファイルを示す。図２１は、前記ファイル211の内
容を示し、group1〜group4はセルの回路構造によって分
けたグループ名である。また、f1(Vdd)〜f4(Vdd)は、グ
ループ名group1〜group4の各々のグループでの近似関数
である。図２０のフローチャートは、図１４のフローチ
ャートと比べて、近似関数作成工程Ｆ１１での処理内容
が異なり、また近似関数選択工程Ｆ６が追加される。

【００９１】次に、本関連技術の遅延時間計算方法を説
明する。前記第２の関連技術と異なる点についてのみ説
明する。

【００９２】近似関数作成工程Ｆ１１は、セルを回路構
造に応じてグループに分け、各々のグループの中で１種
類の代表セルを選択して、グループの代表セルを用いて
曲線k1を表す関数を算出する。

【００９３】近似関数選択工程Ｆ６では、ファイル211
に格納されている近似関数の中からインスタンスが属す
るグループの近似関数を選択する。インスタンスinst1
がグループgroup2に属していれば、補間関数算出工程Ｆ
２２で使用する近似関数は近似関数f2(Vdd)となる。

【００９４】従って、本関連技術によれば、近似関数を
セルの回路構造により分別されるグループ毎に作成する
ことにより、１種類の電源電圧が供給された場合の遅延
時間から、目的とする電源電圧の遅延時間を高精度に計
算することができる。

【００９５】

【発明の効果】以上説明したように、請求項１〜８記載
の発明の半導体集積回路のセルの遅延時間計算装置の動
作方法によれば、代表セルの遅延時間を電源電圧の関数
として表現した近似関数を基準として、各目的セル別
に、各目的セルの遅延時間を電源電圧の関数として表現
した補間関数を求め、この補間関数に基づいて目的とす
る電源電圧の下での目的セルの遅延時間を算出するよう
にしたので、各目的セル別に、その目的セルのしきい値
電圧を考慮した遅延時間を得ることができ、任意の電源
電圧の下での目的セルの遅延時間を高精度に計算するこ
とが可能である。

【図面の簡単な説明】

【図１】半導体集積回路の設計から製造までの概略を示
すフローチャート図である。

【図２】本発明の第１の実施の形態における半導体集積
回路のセルの遅延時間計算装置の動作方法のフローチャ
ート図である。

【図３】同実施の形態における代表セルの遅延時間テー
ブルを示す図である。

【図４】（ａ）は同実施の形態における目的セルの遅延
時間テーブルを示す図、（ｂ）は電源電圧V1の下での目
的セルの遅延時間テーブルを示す図、（ｃ）は電源電圧
V2の下での目的セルの遅延時間テーブルを示す図であ
る。

【図５】同実施の形態において代表セルの遅延時間f(vd
d)から目的セルの遅延時間g(vdd、Tc、Td)を算出するこ
との説明図である。

【図６】同実施の形態において遅延時間を電源電圧の関
数として表した近似関数及び補間関数を示す図である。

【図７】本発明の第１の実施の形態の変形例を示すフロ
ーチャート図である。

【図８】本発明の第２の実施の形態の半導体集積回路の
セルの遅延時間計算装置の動作方法を示すフローチャー
ト図である。

【図９】（ａ）は同実施の形態における目的セルの電源
電圧V1の下での遅延時間テーブルを示す図、（ｂ）は目
的セルの電源電圧V2の下での遅延時間テーブルを示す
図、（ｃ）は目的セルの電源電圧V1の下での遅延時間テ
ーブルをその作成条件である入力信号波形の遷移時間及
び負荷容量を拡張した遅延時間テーブルを示す図、
（ｄ）は目的セルの電源電圧V2の下での遅延時間テーブ
ルを拡張した遅延時間テーブルを示す図、（ｅ）は目的
セルの任意の電源電圧V3の下での遅延時間テーブルを示
す図である。

【図１０】同実施の形態における遅延時間テーブルの変
形例を示し、（ａ）は電源電圧V1においてテーブル作成
条件である入力信号波形の遷移時間及び負荷容量を線形
補間した場合の遅延時間テーブルを示す図、（ｂ）は電
源電圧V2においてテーブル作成条件を線形補間した場合
の遅延時間テーブルを示す図である。

【図１１】本発明の第３の実施の形態の半導体集積回路
のセルの遅延時間計算装置の動作方法を示すフローチャ
ート図である。

【図１２】本発明の第１の関連技術の遅延時間計算方法
を示すフローチャート図である。

【図１３】本発明の第１の関連技術における入力信号波
形と出力信号波形の関係を示し、（ａ）は所定の電源電
圧Vdd1を供給した際の代表セルの入力信号波形及び出力
信号波形を示す図、（ｂ）は目的とする電源電圧Vdd2を
供給した際の代表セルの入力信号波形及び出力信号波形
を示す図、（ｃ）は所定の電源電圧Vdd1を供給した際の
目的セルの入力信号波形及び出力信号波形を示す図、
（ｄ）は目的とする電源電圧Vdd2を供給した際の目的セ
ルの入力信号波形及び出力信号波形を示す図である。

【図１４】本発明の第２の関連技術における遅延時間計
算方法を示すフローチャート図である。

【図１５】同関連技術においてインスタンス毎に計算し
た遅延時間を格納したファイルを示す図である。

【図１６】同関連技術において遅延時間を電源電圧の関
数として表した曲線を示す図である。

【図１７】同関連技術においてインスタンス毎に計算し
た補間関数を格納したファイルを示す図である。

【図１８】同関連技術においてインスタンス毎に供給さ
れる電源電圧を格納したファイルを示す図である。

【図１９】同関連技術における各インスタンスに供給さ
れる電源電圧に応じて計算した遅延時間を格納したファ
イルを示す図である。

【図２０】本発明の第３の関連技術における遅延時間計
算方法を示すフローチャート図である。

【図２１】同関連技術における各グループの近似関数を
格納したファイルを示す図である。

【図２２】入力信号波形及び出力信号波形の遅延時間の
関係を示す図である。

【図２３】しきい値電圧が電源電圧により変化すること
による遅延時間の影響を示す図である。

【図２４】各種セルの電源電圧の変化に対する遅延時間
比を示す図である。

【図２５】同一セルに対して入力信号波形の遷移時間と
出力負荷容量とを変化させた場合遅延時間比を示す図で
ある。

【符号の説明】１ 第１の記憶手段、記憶手段 ２ 第２の記憶手段 ３ 請求項１の第３の記憶手段、請求項
２の第４の記憶手段 ４ 請求項２の第３の記憶手段 Ｆ０ 電源電圧選択工程 Ｆ１ 近似関数作成工程 Ｆ２ 補間関数算出工程 Ｆ３ 遅延時間補間工程 Ｆ４ 遅延時間計算工程 Ｆ６ 補間関数選択工程 Ｆ２１、Ｆ２２ 補間関数算出工程 Ｆ３１、Ｆ３２ 遅延時間補間工程 Ｆ４１、Ｆ４２ 遅延時間計算工程 Ｆ５４ 遅延時間テーブル拡張工程 Ｆ８１ しきい値電圧算出工程 Ｆ８２ 係数倍算出工程 Ｆ８３ 遅延時間補正工程 ｋ１ 近似関数 ｋ２ 補間関数 Ｓ１ 遷移時間

フロントページの続き (56)参考文献 特開 平11−3366（ＪＰ，Ａ) 特開 平７−105247（ＪＰ，Ａ) 特開 平８−106485（ＪＰ，Ａ) 特開2000−194732（ＪＰ，Ａ) 平田正明、外１名，任意電源対応遅延 ライブラリ生成の一手法，電子情報通信 学会技術研究報告，電子情報通信学会, 2000年 ３月 ３日，Ｖｏｌ．99、Ｎ ｏ．659，ｐ．49−54 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 668 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 所定のセルを代表セルとしてこの代表セ
   ルについて予め回路シミュレーション又は実測より得た
   各電源電圧に対する遅延時間を記憶する第１の記憶手段
   と、 目的とする電源電圧の下での遅延時間を求めたいセルを
   目的セルとして、この目的セルについて予め得られた第
   １の電源電圧の下での第１の遅延時間テーブル及び第２
   の電源電圧の下での第２の遅延時間テーブルを記憶する
   第２の記憶手段と、 第３の記憶手段と、 制御手段と を有して、論理素子を含むセルを複数配置し
   て構成される半導体集積回路の前記セルの遅延時間を計
   算する半導体集積回路のセルの遅延時間計算装置の動作
   方法であって、 前記制御手段は、 前記第１の記憶手段から代表セルについての各電源電圧
   に対する遅延時間を読み出し、この遅延時間を前記代表
   セルに供給する電源電圧の関数として表現した近似関数
   を作成する近似関数作成工程と、 前記第２の記憶手段から目的セルについての第１の電源
   電圧の下での第１の遅延時間テーブル及び第２の電源電
   圧の下での第２の遅延時間テーブルを読み出し、この第
   １の遅延時間テーブルに記述された遅延時間と前記第２
   の遅延時間テーブルに記述された遅延時間と前記近似関
   数作成工程で作成した近似関数とに基づいて、前記目的
   セルの遅延時間を電源電圧の関数として表現した補間関
   数を算出する補間関数算出工程と、 前記補間関数算出工程で算出した補間関数に基づいて、
   前記目的セルに目的とする電源電圧が供給された場合の
   入力信号波形の遷移時間及び出力負荷容量の組合せで記
   述した第３の遅延時間テーブルを求め、この第３の遅延
   時間テーブルを前記第３の記憶手段に記憶する遅延時間
   補間工程と、 前記第３の記憶手段に記憶した前記第３の遅延時間テー
   ブルに基づいて、前記目的セルの入力信号波形の遷移時
   間及び出力負荷容量に応じた目的とする電源電圧の下で
   の遅延時間を計算する遅延時間計算工程と を実行するこ
   とを特徴とする半導体集積回路のセルの遅延時間計算装
   置の動作方法。
2. 【請求項２】 所定のセルを代表セルとしてこの代表セ
   ルについて予め回路シミュレーション又は実測より得た
   各電源電圧に対する遅延時間を記憶する第１の記憶手段
   と、 目的とする電源電圧の下での遅延時間を求めたいセルを
   目的セルとして、第１の電源電圧が供給された時の前記
   目的セルの遅延時間を入力信号波形の遷移時間及び負荷
   容量の第１の組合せで記述した第１の遅延時間テーブル
   と、第２の電源電圧が供給された時の前記目的セルの遅
   延時間を入力信号波形の遷移時間と負荷容量の第２の組
   合せで記述した第２の遅延時間テーブルとを記憶する第
   ２の記憶手段と、 第３の記憶手段と、 第４の記憶手段と、 制御手段と を有して、論理素子を含むセルを複数配置し
   て構成される半導体集積回路の前記セルの遅延時間を計
   算する半導体集積回路のセルの遅延時間計算装置の動作
   方法であって、 前記制御手段は、 前記第１の記憶手段から代表セルについての各電源電圧
   に対する遅延時間を読み出し、この遅延時間を前記代表
   セルに供給する電源電圧の関数として表現した近似関数
   を作成する近似関数作成工程と、 前記第２の記憶手段から、目的セルの第１の遅延時間テ
   ーブルと第２の遅延時間テーブルとを読み出し、前記入
   力信号波形の遷移時間及び負荷容量の第１の組合せと前
   記第２の組合せとから作成した第３の組合せで記述した
   前記第１の電源電圧が供給された場合の前記目的セルの
   第３の遅延時間テーブル、及び、前記第２の電源電圧が
   供給された場合の前記目的セルの第４の遅延時間テーブ
   ルを作成 して前記第３の記憶手段に記憶する遅延時間テ
   ーブル拡張工程と、 前記遅延時間テーブル拡張工程で作成されて前記第３の
   記憶手段に記憶した前記第３の遅延時間テーブルに記述
   された遅延時間と前記第４の遅延時間テーブルに記述さ
   れた遅延時間と、前記近似関数作成工程で作成された近
   似関数とに基づいて、前記目的セルの遅延時間を電源電
   圧の関数として表現した補間関数を算出する補間関数算
   出工程と、 前記補間関数算出工程で算出した補間関数に基づいて、
   前記目的セルに目的とする電源電圧が供給された場合の
   入力信号波形の遷移時間及び出力負荷容量の組合せで記
   述した第５の遅延時間テーブルを求めて前記第４の記憶
   手段に記憶する遅延時間補間工程と、 前記遅延時間補間工程で第４の記憶手段に記憶した第５
   の遅延時間テーブルに基づいて、前記目的セルの入力信
   号波形の遷移時間及び出力負荷容量に応じた目的とする
   電源電圧の下での遅延時間を計算する遅延時間計算工程
   と を実行することを特徴とする半導体集積回路のセルの
   遅延時間計算装置の動作方法。
3. 【請求項３】 前記遅延時間テーブル拡張工程では、 前記第１の組合せと前記第２の組合せの両方の論理和を
   とって前記第３の組み合わせを得ることを特徴とする請
   求項２記載の半導体集積回路のセルの遅延時間計算装置
   の動作方法。
4. 【請求項４】 前記遅延時間テーブル拡張工程では、 前記第１の組合せと前記第２の組合せに基づく線形補間
   により前記第３の組合せを得ることを特徴とする請求項
   ２記載の半導体集積回路のセルの遅延時間計算装置の動
   作方法。
5. 【請求項５】 所定のセルを代表セルとしてこの代表セ
   ルについて予め回路シミュレーション又は実測より得た
   各電源電圧に対する遅延時間を記憶する第１の記憶手段
   と、 第２の記憶手段と、 制御手段と を有して、論理素子を含むセルを複数配置し
   て構成される半導体集積回路の前記セルの遅延時間を計
   算する半導体集積回路のセルの遅延時間計算装置の動作
   方法であって、 前記制御手段は、 前記第１の記憶手段から代表セルについての各電源電圧
   に対する遅延時間を読み出し、この遅延時間を前記代表
   セルに供給する電源電圧の関数として表現した近似関数
   を作成する近似関数作成工程と、 目的とする電源電圧の下での遅延時間を求めたいセルを
   目的セルとして、第１の電源電圧を供給した時の前記目
   的セルの第１の遅延時間と、第２の電源電圧を供給した
   時の前記目的セルの第２の遅延時間とを計算して前記第
   ２の記憶手段に記憶する遅延時間計算工程と、前記近似関数作成工程で作成した 前記近似関数と前記第
   ２の記憶手段に記憶した前記第１及び第２の遅延時間と
   を入力として、前記目的セルの遅延時間を電源電圧の関
   数で表現した補間関数を算出する補間関数算出工程と、 目的とする電源電圧が前記目的セルに供給された場合の
   遅延時間を前記補間関数算出工程で算出した前記補間関
   数により求める遅延時間補間工程とを実行することを特
   徴とする半導体集積回路のセルの遅延時間計算装置の動
   作方法。
6. 【請求項６】 前記近似関数作成工程では、 前記代表セルの出力信号の立上りと立下りとで各々異な
   る近似関数を算出することを特徴とする請求項１、２、
   ３又は４記載の半導体集積回路のセルの遅延時間計算装
   置の動作方法。
7. 【請求項７】 前記補間関数算出工程では、 前記補間関数をg(Vdd)、前記近似関数をf(Vdd)、第１及
   び第２の定数をA、Bとして、補間関数g(Vdd)を g(Vdd)＝f(Vdd)＊A ＋B と定義し、且つ前記第１及び第２の定数A、Bを、前記補
   間関数g(Vdd)が前記第１の電源電圧においてはこの第１
   の電源電圧の下での遅延時間Ｔ１に等しく、前記第２の
   電圧においてはこの第２の電源電圧の下での遅延時間Ｔ
   ２と等しくなるように決定されることを特徴とする請求
   項１、２、３又は４記載の半導体集積回路のセルの遅延
   時間計算装置の動作方法。
8. 【請求項８】 目的セルについて予め得られた異なる３
   種以上の電源電圧の下での３つ以上の遅延時間テーブル
   を記憶する記憶手段を有し、 前記制御手段は、 前記記憶手段に記憶された３つ以上の遅延時間テーブル
   の中から、 目的とする電源電圧に最も近い２つの電源電
   圧の下で作成された２つの遅延時間テーブルを、前記補
   間関数算出工程で使用すべき前記第２の記憶手段に記憶
   する第１及び第２の遅延時間テーブルとして選択する電
   源電圧選択工程を実行することを特徴とする請求項１、
   ２、３又は４記載の半導体集積回路のセルの遅延時間計
   算装置の動作方法。