JP2007226480A - Ｉ／ｏ回路の信号遅延時間見積り方法 - Google Patents

Abstract

【課題】 ＬＳＩのＩ／Ｏ回路の信号遅延時間を見積る場合、複雑な解析式により求めており、また、信号遅延時間に影響する各種条件も多岐にわたり、多大な設計工数を要していた。また、信号遅延時間の見積り精度も十分なものでなかった。
【解決手段】 Ｉ／Ｏ回路の出力トランジスタの駆動電流の大きさ、電源電圧、温度および外部負荷の大きさをパラメータとしたＩ／Ｏ回路の信号遅延時間値表を作成し、該信号遅延時間値表を使用して、Ｉ／Ｏ回路の信号遅延時間を求める。
【選択図】 図１

Description

本発明は、半導体集積回路の信号遅延時間見積り方法に係り、特に入出力回路の信号遅延時間見積り方法に関する。

１個の半導体集積回路（ＬＳＩ）には、このＬＳＩと同じ実装ボード上に搭載されている相手回路（他のＬＳＩやメモリ回路等）との信号授受を行うために、ＬＳＩのインターフェース部に多数の入力回路および出力回路（Ｉ／Ｏ回路）が使用されている。

近年の高速化されたシステムでは、この相手回路や相手回路と接続するための配線を施した実装ボードがＬＳＩのタイミング設計に与える影響が大きくなっており、ＬＳＩに使用するＩ／Ｏ回路の選択は重要になっている。

Ｉ／Ｏ回路の信号遅延時間に影響を与える要因としては、Ｉ／Ｏ回路のトランジスタ特性、電源電圧条件、温度条件、外部負荷条件がある。従って、ＬＳＩにおける複数のＩ／Ｏ回路は、相手回路（例えば、メモリ回路）までの外部負荷の大きさを、それぞれに考慮し、相手回路で規定されているタイミング内に信号遅延時間が収まるよう設計されねばならない。

図８は、出力回路の外部負荷の説明図、図７は、出力回路の出力信号タイミング図、図６は、出力回路図例を示す。

図８に示すように、１個のＬＳＩ（１１）内の出力回路１に対する外部負荷としては、ＬＳＩパッケージ負荷ＬＡ（パッケージの外部出力端子回路やボンディングワイヤ回路等）、実装ボード負荷ＬＢ（実装ボード上の配線等）、およびメモリ回路負荷ＬＣ（メモリ回路のパッケージ負荷や入力容量等）から成る。

図７は、図８に示す出力回路１に入力信号として基準信号とデータ信号を入力した場合の出力信号タイミングを示す。基準信号の出力は外部負荷を一定の基準負荷とした場合であり、基準信号の出力信号の遅延時間に影響を与える要因は出力回路１のトランジスタ特性、電源電圧条件、温度条件となり、これらの要因による遅延時間のばらつきは、基準信号の遅延の基準値Ｔを中心としたＤＡとなる。 一方、データ信号は例えば８本のデータ線により送出され、トランジスタ特性、電源電圧条件、温度条件による遅延時間のばらつきＤＡに加えて、さらに、外部負荷のばらつきによる遅延時間のばらつきＤＢが加算される。

相手回路が、例えばメモリ回路では、この基準信号に対して所定の時間内にデータ信号を受信しなければならないという規定があり、従って、ＬＳＩ（１１）の出力回路１としては、この規定に収まる遅延時間を有する出力回路１を設計する必要がある。

図６は、図８に示した出力回路図例を示す。図６において、最終段出力回路２は、ＰチャンネルＭＯＳトランジスタ４とＮチャンネルトランジスタ５から成るＣＭＯＳ回路である。プリバッファ回路３は、最終段出力回路２を駆動するために設けられているもので、ＰチャンネルＭＯＳトランジスタ６とＮチャンネルトランジスタ７、およびＰチャンネルＭＯＳトランジスタ８とＮチャンネルＭＯＳトランジスタ９から成る２組のＣＭＯＳ回路で構成されている。なお、１０はＩ／Ｏセル内部回路であり、入力信号をプリバッファ回路３に伝達するための回路である。

前述したように、出力回路の信号遅延時間は、出力回路のトランジスタ特性、電源電圧条件、温度条件、外部負荷条件等の種々の要因により変化する。

従来、出力回路の信号遅延時間を見積る場合、外部負荷としてＬＳＩパッケージおよび実装ボートの詳細レイアウトデータを用いて、複雑な解析式により計算していた。また、トランジスタ特性、電源電圧条件、温度条件の組み合わせも多岐にわたり、多大な設計工数を要していた。

出力回路のトランジスタ特性として、最終段出力回路２のＰチャンネルＭＯＳトランジスタ４とＮチャンネルＭＯＳトランジスタ５の駆動電流（ＩDS）の大きさが出力回路の遅延時間に大きく影響する。

図５は、トランジスタの駆動電流の大きさのばらつきの分布確率曲線Ｍを示すグラフである。従来、駆動電流の大きさのばらつきを考慮する場合、このようなグラフを使用して、例えば、３σおよび−３σの大きさの駆動電流値により計算していた。なお、σは標準偏差を表し、駆動電流の大きさはグラフの右方向にゆくに従って小さくなるものとする。

しかし、図５のグラフは、ＬＳＩのＩ／Ｏ回路として製造される全てのトランジスタにおける分布を示すもので、１つのＬＳＩ内のＩ／Ｏ回路を想定した場合、一般にこのような大きな駆動電流のばらつきは起こらない。従って、従来は、製造歩留まりが低下しないにも拘わらず出力回路の信号遅延時間について過剰な見積もりを行う場合があった。

上記課題を解決するため、本発明の一観点によれば、Ｉ／Ｏ回路の出力トランジスタの駆動電流の大きさ、電源電圧、温度および外部負荷の大きさをパラメータとしたＩ／Ｏ回路の信号遅延時間値表を作成し、該信号遅延時間値表を使用して、Ｉ／Ｏ回路の信号遅延時間を求めることを特徴とする。

本発明のＩ／Ｏ回路の信号遅延時間見積り方法によれば、容易にＩ／Ｏ回路の信号遅延時間の見積りができるので、半導体装置の設計工数の短縮を図ることができる。

また、Ｉ／Ｏ回路の信号遅延時間について過剰な見積もりを行うことがなく、より精度の高いＩ／Ｏ回路の信号遅延時間を求めることができる。

図１は本発明で適用したトランジスタの駆動電流の大きさの分布確率曲線を示すグラフ、図２は本発明の第１の実施例による出力回路の信号遅延時間値表である。

図２は表の縦方向に温度、電源電圧をパラメータとしてとり、横方向に出力トランジスタの駆動電流の大きさのばらつきσをパラメータとしてとった出力回路の信号遅延時間が記載されている。図２では、出力回路のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの駆動電流の大きさは略等しいとしている。また図２の表において、・・・は数値を省略していることを表す。

なお、図２は外部負荷が最小（負荷は最も小さい）で、かつ信号の立上がりの場合の信号遅延時間値表を示している。図示されてないが、外部負荷が最小で、かつ信号の立下りに対応する信号遅延時間値表、外部負荷が最大（負荷は最も大きい）で、かつ信号の立上がりに対応する信号遅延時間値表、外部負荷が最大で、かつ信号の立下りに対応する信号遅延時間値表は別途作成されている。さらに、外部負荷として中間の大きさの場合についての信号遅延時間値表を作成してもよい。

図１のグラフは、各σ間の範囲（±0.5 σ）で１つのＬＳＩ内の出力トランジスタがばらつくと想定している。なお、図１や図２ではσの値を１σのステップでとっているが、σを0.5 ステップでとったグラフや表を作成してもよい。

Ｉ／Ｏ回路の信号遅延時間を見積る場合、ＬＳＩの使用される周囲温度範囲（例えば、−４０〜０℃）、ＬＳＩの消費電流から電源電圧変動幅（例えば、2.4 〜2.3V）、１つのＬＳＩ内の出力回路の最終段駆動回路の出力トランジスタの種類（Ｐ型、Ｎ型等）およびトランジスタの占有面積の大きさ（一般にトランジスタの占有面積が大きくなると駆動電流が大きくなる）等に基づいて駆動電流値のばらつきの範囲（例えば、σ＝−３σ〜−２σ）ＭＡを特定し、図２の信号遅延時間値表を使用して出力回路の信号遅延時間を見積る。図２の表から、駆動電流値のばらつきの範囲をσ＝−３σ〜−２σとし、電源電圧変動幅2.4 〜2.3V、温度−４０℃のとき、信号遅延時間は900 〜912 （ピコセカンド）と読み取れる。また、温度が０℃のときは、信号遅延時間は910 〜930 （ピコセカンド）と読み取れる。従って、温度が−４０℃〜０℃では、信号遅延時間は900 〜930 （ピコセカンド）と素早く見積ることができる。

図３は、本発明の第２の実施例を説明するための図である。

前述した本発明の第１の実施例は、ＬＳＩ（１１）から、相手回路（例えば、メモリ回路）へデータ信号を送出する場合について述べたものであるが、逆に、ＬＳＩ（１１）が相手回路（例えば、メモリ回路）からデータ信号を受信する場合の信号遅延時間を見積もる場合について説明する。

一般に相手回路からの信号出力情報は、IBIS（I/O Buffer Information Specification）のように、数条件の動作条件（例えば、2.7Vで25℃、2.5Vで60℃、2.3Vで100 ℃）でしか提示されないことがある。しかし、このような限られた動作条件を基に、相手回路から出力された信号が、途中の実装ボードを経由して、ＬＳＩ（１１）の図示されてない入力回路で受信されるまでの信号遅延時間を見積ることができる。

まず、図３に示すように、提示された第１の動作条件（2.7Vで25℃）を基に、その動作変動範囲（例えば、2.5 〜2.7V、0 〜80℃）SA、第２の動作条件（2.7Vで25℃）を基に、その動作変動範囲（例えば、2.4 〜2.6V、25〜120 ℃）SB、第３の動作条件（2.3Vで100 ℃）を基に、その動作変動範囲（例えば、2.3 〜2.4V、25〜120 ℃）SCを想定する。

一方、ＬＳＩ（１１）の入力回路に関して、図示されてないが、前述の図２に相当する入力回路用の信号遅延時間値表を作成しておく。なお、この場合の負荷回路は、相手回路とＬＳＩ（１１）の入力回路間の実装ボードおよびＬＳＩ（１１）のパッケージ負荷となる。

そして、例えば、相手回路から上述の第１の動作条件で信号が出力された場合は、対象とする１つのＬＳＩ（１１）内の入力回路の出力トランジスタの駆動電流値と、電圧範囲2.5 〜2.7V、温度範囲0 〜80℃の条件から、入力回路用の信号遅延時間値表を使用して、ＬＳＩ（１１）が相手回路からデータ信号を受信する場合の信号遅延時間を容易に見積もることができる。

図４は、本発明の応用例として出力回路の外部負荷駆動能力を示すグラフである。

出力回路は、図６に示すようにプリバッファ回路３と最終段駆動回路２で構成されている。プリバッファ回路３において、次に到来する入力信号の遷移時までに、最終段駆動回路２の出力信号がフル振幅するように設計される。

従って、出力回路の最終段の出力トランジスタの信号遅延時間が大きくなると、出力回路で扱える動作周波数は下がってしまう。

図４において、Ａは最終段駆動回路２の出力トランジスタの駆動電流の大きさが１番小さいの場合の実装ボード配線長と動作周波数の関係を示すカーブである。

Ｂは、最終段駆動回路２の出力トランジスタの駆動電流の大きさがＡより大きく、２番目に小さい場合の実装ボード配線長と動作周波数の関係を示すカーブである。

Ｃは、最終段駆動回路２の出力トランジスタの駆動電流の大きさがＢより大きく、３番目に小さい場合の実装ボード配線長と動作周波数の関係を示すカーブである。

Ｄは、最終段駆動回路２の出力トランジスタの駆動電流の大きさがＣより大きく、４番目に小さい場合の実装ボード配線長と動作周波数の関係を示すカーブである。

この図４を使用することにより、所定の大きさの駆動電流の出力トランジスタをもつ出力回路を配線長の異なる他の実装ボードに変更した場合の動作周波数の変化を素早く求めることができる。

また、実装ボードの配線長の変更にも拘わらず動作周波数を同じに保つには、最終段駆動回路２の出力トランジスタとしてどの大きさの駆動電流のものを選択すればよいか素早く求めることができる。図４のグラフは、前述の図２の信号遅延時間値表を基に作成するものであり、これにより出力回路の外部負荷駆動能力を容易に把握できる。

なお、図４の場合の温度条件、電源電圧条件は所定の範囲の値であり、また、外部負荷としてＬＳＩパッケージ負荷および相手回路（例えばメモリ回路）負荷は所定の範囲の値であり、実装ボートの配線長のみを変えている。

以上のとおり、本発明のＩ／Ｏ回路の信号遅延時間見積り方法によれば、容易にＩ／Ｏ回路の信号遅延時間の見積りができるので、半導体装置の設計工数の短縮を図ることができる。

また、Ｉ／Ｏ回路の信号遅延時間について過剰な見積もりを行うことがなく、製造歩留まりも落ちることなく、より精度の高いＩ／Ｏ回路の信号遅延時間を求めることができる。

本発明で適用したトランジスタの駆動電流の大きさのばらつきの分布確率曲線を示すグラフ 本発明の第１の実施例による出力回路の信号遅延時間値表 本発明の第２の実施例を説明するための図 本発明の応用例による出力回路の外部負荷駆動能力を示すグラフ トランジスタの駆動電流の大きさのばらつきの分布確率曲線を示すグラフ 出力回路図例 出力回路の出力信号タイミング図 出力回路の外部負荷の説明図

符号の説明

１ 出力回路
２ 最終段駆動回路
３ プリバッファ回路
１１ ＬＳＩ
１２ 実装ボード
１３ 相手回路（メモリ回路）

Claims (4)

1. Ｉ／Ｏ回路の出力トランジスタの駆動電流の大きさ、電源電圧、温度および外部負荷の大きさをパラメータとしたＩ／Ｏ回路の信号遅延時間値表を作成し、該信号遅延時間値表を使用して、Ｉ／Ｏ回路の信号遅延時間を求めることを特徴とするＩ／Ｏ回路の信号遅延時間見積り方法。
2. 信号の立上がり、立下りのそれぞれに対応して、前記信号遅延時間値表を作成することを特徴とする請求項１記載のＩ／Ｏ回路の信号遅延時間見積り方法。
3. １つのＬＳＩ内のＩ／Ｏ回路の出力トランジスタの駆動電流の大きさを所定の範囲に特定し、前記信号遅延時間値表を使用してＩ／Ｏ回路の信号遅延時間を求めることを特徴とする請求項１または２記載のＩ／Ｏ回路の信号遅延時間見積り方法。
4. 前記Ｉ／Ｏ回路の出力トランジスタのトランジスタの種類およびトランジスタの占有面積の大きさに基づき、該Ｉ／Ｏ回路の出力トランジスタの駆動電流の大きさを所定の範囲に特定することを特徴とする請求項３記載のＩ／Ｏ回路の信号遅延時間見積り方法。

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