CN106487375B - 缓冲器电路、接收器和使用接收器的系统 - Google Patents

缓冲器电路、接收器和使用接收器的系统 Download PDF

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Abstract

一种缓冲器电路可以包括放大电路、主负载电路和子负载电路。放大电路和主负载电路可以通过将第一输入信号和第二输入信号放大来产生第一输出信号和第二输出信号。子负载电路可以基于第一输入信号来补偿第一输出信号的上升时序与下降时序之间的失配。

Description

缓冲器电路、接收器和使用接收器的系统
相关申请的交叉引用
本申请要求2015年8月31日提交给韩国知识产权局的申请号为10-2015-0122961的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
各个实施例总体而言涉及一种半导体装置，更具体而言涉及一种能够接收信号的缓冲器电路以及接收器和使用接收器的系统。
背景技术
诸如个人计算机、平板电脑、膝上型电脑和智能电话的个人电子设备可以包括各种电子元件。电子设备中的电子元件中的两个可以彼此高速通信，以便在短时间内处理大量的数据。电子元件之中的半导体装置经由其中包括的发送器和接收器彼此交换信号。
半导体装置经由与其电耦接的信号传输线(诸如总线)来彼此交换信号。随着半导体装置的性能改善，能以降低的功耗高速度操作的半导体装置是可能的。相应地，经由总线传输的信号的电平或幅度变低。因此，需要一种改善的接收器，该接收器能够准确接收经由信号传输线传送来的信号。
附图说明
图1是说明根据一个实施例的系统的一个例子的代表的框图。
图2是说明根据一个实施例的缓冲器电路的一个例子的代表的电路图。
图3是说明根据一个实施例的接收器的一个例子的代表的框图。
图4是说明现有的缓冲器电路的操作和图2的缓冲器电路的例子的操作的时序图。
图5是说明根据一个实施例的缓冲器电路的一个例子的代表的电路图。
图6是说明根据一个实施例的缓冲器电路的一个例子的代表的电路图。
具体实施方式
各个实施例可以被提供用于一种缓冲器电路以及半导体装置和使用半导体装置的系统，所述缓冲器电路能够补偿输出信号的上升时序与下降时序之间的失配。
在一个实施例中，可以提供一种缓冲器电路。该缓冲器电路可以包括被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平的放大电路。缓冲器电路可以包括被配置成提供电源电压给第一输出节点和第二输出节点的主负载电路。缓冲器电路可以包括被配置成响应于第一输入信号而提供电源电压给第一输出节点的子负载电路。
在一个实施例中，可以提供一种缓冲器电路。该缓冲器电路可以包括被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平的放大电路。缓冲器电路可以包括被配置成提供电源电压给第一输出节点和第二输出节点的主负载电路。缓冲器电路可以包括被配置成响应于第一输入信号而提供电源电压给第一输出节点的第一子负载电路。缓冲器电路可以包括被配置成响应于第二输入信号而提供电源电压给第二输出节点的第二子负载电路。
在一个实施例中，可以提供一种缓冲器电路。该缓冲器电路可以包括被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平的放大电路。缓冲器电路可以包括被配置成提供电源电压给第一输出节点和第二输出节点的主负载电路。缓冲器电路可以包括被配置成基于多个选择信号和第一输入信号来提供电源电压给第一输出节点的多个子负载电路。
在下文中，下面可以参照附图经由各个实施例来描述半导体装置。
参见图1，根据一个实施例的系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110和第二半导体装置120可以是彼此通信的电子元件。在一个实施例中，第一半导体装置110可以是主装置，而第二半导体装置120可以是在第一半导体装置110的控制之下执行各种操作的从装置。例如，第一半导体装置110可以是诸如处理器的主机装置，且处理器可以是中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器中的一种或更多种。可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))来以片上系统(SoC)的形式来实现处理器。第二半导体装置120可以是存储器。存储器可以包括易失性存储器件和非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DARM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
第一半导体装置110和第二半导体装置120可以经由信号传输线130而彼此电连接。第一半导体装置110可以包括焊盘(pad)111，且焊盘111可以电耦接到信号传输线130。第二半导体装置120可以包括焊盘121，且焊盘121可以电耦接到信号传输线130。信号传输线130可以是信道、链接和总线中的一种。第一半导体装置110可以包括发送器112和接收器113。发送器112可以根据第一半导体装置110的内部信号产生输出信号，且可以经由信号传输线130将输出信号传送到第二半导体装置120。接收器113可以通过经由信号传输线130接收从第二半导体装置120传送来的信号而产生内部信号。以相似的方式，第二半导体装置120可以包括发送器122和接收器123。发送器122可以根据第二半导体装置120的内部信号来产生输出信号，并且可以将输出信号经由信号传输线130传送到第一半导体装置110。接收器123可以通过经由信号传输线130接收从第一半导体装置110传送来的信号而产生内部信号。
图2是说明根据一个实施例的缓冲器电路200的例子的代表的电路图。缓冲器电路200可以应用于图1的接收器113和123。参见图2，缓冲器电路200可以包括放大电路210、主负载电路220以及子负载电路230。放大电路210可以接收第一输入信号IN1和第二输入信号IN2。放大电路210可以通过差分地放大第一输入信号IN1和第二输入信号IN2来产生第一输出信号OUT1B和第二输出信号OUT2B。第一输出信号OUT1B可以从第一输出节点ON1输出。第二输出信号OUT2B可以从第二输出节点ON2输出。放大电路210可以根据第一输入信号IN1的电平和第二输入信号IN2的电平来改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。第二输入信号IN2可以是第一输入信号IN1的差分信号。此外，第二输入信号IN2可以是参考电压信号。参考电压信号可以具有与这样的电压范围的一半相对应的电压电平，第一输入信号IN1在所述电压范围内摆动。
主负载电路220可以提供电源电压VDD给放大电路210。主负载电路220可以经由第一输出节点ON1和第二输出节点ON2电耦接到放大电路210。主负载电路220可以接收电源电压VDD并且将电源电压VDD提供给第一输出节点ON1和第二输出节点ON2。主负载电路220可以将电源电压VDD提供给第一输出节点ON1和第二输出节点ON2，且放大电路210可以根据第一输入信号IN1的电平和第二输入信号IN2的电平而改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平，从而可以产生第一输出信号OUT1B和第二输出信号OUT2B。
子负载电路230可以电耦接到第一输出节点ON1。子负载电路230可以响应于第一输入信号IN1而将电源电压VDD提供给第一输出节点ON1。子负载电路230可以在第一输入信号IN1具有低电平时将电源电压VDD提供给第一输出节点ON1。子负载电路230可以在第一输出信号OUT1B从低电平向高电平上升时将电源电压VDD提供给第一输出节点ON1。因此，子负载电路230可以使第一输出信号OUT1B的上升斜率变陡。
参见图2，缓冲器电路200还可以包括负载开关电路240。负载开关电路240可以响应于选择信号SEL而去激活子负载电路230。负载开关电路240可以在选择信号SEL被禁止时通过阻断第一输入信号IN1到子负载电路230的输入而去激活子负载电路230。
缓冲器电路200还可以包括使能电路250。使能电路250可以通过接收电源电压VDD而形成放大电路210的电流路径。使能电路250可以电耦接在放大电路210与接地电压VSS之间，且可以形成从放大电路210到接地电压VSS的电流路径。图2示出通过接收电源电压VDD来形成电流路径的使能电路250，本实施例不限于此。使能电路250可以响应于由特定操作或在特定模式期间产生的任何可能的使能信号来形成电流路径。使能信号可以具有与电源电压VDD相对应的电压电平。
参见图2，放大电路210可以包括第一晶体管T1和第二晶体管T2。第一晶体管T1和第二晶体管T2中的每个可以是N沟道MOS晶体管。第一晶体管T1可以在它的栅极接收第一输入信号IN1，可以在它的漏极电耦接到第一输出节点ON1，以及可以在它的源极电耦接到使能电路250。第二晶体管T2可以在它的栅极接收第二输入信号IN2，可以在它的漏极电耦接到第二输出节点ON2，以及可以在它的源极电耦接到使能电路250。第一晶体管T1和第二晶体管T2可以通过根据第一输入信号IN1和第二输入信号IN2的电平改变流经第一晶体管T1和第二晶体管T2的电流量，来改变第一输出节点ON1和第二输出节点ON2的电压电平。
主负载电路220可以包括第一阻性元件R1和第二阻性元件R2。第一阻性元件R1和第二阻性元件R2中的每个可以是无源阻性元件和有源阻性元件中的一种。第一阻性元件R1可以在一端接收电源电压VDD，且可以在另一端电耦接到第一输出节点ON1。第二阻性元件R2可以在一端接收电源电压VDD，且可以在另一端电耦接到第二输出节点ON2。在一个实施例中，第一阻性元件R1和第二阻性元件R2可以具有彼此相同的阻抗值或者彼此基本上相同的阻抗值。
子负载电路230可以包括第三晶体管T3和第三阻性元件R3。第三晶体管T3可以是P沟道MOS晶体管。第三晶体管T3可以在它的栅极接收第一输入信号IN1，可以在它的漏极电耦接到第一输出节点ON1，以及可以在它的源极电耦接到第三阻性元件R3。第三阻性元件R3可以在一端接收电源电压VDD，且可以在另一端电耦接到第三晶体管T3。第三阻性元件R3可以具有各种阻抗值。例如，第三阻性元件R3可以具有与第一阻抗元件R1和第二阻抗元件R2中的每个相同的阻抗值，或者可以具有与第一阻抗元件R1和第二阻抗元件R2中的每个不同的阻抗值，以便调节第一输出信号OUT1B的波形。
负载开关电路240可以包括第一反相器IV1、第一传输门PG1和第四晶体管T4。第一反相器IV1可以将选择信号SEL反相。第一传输门PG1可以接收第一输入信号IN1。第一传输门PG1可以响应于选择信号SEL和第一反相器IV1的输出(即，选择信号SEL的反相信号)来选择性地传送第一输入信号IN1给子负载电路230。例如，第一传输门PG1可以在选择信号SEL被使能时传送第一输入信号IN1给子负载电路230，以及可以在选择信号SEL被禁止时不将第一输入信号IN1传送给子负载电路230。第一传输门PG1可以在选择信号SEL被禁止时通过阻断第一输入信号IN1到子负载电路230的输入，来去激活子负载电路230。第四晶体管T4可以是P沟道MOS晶体管。第四晶体管T4可以在它的栅极接收选择信号SEL，可以在它的漏极电耦接到第一传输门PG1，以及可以在它的源极接收电源电压VDD。当选择信号SEL被禁止时，第四晶体管T4可以将第一传输门PG1的输出节点的电压电平维持到电源电压VDD。因此，第四晶体管T4还可以通过将子负载电路230的第三晶体管T3关断来去激活子负载电路230。
使能电路250可以包括第五晶体管T5和第四阻性元件R4。第五晶体管T5可以在它的栅极接收电源电压VDD，可以在它的漏极电耦接到放大电路210，以及可以在它的源极电耦接到第四阻性元件R4。第四阻性元件R4可以在一端电耦接到第五晶体管T5，且可以在另一端电耦接到接地电压VSS。因此，使能电路250可以形成从放大电路210到接地电压VSS的电流路径。
图3是说明根据一个实施例的接收器3的例子的代表的框图。参见图3，接收器3可以包括第一级缓冲器310、第二级缓冲器320、限制器(slicer)330以及均衡器340。接收器3可以通过经由多级的缓冲器将输入信号放大来准确接收信号。第一级缓冲器310可以通过接收第一输入信号IN1和第二输入信号IN2并差分放大第一输入信号IN1和第二输入信号IN2来产生第一输出信号OUT1B和第二输出信号OUT2B。可以用参照图2描述的缓冲器电路200来实现第一级缓冲器310。
第二级缓冲器320可以通过差分地放大从第一级缓冲器310输出的第一输出信号OUT1B和第二输出信号OUT2B来产生第一中间输出信号MOUT1和第二中间输出信号MOUT2。限制器330可以通过缓冲第一中间输出信号MOUT1和第二中间输出信号MOUT2来产生第一最终输出信号FOUT1和第二最终输出信号FOUT2。均衡器340可以是例如判决反馈均衡器，且可以接收第一最终输出信号FOUT1和第二最终输出信号FOUT2。在第一最终输出信号FOUT1和第二最终输出信号FOUT2中出现错误时，因为均衡器340纠正第一输出信号OUT1B和第二输出信号OUT2B，所以接收器3可以准确接收信号。
图3示出接收器3包括例如两级的缓冲器，而接收器3可以包括三级或更多级的缓冲器。当接收器3包括多级的缓冲器时，第一级缓冲器310可以在它的输出节点处具有大的电容。
图4是说明现有的缓冲器电路的操作和图2的缓冲器电路200的例子的操作的时序图。缓冲器电路200可以根据第一输入信号IN1的电平而产生第一输出信号OUT1B。缓冲器电路200可以在第一输入信号IN1具有低电平时产生具有高电平的第一输出信号OUT1B，以及可以在第一输入信号IN1具有高电平时产生具有低电平的第一输出信号OUT1B。当第一输入信号IN1从低电平变为高电平时，第一输出信号OUT1B可以从高电平变为低电平。此外，第一输出信号OUT1B可以在第一输入信号IN1从高电平变为低电平时从低电平变为高电平。根据没有子负载电路230的现有技术，第一输出信号OUT1B的上升斜率可以由于第一输出节点ON1的大电容而减小。随着第一输出信号OUT1B的上升斜率减小，第一输出信号OUT1B的电平改变时序可以变迟，因而第一输出信号OUT1B的转变时序可以变迟。因此，在第一输出信号OUT1B的上升时序与下降时序之间可以出现失配，这可以导致图3的接收器3的第一最终输出信号FOUT1和第二最终输出信号FOUT2的信号密度降低。根据一个实施例，子负载电路230还在第一输入信号IN1具有低电平时驱动第一输出节点ON1。因此，子负载电路230可以通过增大第一输出信号OUT1B的上升斜率从而减少第一输出信号OUT1B的上升时序与下降时序之间的失配，来改善第一最终输出信号FOUT1和第二最终输出信号FOUT2的信号密度。
图5是说明根据一个实施例的缓冲器电路500的例子的代表的电路图。参见图5，缓冲器电路500可以包括放大电路510、主负载电路520、第一子负载电路530、第一负载开关电路540、使能电路550、第二子负载电路560以及第二负载开关电路570。图5的缓冲器电路500可以与参照图2和图3描述的缓冲器电路200相同，除了第二子负载电路560和第二负载开关电路570之外。图5示出相似的附图标记指示与图2的缓冲器电路200的元件基本上相同的元件。在以下针对图5的缓冲器电路500的描述中将省略对与图2和图3的缓冲器电路的元件基本上相同的元件的描述。
第二子负载电路560还可以响应于第二输入信号IN2而驱动第二输出节点ON2。第二子负载电路560可以根据第二输入信号IN2的电平来改变第二输出信号OUT2B的电压电平。第二输入信号IN2可以是第一输入信号IN1的差分信号。第二子负载电路560可以在第二输入信号IN2具有低电平时改变第二输出信号OUT2B的电压电平。第一子负载电路530可以在第一输出信号OUT1B的电平从低电平向高电平增大时将电源电压VDD提供给第一输出节点ON1。以相似的方式，第二子负载电路560可以在第二输入信号IN2的电平从高电平减小到低电平时或在第二输出信号OUT2B的电平从低电平向高电平增大时，将电源电压VDD提供给第二输出节点ON2。因此，第二子负载电路560可以增大第二输出信号OUT2B的上升斜率，从而补偿第二输出信号OUT2B的上升时序与下降时序之间的失配。
第二负载开关电路570可以响应于选择信号SEL而去激活第二子负载电路560。第二负载开关电路570可以在选择信号SEL被使能时通过将第二输入信号IN2提供给第二子负载电路560来激活第二子负载电路560。第二负载开关电路570可以在选择信号SEL被禁止时通过阻断第二输入信号IN2到第二子负载电路560的输入，来去激活第二子负载电路560。
第二子负载电路560可以包括第六晶体管T6和第五阻性元件R5。第六晶体管T6可以是P沟道MOS晶体管。第六晶体管T6可以在它的栅极接收第二输入信号IN2，可以在它的漏极电耦接到第二输出节点ON2，以及可以在它的源极电耦接到第五阻性元件R5。第五阻性元件R5可以在一端接收电源电压VDD，且可以在另一端电耦接到第六晶体管T6。
第二负载开关电路570可以包括第二反相器IV2、第二传输门PG2和第七晶体管T7。第二反相器IV2可以将选择信号SEL反相。第二传输门PG2可以接收第二输入信号IN2。第二传输门PG2可以响应于选择信号SEL和第二反相器IV2的输出(即选择信号SEL的反相信号)来选择性地传送第二输入信号IN2给第二子负载电路560。第七晶体管T7可以是P沟道MOS晶体管。第七晶体管T7可以在它的栅极接收选择信号SEL，可以在它的漏极电耦接到第二输出节点ON2，以及可以在它的源极接收电源电压VDD。第七晶体管T7可以在选择信号SEL被禁止时通过将电源电压VDD提供给第二子负载电路560的第六晶体管T6来去激活第二子负载电路560。缓冲器电路500可以经由第一子负载电路530和第一负载开关电路540来减少第一输出信号OUT1B的上升时序与下降时序之间的失配，以及可以经由第二子负载电路560和第二负载开关电路570减少第二输出信号OUT2B的上升时序与下降时序之间的失配。
图6是说明根据一个实施例的缓冲器电路600的例子的代表的电路图。参见图6，缓冲器电路600可以包括放大电路610、主负载电路620、多个子负载电路631至63n、多个负载开关电路641至64n以及使能电路650。放大电路610、主负载电路620和使能电路650可以与参照图2和图3描述的放大电路210、主负载电路220和使能电路250相同。在下面的对图6的缓冲器电路600的描述中将省略对与图2和图3的缓冲器电路的元件相同的元件的描述。多个子负载电路631至63n可以响应于多个选择信号SEL1至SELn和第一输入信号IN1而将电源电压VDD提供给第一输出节点ON1。所述多个子负载电路631至63n中的每个可以在第一输入信号IN1具有低电平时改变第一输出信号OUT1B的电压电平。所述多个子负载电路631至63n中的每个可以在第一输出信号OUT1B的电平从低电平向高电平增大时通过进一步驱动第一输出节点ON1来增大第一输出信号OUT1B的上升斜率。
缓冲器电路600可以响应于多个选择信号SEL1至SELn而改变所述多个子负载电路631至63n之中的工作的子负载电路的数量。即，工作的子负载电路的数量可以根据多个选择信号SEL1至SELn之中的使能的选择信号的数量而改变。缓冲器电路600还可以包括多个负载开关电路641至64n，所述多个负载开关电路641至64n用于响应于多个选择信号SEL1至SELn来选择性地提供第一输入信号IN1给多个子负载电路631至63n。多个负载开关电路641至64n可以接收多个选择信号SEL1至SELn，且可以分别电耦接到多个子负载电路631至63n。多个负载开关电路641至64n可以在多个选择信号SEL1至SELn分别被使能时通过将第一输入信号IN1提供给所述多个子负载电路631至63n，来激活多个子负载电路631至63n。多个负载开关电路641至64n可以在多个选择信号SEL1至SELn分别被禁止时通过阻断第一输入信号IN1到多个子负载电路631至63n的输入，来去激活多个子负载电路631至63n。多个子负载电路631至63n和多个负载开关电路641至64n可以分别与子负载电路230和负载开关电路240基本上相同，除了被提供至其的信号之外。缓冲器电路600可以通过经由所述多个子负载电路631至63n不同地改变第一输出信号OUT1B的上升斜率来以更高的准确率来补偿第一输出信号OUT1B的上升时序与下降时序之间的失配。因此，缓冲器电路600可以允许接收器和包括接收器的系统准确地接收信号。
尽管已经描述了一些实施例，但是本领域技术人员将会理解，描述的实施例仅仅作为示例。因此，不应基于描述的实施例来限制缓冲器电路、接收器和使用接收器的系统。

Claims (19)

1.一种缓冲器电路，包括：
放大电路，被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平；
主负载电路，被配置成提供电源电压给第一输出节点和第二输出节点；
子负载电路，被配置成响应于第一输入信号来提供电源电压给第一输出节点；以及
负载开关电路，被配置成响应于选择信号而去激活子负载电路。
2.根据权利要求1所述的缓冲器电路，其中，子负载电路在第一输入信号具有低电平时提供电源电压给第一输出节点。
3.根据权利要求1所述的缓冲器电路，其中，子负载电路在来自于第一输出节点的第一输出信号从低电平向高电平上升时提供电源电压给第一输出节点。
4.根据权利要求1所述的缓冲器电路，其中，子负载电路在来自于第一输出节点的第一输出信号从低电平向高电平上升时使第一输出信号的上升斜率变陡。
5.根据权利要求1所述的缓冲器电路，其中，负载开关电路在选择信号被禁止时通过阻断第一输入信号到子负载电路的输入来去激活子负载电路。
6.根据权利要求1所述的缓冲器电路，其中，子负载电路包括：
阻性元件，具有耦接到电源电压的一端；以及
晶体管，具有耦接到阻性元件的另一端的源极、耦接到第一输出节点的漏极以及被配置成接收第一输入信号的栅极。
7.根据权利要求6所述的缓冲器电路，其中，所述负载开关电路耦接到晶体管的栅极且被配置成响应于选择信号而选择性地将第一输入信号传送到晶体管的栅极。
8.一种缓冲器电路，包括：
放大电路，被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平；
主负载电路，被配置成提供电源电压给第一输出节点和第二输出节点；
第一子负载电路，被配置成响应于第一输入信号来提供电源电压给第一输出节点；
第二子负载电路，被配置成响应于第二输入信号来提供电源电压给第二输出节点；以及
第一负载开关电路，被配置成响应于选择信号来去激活第一子负载电路。
9.根据权利要求8所述的缓冲器电路，其中，第一子负载电路在第一输入信号具有低电平时提供电源电压给第一输出节点。
10.根据权利要求8所述的缓冲器电路，其中，第一子负载电路在来自于第一输出节点的第一输出信号从低电平向高电平上升时提供电源电压给第一输出节点。
11.根据权利要求8所述的缓冲器电路，其中，第二子负载电路在第二输入信号具有低电平时提供电源电压给第二输出节点。
12.根据权利要求8所述的缓冲器电路，其中，第二子负载电路在来自于第二输出节点的第二输出信号从低电平向高电平上升时提供电源电压给第二输出节点。
13.根据权利要求8所述的缓冲器电路，还包括：
第二负载开关电路，被配置成响应于选择信号来去激活第二子负载电路。
14.一种缓冲器电路，包括：
放大电路，被配置成根据第一输入信号的电平和第二输入信号的电平来改变第一输出节点的电压电平和第二输出节点的电压电平；
主负载电路，被配置成提供电源电压给第一输出节点和第二输出节点；以及
多个子负载电路，被配置成基于多个选择信号和第一输入信号来提供电源电压给第一输出节点。
15.根据权利要求14所述的缓冲器电路，其中，所述多个子负载电路之中工作的子负载电路的数量根据所述多个选择信号而改变。
16.根据权利要求14所述的缓冲器电路，其中，所述多个子负载电路中的每个在第一输入信号具有低电平时提供电源电压给第一输出节点。
17.根据权利要求14所述的缓冲器电路，其中，所述多个子负载电路中的每个在第一输出信号从低电平向高电平上升时提供电源电压给第一输出节点。
18.根据权利要求14所述的缓冲器电路，还包括：多个负载开关电路，被配置成根据所述多个选择信号来选择性地将第一输入信号分别提供给所述多个子负载电路。
19.根据权利要求14所述的缓冲器电路，其中，每个子负载电路包括：
阻性元件，具有耦接到电源电压的一端；以及
晶体管，具有耦接到阻性元件的另一端的源极、耦接到第一输出节点的漏极和被配置成接收第一输入信号的栅极。
CN201610137396.3A 2015-08-31 2016-03-10 缓冲器电路、接收器和使用接收器的系统 Active CN106487375B (zh)

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