KR102618526B1 - 수신기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템 - Google Patents
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Abstract
수신기는 증폭 회로 및 보상 회로를 포함할 수 있다. 상기 증폭 회로는 상기 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 제 2 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 보상 회로는 상기 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로는 입력 신호와 기준 전압을 수신하는 제 1 타입의 트랜지스터들을 포함하고, 상기 보상 회로는 상기 입력 신호와 상기 기준 전압을 수신하는 제 2 타입의 트랜지스터들을 포함할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 수신기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 제어 신호, 클럭 신호 및 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신기를 구비하여 다른 반도체 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로들 사이에서 신호를 수신할 수 있다. 상기 수신기는 차동 증폭 동작을 수행할 수 있다. 상기 수신기는 차동 신호 및 싱글 엔디드 (single ended) 신호를 수신할 수 있다. 상기 수신기는 싱글 엔디드 신호를 증폭하기 위해서 기준전압을 사용할 수 있다. 상기 수신기는 정확한 증폭 동작을 수행하기 위해 일정한 커먼 모드가 유지될 필요가 있다. 하지만, 저전력 동작을 위해 터미네이션을 사용하지 않거나, 하나의 스테이지로만 구성된 수신기는 임의의 패턴을 갖는 싱글 엔디드 신호에 대응하여 일정한 커먼 모드 (common mode)를 유지하기 어려울 수 있다.
본 발명의 실시예는 기준 전압에 기초하여 전압 레벨이 변화되는 출력 노드의 전압 레벨을 상기 입력 신호에 기초하여 보상하고, 상기 입력 신호에 기초하여 전압 레벨이 변화되는 출력 노드의 전압 레벨을 상기 기준 전압에 기초하여 보상할 수 있는 수신기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신기는 제 1 전원전압이 공급되는 단자와 제 1 공통 노드 사이를 연결하는 제 1 인에이블 회로; 상기 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키고, 기준 전압에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 입력 회로; 상기 제 1 출력 노드 및 제 2 출력 노드를 통해 동일한 양의 전류가 흐르게 하는 전류 회로; 및 제 2 공통 노드를 통해 상기 제 1 전원전압을 수신하고, 상기 입력 신호에 기초하여 상기 제 2 공통 노드와 상기 제 2 출력 노드를 연결하고, 상기 기준 전압에 기초하여 상기 제 2 공통 노드와 상기 제 1 출력 노드를 연결하는 보상 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신기는 입력 신호를 수신하여 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 기준 전압을 수신하여 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터; 제 1 전원전압이 공급되는 단자와 상기 제 1 및 제 2 입력 트랜지스터 사이를 연결하는 저항 소자; 상기 제 1 출력 노드 및 상기 제 2 출력 노드로 제 2 전원전압을 공급하는 전류 회로; 상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 보상 트랜지스터; 및 상기 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 보상 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 수신기는 입력 신호와 기준 전압을 수신하는 제 1 타입의 트랜지스터들을 포함하고, 상기 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 및 상기 입력 신호와 상기 기준 전압을 수신하는 제 2 타입의 트랜지스터들을 포함하고, 상기 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 보상 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 저주파수 모드에서 입력 신호와 기준 전압을 차동 증폭하여 수신 신호를 생성하는 제 1 수신기; 및 고주파수 모드에서 상기 입력 신호와 상기 기준 전압을 차동 증폭하여 상기 수신 신호를 생성하는 제 2 수신기를 포함하고, 상기 제 1 수신기는, 상기 입력 신호에 기초하여 출력 신호의 전압 레벨을 변화시키고, 상기 기준 전압에 기초하여 상보 출력 신호의 전압 레벨을 변화시키는 증폭 회로; 상기 기준 전압에 기초하여 상기 출력 신호의 전압 레벨을 변화시키고, 상기 입력 신호에 기초하여 상기 상보 출력 신호의 전압 레벨을 변화시키는 보상 회로; 및 상기 출력 신호를 반전 구동하여 상기 수신 신호를 생성하는 슬라이서를 포함할 수 있다.
본 발명의 실시예는 커먼 모드 변화에 무관하게 일정한 동작 성능을 발휘할 수 있는 수신기를 제공할 수 있다. 따라서, 반도체 장치 및 반도체 시스템의 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 수신기의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 수신기의 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 수신기의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 수신기의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 수신기의 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 수신기의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 수신기의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 수신기(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 수신기(100)는 입력 신호(IN)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 입력 신호는 상기 수신기(100)가 구비되는 반도체 장치의 외부로부터 전송된 신호일 수도 있고, 상기 반도체 장치 내부의 다른 회로로부터 전송된 신호일 수도 있다. 상기 입력 신호(IN)는 싱글 엔디드 (single ended) 신호일 수 있다. 상기 수신기(100)는 상기 싱글 엔디드 신호를 수신하기 위해 기준 전압(VREF)을 사용할 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(IN)의 로직 레벨을 판별하기 위해 상기 입력 신호(IN)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 기준 전압(VREF)은 상기 반도체 장치의 외부로부터 제공될 수도 있고, 상기 반도체 장치가 구비하는 내부 전압 생성기 및/또는 기준 전압 생성기로부터 생성될 수도 있다.
상기 수신기(100)는 증폭 회로(110) 및 보상 회로(120)를 포함할 수 있다. 상기 증폭 회로(110)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(IN) 및 상기 기준 전압(VREF)에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 증폭 회로(110)는 상기 출력 신호(OUT)와 함께 상보 출력 신호(OUTB)를 생성할 수 있다. 상기 증폭 회로(110)는 상기 입력 신호(IN)에 기초하여 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(110)는 상기 기준 전압(VREF)에 기초하여 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 출력 신호(OUT)는 상기 제 1 출력 노드(ON1)로부터 출력될 수 있고, 상기 상보 출력 신호(OUTB)는 상기 제 2 출력 노드(ON2)로부터 출력될 수 있다. 상기 증폭 회로(110)는 제 1 전원전압(V1)이 공급되는 단자와 상기 제 2 전원전압(V2)이 공급되는 단자 사이에 연결되어 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭 할 수 있다. 상기 제 1 전원전압(V1)은 상기 제 2 전원전압보(V2)다 높은 전압 레벨을 가질 수 있다.
상기 증폭 회로(110)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하는 제 1 타입의 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 제 1 타입의 트랜지스터들은 P 채널 모스 트랜지스터일 수 있다. 상기 증폭 회로(110)는 상기 입력 신호(IN)가 로직 하이 레벨일 때 상기 제 2 출력 노드(ON2)의 전압 레벨을 상기 제 1 출력 노드(ON1)의 전압 레벨보다 상승시킬 수 있고, 상기 입력 신호(IN)가 로직 로우 레벨일 때 상기 제 1 출력 노드(ON1)의 전압 레벨을 상기 제 2 출력 노드(ON2)의 전압 레벨보다 상승시킬 수 있다.
상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(IN) 및 상기 기준 전압(VREF)에 기초하여 상기 출력 신호(OUT)의 전압 레벨을 변화시킬 수 있다. 상기 보상 회로(120)는 상기 제 1 전원전압(V1)을 수신하고, 상기 입력 신호(IN) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 보상 회로(120)는 상기 입력 신호(IN)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시키고, 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 보상 회로(120)는 제 2 공통 노드(CM2)와 상기 제 1 및 제 2 출력 노드(ON1, ON2) 사이에 연결될 수 있다. 상기 보상 회로(120)는 상기 제 2 공통 노드(CM2)를 통해 상기 제 1 전원전압(V1)을 수신할 수 있다. 상기 보상 회로(120)는 상기 기준 전압(VREF)에 기초하여 상기 제 2 공통 노드(CM2)를 상기 제 1 출력 노드(ON1)와 연결할 수 있다. 상기 보상 회로(120)는 상기 입력 신호(IN)에 기초하여 상기 제 2 공통 노드(CM2)를 상기 제 2 출력 노드(ON2)와 연결할 수 있다. 상기 보상 회로(120)는 상기 입력 신호(IN)가 로직 하이 레벨일 때, 상기 제 2 출력 노드(ON2)를 풀업 구동할 수 있다. 상기 보상 회로(120)는 상기 입력 신호(IN)가 로직 로우 레벨일 때 상기 제 1 출력 노드(ON1)를 풀업 구동할 수 있다.
상기 보상 회로(120)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하는 제 2 타입의 트랜지스터들을 포함할 수 있다. 상기 제 2 타입은 상기 제 1 타입과 상보적일 수 있다. 상기 입력 신호(IN)가 상대적으로 낮은 전압 레벨의 범위에서 스윙하는 신호일 때, 상기 제 1 타입의 트랜지스터들은 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 타입의 트랜지스터들은 N 채널 모스 트랜지스터일 수 있다. 일 실시예에서, 상기 입력 신호(IN)가 상대적으로 높은 전압 레벨 범위에서 스윙하는 신호일 때, 상기 제 1 타입의 트랜지스터들은 N 채널 모스 트랜지스터일 수 있고, 상기 제 2 타입의 트랜지스터들은 P 채널 모스 트랜지스터일 수 있다.
도 1을 참조하면, 상기 증폭 회로(110)는 입력 회로(111), 제 1 인에이블 회로(112) 및 전류 회로(113)를 포함할 수 있다. 상기 입력 회로(111)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(IN) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 입력 회로(111)는 제 1 공통 노드(CM1)와 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 1 전원전압(V1)은 상기 제 1 공통 노드(CM1)를 통해 상기 입력 회로(111)로 인가될 수 있다. 상기 입력 회로(111)는 상기 입력 신호(IN)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시키고, 상기 기준 전압(VREF)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 인에이블 회로(112)는 상기 제 1 전원전압(V1)을 상기 제 1 공통 노드(CM1)로 인가할 수 있다. 상기 제 1 인에이블 회로(112)는 상기 제 1 전원전압(V1)이 인가되는 단자와 상기 제 1 공통 노드(CM1) 사이에 연결될 수 있다. 상기 제 1 인에이블 회로(112)는 상기 제 1 전원전압(V1)의 전압 레벨을 강하시키고, 강하된 전압을 상기 제 1 공통 노드(CM1)로 인가할 수 있다. 상기 제 1 인에이블 회로(112)는 인에이블 신호(EN)를 더 수신할 수 있다. 상기 인에이블 신호(EN)는 상기 수신기(100)를 동작시키기 위해 인에이블될 수 있는 신호로서, 상기 입력 신호(IN)가 입력 되기 전에 먼저 인에이블될 수 있다. 상기 제 1 인에이블 회로(112)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 제 1 전원전압(V1)으로부터 강하된 전압을 상기 제 1 공통 노드(CM1)로 인가할 수 있다.
상기 전류 회로(113)는 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)로 상기 제 2 전원전압(V2)을 인가할 수 있다. 상기 전류 회로(113)는 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)와 상기 제 2 전원전압(V2)이 공급되는 단자 사이에 연결될 수 있다. 상기 전류 회로(113)는 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)를 통해 동일한 양의 전류가 흐르도록 할 수 있다. 상기 전류 회로(113)는 상기 제 1 출력 노드(ON1)로부터 상기 제 2 전원전압(V2)이 공급되는 단자로 흐르는 전류와 동일한 양의 전류가 상기 제 2 출력 노드(ON2)로부터 상기 제 2 전원전압(V2)이 공급되는 단자로 흐르게 할 수 있다. 상기 전류 회로(113)는 전류 미러 (current mirror)의 형태를 가질 수 있다.
상기 수신기(100)는 제 2 인에이블 회로(130)를 더 포함할 수 있다. 상기 제 2 인에이블 회로(130)는 상기 제 1 전원전압(V1)이 공급되는 단자와 상기 제 2 공통 노드(CM2) 사이에 연결될 수 있다. 상기 제 2 인에이블 회로(130)는 상기 인에이블 신호(EN)를 수신하고, 상기 인에이블 신호(EN)에 기초하여 상기 제 1 전원전압(V1)을 상기 제 2 공통 노드(CM2)로 인가할 수 있다.
상기 수신기(100)는 슬라이서(140)를 더 포함할 수 있다. 상기 슬라이서(140)는 상기 출력 신호(OUT)를 수신하여 수신 신호(ROUT)를 출력할 수 있다. 상기 슬라이서(140)는 상기 출력 신호(OUT)에 기초하여 상기 수신 신호(ROUT)를 생성할 수 있다. 상기 슬라이서(140)는 상기 출력 신호(OUT)와 함께 상기 상보 출력 신호(OUTB)를 수신하고, 상기 수신 신호(ROUT)와 함께 상보 수신 신호(ROUTB)를 생성할 수 있다. 상기 슬라이서(140)는 상기 출력 신호(OUT)를 반전 구동하여 상기 수신 신호(ROUT)를 생성하고, 상기 상보 출력 신호(OUTB)를 반전 구동하여 상기 상보 수신 신호(ROUTB)를 생성할 수 있다.
상기 입력 회로(111)는 제 1 입력 트랜지스터(IT1) 및 제 2 입력 트랜지스터(IT2)를 포함할 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(IT1)는 상기 제 1 공통 노드(CM1)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 게이트로 상기 입력 신호(IN)를 수신할 수 있다. 상기 제 1 입력 트랜지스터(IT1)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 1 공통 노드(CM1)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(IT2)는 상기 제 1 공통 노드(CM1)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 게이트로 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 2 입력 트랜지스터(IT2)는 게이트로 상기 기준 전압(VREF)을 수신하고, 소스가 상기 제 1 공통 노드(CM1)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 입력 신호(IN)가 로직 로우 레벨일 때, 상기 제 1 입력 트랜지스터(IT1)는 턴온될 수 있고, 상기 제 1 공통 노드(CM1)를 통해 상기 제 1 전원전압(V1) 또는 상기 제 1 인에이블 회로(112)에 의해 상기 제 1 전원전압(V1)으로부터 강하된 전압이 상기 제 1 출력 노드(ON1)로 인가될 수 있다. 따라서, 상기 제 1 출력 노드(ON1)의 전압 레벨은 상기 제 2 출력 노드(ON2)의 전압 레벨에 비해 상승될 수 있다. 상기 입력 신호(IN)가 로직 하이 레벨일 때, 상기 제 1 입력 트랜지스터(IT1)는 턴오프될 수 있고, 상기 제 1 입력 트랜지스터(IT1)를 통해 상기 제 1 출력 노드(ON1)로 전압 또는 전류가 공급되지 않을 수 있다. 상기 제 2 입력 트랜지스터(IT2)는 상기 기준 전압(VREF)에 기초하여 상기 제 1 공통 노드(CM1)로부터 상기 제 2 출력 노드(ON2)로 일정한 전압 또는 전류를 공급할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)의 전압 레벨은 상기 제 2 출력 노드(ON2)의 전압 레벨에 비해 하강될 수 있다.
상기 제 1 인에이블 회로(112)는 저항 소자(DR)를 포함할 수 있다. 상기 저항 소자(DR)는 상기 증폭 회로(110)의 선형성 (linearity)을 개선하기 위해 구비되는 디제네레이션 저항 (degeneration resistor)일 수 있다. 상기 저항 소자(DR)는 상기 제 1 전원전압(V1)이 공급되는 단자와 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2) 사이를 연결할 수 있다. 상기 저항 소자(DR)의 일 단은 상기 제 1 전원전압(V1)이 공급되는 단자와 연결될 수 있다. 상기 저항 소자(DR)는 상기 제 1 전원전압(V1)의 전압 레벨을 강하시키고, 강하된 전압을 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)로 제공할 수 있다. 상기 제 1 인에이블 회로(112)는 인에이블 트랜지스터(ET1)를 더 포함할 수 있다. 상기 저항 소자(DR)는 상기 강하된 전압을 상기 제 1 인에이블 트랜지스터(ET1)로 제공할 수 있다. 상기 제 1 인에이블 트랜지스터(ET1)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 인에이블 트랜지스터(ET1)는 상기 저항 소자(DR)의 타 단과 상기 제 1 공통 노드(CM1) 사이에 연결되고, 게이트로 상기 인에이블 신호(EN)를 수신할 수 있다. 상기 제 1 인에이블 트랜지스터(ET1)는 게이트로 상기 인에이블 신호(EN)를 수신하고, 소스가 상기 저항 소자(DR)의 타 단과 연결되며, 드레인이 상기 제 1 공통 노드(CM1)와 연결될 수 있다. 상기 인에이블 신호(EN)는 로직 로우 레벨로 인에이블될 수 있다.
상기 전류 회로(113)는 제 1 전류 트랜지스터(CT1) 및 제 2 전류 트랜지스터(CT2)를 포함할 수 있다. 상기 제 1 및 제 2 전류 트랜지스터(CT1, CT2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 전류 트랜지스터(CT1)는 상기 제 1 출력 노드(ON1)와 상기 제 2 전원전압(V2)이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 전류 트랜지스터(CT1)는 게이트 및 드레인이 상기 제 2 출력 노드(ON2)와 공통 연결되고, 소스가 상기 제 2 전원전압(V2)이 공급되는 단자와 연결될 수 있다. 상기 제 2 전류 트랜지스터(CT2)는 상기 제 2 출력 노드(ON2)와 상기 제 2 전원전압(V2)가 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 2 전류 트랜지스터(CT2)는 게이트가 상기 제 2 전류 트랜지스터(CT2)의 게이트와 연결되고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 2 전원전압(V2)이 공급되는 단자와 연결될 수 있다. 상기 제 1 및 제 2 전류 트랜지스터(CT1, CT2)는 상기 제 2 출력 노드(ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)로부터 상기 제 2 전원전압(V2)이 공급되는 단자로 동일한 양의 전류가 각각 흐를 수 있도록 한다.
상기 보상 회로(120)는 제 1 보상 트랜지스터(PT1) 및 제 2 보상 트랜지스터(PT2)를 포함할 수 있다. 상기 제 1 보상 트랜지스터(PT1) 및 상기 제 2 보상 트랜지스터(PT2)는 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)와 상보적인 타입의 트랜지스터일 수 있다. 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 보상 트랜지스터(PT1)는 제 2 공통 노드(CM2)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 게이트로 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 1 보상 트랜지스터(PT1)는 게이트로 상기 기준 전압(VREF)을 수신하고, 드레인이 상기 제 2 공통 노드(CM2)와 연결되며, 소스가 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 보상 트랜지스터(PT2)는 상기 제 2 공통 노드(CM2)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 게이트로 상기 입력 신호(IN)를 수신할 수 있다. 상기 제 2 보상 트랜지스터(PT2)는 게이트로 상기 입력 신호(IN)를 수신하고, 드레인이 상기 제 2 공통 노드(CM2)와 연결되며, 소스가 상기 제 2 출력 노드(ON2)와 연결될 수 있다.
위와 같이, 상기 보상 회로(120)는 상기 입력 회로(130)와 상보적인 연결관계를 가질 수 있다. 상기 보상 회로(120)는 상기 입력 신호(IN)에 기초하여 전압 레벨이 변화되는 상기 제 1 출력 노드(ON1)의 전압 레벨을 상기 기준 전압(VREF)에 기초하여 보상할 수 있다. 상기 보상 회로(120)는 상기 기준 전압(VREF)에 기초하여 전압 레벨이 변화되는 상기 제 2 출력 노드(ON2)의 전압 레벨을 상기 입력 신호(IN)에 기초하여 보상할 수 있다. 상기 입력 회로(130)에서 상기 제 1 입력 트랜지스터(IT1)는 상기 입력 신호(IN)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시키고, 상기 보상 회로(120)에서 상기 제 1 보상 트랜지스터(PT1)는 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 입력 회로(130)에서 상기 제 2 입력 트랜지스터(IT2)는 상기 기준 전압(VREF)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시키고, 상기 보상 회로(120)에서 상기 제 2 보상 트랜지스터(PT2)는 상기 입력 신호(IN)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 입력 신호(IN)가 로직 하이 레벨일 때, 상기 제 1 출력 노드(ON1)의 전압 레벨은 상기 제 2 출력 노드(ON2)의 전압 레벨에 비해 상승될 수 있고, 상기 제 1 보상 트랜지스터(PT1)는 상기 제 1 출력 노드(ON1)의 전압 레벨을 추가적으로 상승시킬 수 있다. 상기 입력 신호(IN)가 로직 로우 레벨일 때, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 제 1 출력 노드(ON1)의 전압 레벨에 비해 상승될 수 있고, 상기 제 2 보상 트랜지스터(PT2)는 상기 제 2 출력 노드(ON2)의 전압 레벨을 추가적으로 상승시킬 수 있다.
상기 보상 회로(120)는 커먼 모드 변화에 따라 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 보상할 수 있다. 따라서, 상기 보상 회로(120)에서 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하는 트랜지스터들은 상기 증폭 회로(110)에서 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하는 트랜지스터들에 비해 상대적으로 작은 사이즈를 갖고, 작은 전류 구동력을 가질 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)는 서로 동일한 사이즈를 갖고, 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)는 서로 동일한 사이즈를 가질 수 있다. 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)의 사이즈는 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)의 사이즈보다 작을 수 있다.
상기 제 2 인에이블 회로(130)는 제 2 인에이블 트랜지스터(ET2)를 포함할 수 있다. 상기 제 2 인에이블 트랜지스터(ET2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 인에이블 트랜지스터(ET2)는 상기 제 1 전원전압(V1)이 공급되는 단자와 제 2 공통 노드(CM2) 사이에 연결되고, 게이트로 상기 인에이블 신호(EN)를 수신할 수 있다. 상기 제 2 인에이블 트랜지스터(ET2)는 게이트로 상기 인에이블 신호(EN)를 수신하고, 소스가 상기 제 1 전원전압(V1)이 공급되는 단자와 연결되며, 드레인이 상기 제 2 공통 노드(CM2)와 연결될 수 있다.
상기 입력 회로(111)는 상기 제 1 공통 노드(CM1)를 통해 상기 저항 소자(DR)에 의해 강하된 전압을 수신하는데 비해, 상기 보상 회로(120)는 상기 제 1 공통 노드(CM1)와 분리된 상기 제 2 공통 노드(CM2)를 통해 상기 제 1 전원전압(V1)을 수신할 수 있다. 상기 제 1 및 제 2 공통 노드(CM1, CM2)가 분리되고 상기 저항 소자(DR)를 상기 제 2 인에이블 회로(130)에 구비시키지 않음으로써, N 채널 모스 트랜지스터로 구성되는 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)가 턴온될 때 발생되는 문턱 전압 강하를 보상할 수 있다. 즉, 상기 제 1 및 제 2 입력 트랜지스터(IT1, IT2)를 통해 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 제공될 수 있는 최대 전압 레벨은 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)를 통해 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 제공될 수 있는 최대 전압 레벨과 실질적으로 동일해질 수 있다. 상기 제 1 및 제 2 보상 트랜지스터(PT1, PT2)의 문턱 전압은 상기 저항 소자(DR)에 의해 강하되는 전압 레벨에 대응하는 전압 레벨을 가질 수 있다.
상기 슬라이서(140)는 제 1 인버터(141) 및 제 2 인버터(142)를 포함할 수 있다. 상기 제 1 인버터(141)는 상기 출력 신호(OUT)를 수신할 수 있다. 상기 제 1 인버터(141)는 상기 출력 신호(OUT)를 반전 구동하여 상기 수신 신호(ROUT)를 출력할 수 있다. 상기 제 2 인버터(142)는 상기 상보 출력 신호(OUTB)를 수신할 수 있다. 상기 제 2 인버터(142)는 상기 상보 출력 신호(OUTB)를 반전 구동하여 상기 상보 수신 신호(ROUTB)를 출력할 수 있다.
도 2는 도 1에 도시된 수신기(100)의 동작을 보여주는 타이밍도이다. 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 수신기(100)의 동작을 설명하면 다음과 같다. 도 2에서, 점선으로 도시된 것과 같이 상기 입력 신호(IN)는 상대적으로 낮은 전압 레벨 범위에서 스윙하는 싱글 엔디드 신호일 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(IN)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신기(100)가 동작하는 환경에 따라, 커먼 모드 (common mode)가 변화되어 실선으로 도시된 것과 같이 상기 입력 신호(IN)가 스윙하는 전압 레벨의 범위 및/또는 상기 기준 전압(VREF)의 전압 레벨이 상승될 수 있다. 상기 수신기(100)를 포함하는 반도체 장치가 저주파수 및 저전력 동작을 하도록 설정된 경우, 상기 수신기(100)는 터미네이션을 사용하지 않을 수 있고 (No termination), 상기 커먼 모드의 변화는 더욱 심해질 수 있다. 또한, 공정 또는 온도 변동에 따라 기준 전압(VREF)의 전압 레벨도 변동될 수 있다. 상기 증폭 회로(110)는 상대적으로 낮은 전아 레벨 범위에서 스윙하는 입력 신호를 증폭 하기 위해 P 채널 모스 트랜지스터로 구성되는 제 1 및 제 2 입력 트랜지스터(IT1, IT2)를 구비할 수 있다. 일반적으로 P 채널 트랜지스터는 낮은 전압 레벨을 갖는 게이트 전압에 대한 응답 속도가 빠른 반면, 높은 전압 레벨을 갖는 게이트 전압에 대해서는 응답 속도가 느리다. 따라서, 상기 입력 신호(IN) 및 상기 기준 전압(VREF) 중 하나의 전압 레벨이 상승하는 경우, 상기 증폭 회로(110)는 정상적인 증폭 동작을 수행하기 어려울 수 있다.
<수신기가 보상 회로를 구비하지 않은 경우>
상기 제 1 입력 트랜지스터(IT1)는 로직 로우 레벨을 갖는 입력 신호(IN)를 수신할 때, 상기 제 1 출력 노드(ON1)의 전압 레벨을 상기 제 2 출력 노드(ON2)의 전압 레벨보다 상대적으로 상승시킬 수 있다. 이 때, 커먼 모드가 변화되어 상기 입력 신호(IN)가 스윙하는 전압 레벨이 상승하고, 실선으로 표시된 것과 같이 상기 제 1 출력 노드(ON1)로부터 출력되는 상기 출력 신호(OUTP)의 전압 레벨은 점선으로 표시된 타겟 레벨로 충분히 상승하지 못할 수 있다. 상기 타겟 레벨은 상기 제 1 공통 노드(CM1)를 통해 제공되는 전압 레벨에 대응될 수 있다. 상기 출력 신호(OUTP)의 전압 레벨이 타겟 레벨로 충분히 상승하지 못하면, 상기 슬라이서(140)를 구성하는 인버터(141)의 문턱 전압을 넘어서는 전압 레벨을 갖는 구간이 부족해지기 때문에, 상기 슬라이서(140)로부터 출력되는 상기 수신 신호(ROUTP)의 듀티 비가 틀어질 수 있다. 즉, 상기 수신 신호(ROUP)의 하이 레벨 구간의 듀티는 상기 수신 신호의 로우 레벨 구간의 듀티보다 커질 수 있다. 상기 수신 신호(ROUT)의 듀티 비가 틀어지는 경우, 상기 수신 신호(ROUT)를 수신하여 동작하는 내부 회로들의 동작 신뢰성을 감소시킬 수 있다.
<수신기가 보상 회로를 구비하는 경우>
본 발명의 실시예에 따른 수신기(100)는 보상 회로(120)를 구비하여 커먼 모드가 변화되는 것을 보상할 수 있다. 상기 보상 회로(120)는 상기 증폭 회로(110)가 구비하는 트랜지스터와 상보적인 타입의 트랜지스터를 구비하므로, 상기 증폭 회로(110)가 완전하게 (fully) 감지하지 못하는 전압 레벨을 갖는 입력 신호를 감지하여 상기 출력 신호(OUT) 및 상기 상보 출력 신호(OUTB)의 전압 레벨을 보상할 수 있다. 상기 입력 신호(IN)가 로직 로우 레벨일 때, 상기 제 1 보상 트랜지스터(PT2)는 상기 기준 전압에 기초하여 상기 제 1 출력 노드(ON1)를 풀업 구동할 수 있다. 따라서, 실선으로 표시된 것과 같이 상기 제 1 출력 노드(ON1)로부터 출력되는 상기 출력 신호(OUT)는 추가적으로 풀업 구동되어 점선으로 표시된 타겟 레벨로 충분히 상승될 수 있다. 따라서, 상기 슬라이서(140)로부터 출력되는 상기 수신 신호(ROUT)의 듀티 비는 50:50에 근접할 수 있고, 상기 수신 신호(ROUTP) 보다 개선된 듀티 비를 가질 수 있다.
도 3은 본 발명의 실시예에 따른 수신기(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 수신기(300)는 제 1 증폭 회로(310), 제 2 증폭 회로(320) 및 커플링 회로(330)를 포함할 수 있다. 상기 제 1 증폭 회로(310)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭하여 증폭 신호(AOUT)를 생성할 수 있다. 상기 제 1 증폭 회로(310)는 상기 증폭 신호(AOUT)와 함께 상보 증폭 신호(AOUTB)를 생성할 수 있다. 상기 제 2 증폭 회로(320)는 상기 증폭 신호(AOUT) 및 상기 상보 증폭 신호(AOUTB)를 수신하고, 상기 증폭 신호(AOUT) 및 상기 상보 증폭 신호(AOUTB)를 차동 증폭하여 수신 신호(ROUT)를 생성할 수 있다. 상기 제 1 증폭 회로(310) 및 제 2 증폭 회로(320)는 일반적인 차동 증폭기를 포함할 수 있다.
상기 커플링 회로(330)는 상기 입력 신호(IN)를 수신할 수 있다. 상기 커플링 회로(330)는 상기 입력 신호(IN)에 기초하여 상기 수신 신호(ROUT)의 전압 레벨을 변화시킬 수 있다. 상기 커플링 회로(330)는 교류 커플링 회로 (AC coupling circuit)일 수 있다. 상기 커플링 회로(330)는 교류 커플링 회로로 동작하기 위해 하이 패스 필터 (High-pass filter)를 포함할 수 있다. 상기 커플링 회로(330)는 상기 입력 신호(IN)의 직류 성분 보다는 교류 성분에 기초하여 상기 수신 신호(ROUT)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 커플링 회로(330)는 상기 입력 신호(IN)가 정상 상태 (steady state) 전압 레벨을 유지할 때는 응답하지 않을 수 있고, 상기 입력 신호(IN)의 전압 레벨이 변화될 때 상기 입력 신호(IN)의 전압 레벨 변화에 기초하여 상기 수신 신호(ROUT)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 입력 신호(IN)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, 상기 커플링 회로(330)는 상기 입력 신호(IN)에 기초하여 상기 수신 신호(ROUT)의 전압 레벨을 상승시킬 수 있다. 상기 입력 신호(IN)가 로직 하이 레벨에서 로직 로우 레벨로 천이할 때, 상기 커플링 회로(330)는 상기 입력 신호(IN)에 기초하여 상기 수신 신호(ROUT)의 전압 레벨을 하강시킬 수 있다. 상기 수신기(300)는 버퍼(340)를 더 포함할 수 있다. 상기 버퍼(340)는 상기 제 2 증폭 회로(320)의 출력 노드(A)와 연결될 수 있다. 상기 버퍼(340)는 상기 제 2 증폭 회로(320)로부터 출력되고 상기 커플링 회로(330)에 의해 전압 레벨이 보상된 신호를 버퍼링하여 상기 수신 신호(ROUT)로 출력할 수 있다. 상기 커플링 회로(330)의 지연량은 상기 제 1 증폭 회로(310)가 상기 입력 신호(IN)를 수신한 시점부터 상기 제 2 증폭 회로(320)가 상기 수신 신호(ROUT)를 출력할 때까지의 시간과 실질적으로 동일할 수 있다.
상기 커플링 회로(330)는 캐패시터(331), 제 1 인버터(332), 저항(333) 및 제 2 인버터(334)를 포함할 수 있다. 상기 캐패시터(331)의 일 단으로 상기 입력 신호(IN)가 입력될 수 있고, 상기 캐패시터(331)의 타 단은 제 1 노드(B1)와 연결될 수 있다. 상기 제 1 인버터(332)의 입력 단은 상기 제 1 노드(B1)와 연결되고, 상기 제 1 인버터(332)의 출력 단은 제 2 노드(B2)와 연결될 수 있다. 상기 저항(333)의 일 단은 상기 제 1 노드(B1)와 연결되고, 상기 저항(333)의 타 단은 상기 제 2 노드(B2)와 연결될 수 있다. 상기 저항(333)은 상기 제 1 인버터(332)와 병렬로 연결될 수 있다. 상기 제 2 인버터(334)의 입력 단은 상기 제 2 노드(B2)와 연결되고, 상기 제 2 인버터(334)의 출력 단은 상기 제 2 증폭 회로(320)의 출력 노드(A)와 연결될 수 있다. 상기 캐패시터(331)는 하이 패스 필터로서 동작할 수 있다. 상기 입력 신호(IN)가 입력되었을 때, 상기 캐패시터(331)는 상기 입력 신호(IN)의 교류 성분에 대응하는 신호를 상기 제 1 노드(B1)로 출력할 수 있다. 상기 제 1 인버터(332) 및 상기 저항(333) 상기 제 1 노드(B1)를 통해 입력된 신호를 반전시켜 반전된 신호를 상기 제 2 노드(B2)로 출력할 수 있다. 상기 저항(333)은 상기 캐패시터(331)로부터 출력된 펄스 신호의 직류 레벨을 상기 제 1 인버터(332)의 로직 문턱 (logic threshold) 레벨로 설정할 수 있다. 상기 직류 레벨은 상기 캐패시터(331)로부터 출력된 펄스 신호의 전압 레벨의 평균 값일 수 있다. 또한, 상기 제 1 인버터(332)의 출력을 상기 제 1 인버터(332)의 입력으로 피드백시켜, 제 2 노드(B2)를 통해 출력되는 신호의 교류 피킹 (peaking)을 형성할 수 있다. 상기 제 2 인버터(334)는 상기 제 2 노드(B2)를 통해 입력된 신호를 상기 제 2 증폭 회로(320)의 출력 노드(A)로 출력할 수 있다. 상기 제 1 및 제 2 인버터(332, 334)의 사이즈는 상기 수신기(300)의 전체 로드가 증가되지 않도록 매우 작을 수 있다.
도 4는 도 3에 도시된 증폭 회로의 동작을 보여주는 타이밍도이다. 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 수신기(300)의 동작을 설명하면 다음과 같다. 상기 입력 신호(IN)는 기준 전압(VREF)을 기준으로 로직 로우 레벨에서 로직 하이 레벨로 천이한 후, 로직 하이 레벨에서 로직 로우 레벨로 천이하는 신호라고 가정한다. 상기 입력 신호(IN)가 로직 로우 레벨에서 로직 하이 레벨로 천이하면, 상기 캐패시터(331)는 상기 입력 신호(IN)의 천이에 따라 로직 하이 레벨의 펄스 신호를 출력할 수 있다. 상기 캐패시터(331)는 상기 입력 신호(IN)의 직류 성분을 제거하므로 상기 입력 신호(IN)가 정상 상태 레벨 (즉, 로직 하이 레벨)을 유지할 때는 펄스 신호를 출력하지 않을 수 있다. 상기 제 1 인버터(332)는 상기 캐패시터(331)로부터 출력된 펄스 신호를 반전시켜 출력할 수 있다. 상기 제 1 인버터(332)의 지연량은 상기 제 1 증폭 회로(310)가 상기 입력 신호(IN)를 증폭하여 상기 증폭 신호(AOUT)를 생성하는 시간에 대응할 수 있다. 상기 제 2 인버터(334)는 상기 제 1 인버터(332)의 출력을 반전시켜 상기 제 2 증폭 회로(320)의 출력 노드(A)로 출력할 수 있다. 상기 제 2 인버터(334)의 지연량은 상기 제 2 증폭 회로(320)가 상기 증폭 신호(AOUT)를 증폭하여 상기 출력 노드(A)로 신호를 출력할 때까지의 시간에 대응할 수 있다. 따라서, 상기 제 2 인버터(334)의 출력과 상기 제 2 증폭 회로(320)로부터 출력된 신호는 실질적으로 동일한 시점에 상기 출력 노드(A)에서 합쳐질 수 있다. 상기 출력 노드(A)의 전압 레벨이 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, 상기 제 2 인버터(334)는 로직 하이 레벨의 펄스를 상기 출력 노드(A)로 제공하여 상기 출력 노드(A)의 전압 레벨이 더 빠르게 로직 하이 레벨로 천이할 수 있도록 도울 수 있다.
상기 입력 신호(IN)가 로직 하이 레벨에서 로직 로우 레벨로 천이하면, 상기 캐패시터(331)는 상기 입력 신호(IN)의 천이에 따라 로직 로우 레벨의 펄스 신호를 출력할 수 있다. 상기 제 1 인버터(332)는 상기 캐패시터(331)로부터 출력된 신호를 반전시켜 출력할 수 있다. 상기 제 2 인버터(334)는 상기 제 1 인버터(332)의 출력을 반전시켜 상기 제 2 증폭 회로(320)의 출력 노드(A)로 출력할 수 있다. 상기 출력 노드(A)의 전압 레벨이 로직 하이 레벨에서 로직 로우 레벨로 천이할 때, 상기 제 2 인버터(334)는 로직 로우 레벨의 펄스를 상기 출력 노드(A)로 제공하여 상기 출력 노드(A)의 전압 레벨이 더 빠르게 로직 로우 레벨로 천이할 수 있도록 도울 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(500)은 제 1 반도체 장치(510) 및 제 2 반도체 장치(520)를 포함할 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 반도체 장치(520)가 동작하는데 사용되는 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(510)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 버스(501) 및 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)와 연결될 수 있다. 상기 제 1 및 제 2 버스(501, 402)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(501)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 1 버스(501)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(520)로 전송할 수 있고, 상기 제 2 반도체 장치(520)는 상기 제 1 버스(501)와 연결되어 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS)는 싱글 엔디드 신호일 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(502)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 버스(502)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(520)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(520)는 상기 제 2 버스(502)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(510)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 싱글 엔디드 신호일 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다.
상기 제 1 반도체 장치(510)는 제 1 전송 회로(511, TX), 제 2 전송 회로(513, TX) 및 수신 회로(514, RX)를 포함할 수 있다. 상기 제 1 전송 회로(511)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 1 버스(501)를 구동하여 상기 제 2 반도체 장치(520)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(513)는 상기 제 2 버스(502)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 2 반도체 장치(520)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(510)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 수신 회로(514)는 상기 제 2 신호(TS2)를 수신하기 위해 제 1 기준 전압(VREF1)을 사용할 수 있다. 상기 수신 회로(614)는 상기 제 2 신호(TS2)와 제 1 기준 전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준 전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(514)는 도 1 및 도 3에 도시된 수신기(100, 300) 중 적어도 하나를 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 수신 회로(522, RX), 전송 회로(523, TX) 및 제 2 수신 회로(524, RX)를 포함할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 버스(501)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 수신 회로(522)는 상기 제 1 신호(TS1)를 수신하기 위해 제 2 기준 전압(VREF2)을 사용할 수 있다. 상기 수신 회로(522)는 상기 제 1 신호(TS1)와 제 2 기준 전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준 전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(523)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 반도체 장치(520)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 1 반도체 장치(510)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(520)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(522, 524)는 각각 도 1 및 도 3에 도시된 수신기(100, 300) 중 적어도 하나를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 수신 회로(600)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 수신 회로(600)는 도 5에 도시된 상기 수신 회로(514), 상기 제 1 수신 회로(522) 및 상기 제 2 수신 회로(524) 중 적어도 하나로 적용될 수 있다. 상기 수신 회로(600)는 제 1 수신기(610), 제 2 수신기(620) 및 래치 회로(630)를 포함할 수 있다. 상기 제 1 수신기(610) 및 상기 제 2 수신기(620)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 공통으로 수신할 수 있다. 상기 제 1 수신기(610)는 저주파수 모드에서 동작하고, 상기 제 2 수신기(620)는 고주파수 모드에서 동작할 수 있다. 상기 제 1 수신기(610)는 저주파수 모드 신호(LS)에 기초하여 활성화되고, 상기 저주파수 모드 신호(LS)가 인에이블되었을 때 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 수신 신호(ROUT)를 생성할 수 있다. 상기 제 1 수신기(610)는 하나의 증폭 회로를 포함하는 1 스테이지 증폭 회로일 수 있다. 상기 제 2 수신기(620)는 고주파수 모드 신호(HS)에 기초하여 활성화되고, 상기 고주파수 모드 신호(HS)가 인에이블되었을 때 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 수신 신호(ROUT)를 생성할 수 있다. 상기 제 2 수신기(620)는 적어도 두 개의 증폭 회로를 포함하는 멀티 스테이지 증폭 회로일 수 있다.
상기 저주파수 모드 신호(LS)는 저주파수 모드에서 인에이블될 수 있고, 상기 고주파수 모드 신호(HS)는 고주파수 모드에서 인에이블될 수 있다. 상기 저주파수 모드 신호(LS) 및 상기 고주파수 모드 신호(HS)는 상기 수신 회로(600)가 동작하는 환경에 따라 선택적으로 인에이블될 수 있다. 상기 수신 회로(600)가 포함되는 반도체 장치는 상기 반도체 장치의 동작 속도 또는 클럭 신호의 주파수에 따라 상기 저주파수 모드 신호(LS) 및 상기 고주파수 모드 신호(HS) 중 적어도 하나를 인에이블시킬 수 있다. 도 1에 도시된 상기 수신기(100)는 상기 제 1 수신기(610)로 적용될 수 있다. 도 3에 도시된 상기 수신기(300)는 상기 제 2 수신기(620)로 적용될 수 있다. 상기 수신기(100)는 상기 저주파수 모드 신호(LS)에 기초하여 활성화되도록 수정될 수 있다. 상기 수신기(300)는 상기 고주파수 모드 신호(HS)에 기초하여 활성화되도록 수정될 수 있다.
상기 저주파수 모드에서, 상기 저주파수 모드 신호(LS)가 인에이블될 수 있고, 하나의 스테이지로 구성된 제 1 수신기(610)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 증폭하여 상기 수신 신호(ROUT)를 생성할 수 있다. 상기 제 1 수신기(610)는 하나의 스테이지만을 포함하므로, 상기 입력 신호(IN)를 수신하기 위한 전력 소모를 최소화시킬 수 있다. 상기 고주파수 모드에서, 상기 고주파수 모드 신호(HS)가 인에이블될 수 있고, 적어도 두 개의 스테이지로 구성된 제 2 수신기(620)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 증폭하여 상시 수신 신호(ROUT)를 생성할 수 있다. 상기 제 2 수신기(620)는 적어도 두 개의 스테이지로 구성될 수 있기 때문에, 상기 제 2 수신기(620)가 열화되고 커먼 모드의 변화가 발생하더라도 상기 커먼 모드를 용이하게 복원시킬 수 있다. 따라서, 고주파수의 입력 신호를 정확하게 증폭하여 수신 신호를 생성할 수 있다.
상기 래치 회로(630)는 상기 수신 신호(ROUT)를 수신하여 래치 신호(LOUT)를 출력할 수 있다. 상기 래치 회로(630)는 클럭 신호(CLK)를 수신하고, 상기 클럭 신호(CLK)에 기초하여 상기 수신 신호(LOUT)를 래치할 수 있다. 상기 래치 회로(630)는 상기 수신 신호(ROUT)를 상기 클럭 신호(CLK)에 동기시켜 상기 래치 신호(LOUT)를 생성할 수 있다. 예를 들어, 상기 래치 회로(630)는 상기 클럭 신호(CLK)의 에지에 동기하여 상기 수신 신호(ROUT)의 전압 레벨을 래치하고, 래치된 신호를 상기 래치 신호(LOUT)로 출력할 수 있다. 상기 래치 신호(LOUT)는 상기 수신 회로(600)와 연결된 내부 회로로 입력되고, 상기 내부 회로의 동작을 위해 사용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (29)
- 제 1 전원전압이 공급되는 단자와 제 1 공통 노드 사이를 연결하는 제 1 인에이블 회로;
상기 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키고, 기준 전압에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 입력 회로;
상기 제 1 출력 노드 및 제 2 출력 노드를 통해 동일한 양의 전류가 흐르게 하는 전류 회로; 및
제 2 공통 노드를 통해 상기 제 1 전원전압을 수신하고, 상기 입력 신호에 기초하여 상기 제 2 공통 노드와 상기 제 2 출력 노드를 연결하고, 상기 기준 전압에 기초하여 상기 제 2 공통 노드와 상기 제 1 출력 노드를 연결하는 보상 회로를 포함하는 수신기. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 인에이블 회로는, 일 단이 상기 제 1 전원전압이 공급되는 단자와 연결되는 저항 소자; 및
상기 저항 소자의 타 단과 상기 제 1 공통 노드 사이에 연결되며, 게이트로 인에이블 신호를 수신하는 제 1 인에이블 트랜지스터를 포함하는 수신기. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 입력 회로는 상기 제 1 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 게이트로 상기 입력 신호를 수신하는 제 1 입력 트랜지스터; 및
상기 제 1 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 게이트로 상기 기준 전압을 수신하는 제 2 입력 트랜지스터를 포함하는 수신기. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 전류 회로는, 일 단이 상기 제 1 출력 노드와 제 2 전원전압이 공급되는 단자와 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
상기 제 2 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 수신기. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 보상 회로는 상기 입력 신호가 로직 하이 레벨일 때 상기 제 2 출력 노드를 풀업 구동하고, 상기 입력 신호가 로직 로우 레벨일 때 상기 제 1 출력 노드를 풀업 구동하는 수신기. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 보상 회로는, 상기 제 2 공통 노드와 상기 제 1 출력 노드 사이에 연결되며, 게이트로 상기 기준 전압을 수신하는 제 1 보상 트랜지스터; 및
상기 제 2 공통 노드와 상기 제 2 출력 노드 사이에 연결되며, 게이트로 상기 입력 신호를 수신하는 제 2 보상 트랜지스터를 포함하는 수신기. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
제 2 인에이블 회로를 더 포함하고,
상기 제 2 인에이블 회로는, 상기 제 1 전원전압이 공급되는 단자와 상기 제 2 공통 노드 사이에 연결되고, 게이트로 상기 인에이블 신호를 수신하는 제 2 인에이블 트랜지스터를 포함하는 수신기. - 입력 신호를 수신하여 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터;
기준 전압을 수신하여 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터;
제 1 전원전압이 공급되는 단자와 상기 제 1 및 제 2 입력 트랜지스터 사이를 연결하는 저항 소자;
상기 제 1 출력 노드 및 상기 제 2 출력 노드로 제 2 전원전압을 공급하는 전류 회로;
상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 보상 트랜지스터; 및
상기 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 보상 트랜지스터를 포함하는 수신기. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 및 제 2 입력 트랜지스터의 타입과 상기 제 1 및 제 2 보상 트랜지스터의 타입은 서로 상보적인 수신기. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 및 제 2 보상 트랜지스터는 상기 제 1 및 제 2 입력 트랜지스터보다 작은 사이즈를 갖는 수신기. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 입력 신호가 로직 하이 레벨일 때, 상기 제 2 입력 트랜지스터는 상기 제 2 출력 노드의 전압 레벨을 상기 제 1 출력 노드의 전압 레벨에 비해 상승시키고,
상기 제 2 보상 트랜지스터는 상기 제 2 출력 노드의 전압 레벨을 추가적으로 상승시키는 수신기. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 입력 신호가 로직 로우 레벨일 때, 상기 제 1 입력 트랜지스터는 상기 제 1 출력 노드의 전압 레벨을 상기 제 2 출력 노드의 전압 레벨에 비해 상승시키고,
상기 제 1 보상 트랜지스터는 상기 제 1 출력 노드의 전압 레벨을 추가적으로 상승시키는 수신기. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 전류 회로는, 상기 제 1 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
일 단이 상기 제 2 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 수신기. - 입력 신호와 기준 전압을 수신하는 제 1 타입의 트랜지스터들을 포함하고, 상기 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 및
상기 입력 신호와 상기 기준 전압을 수신하는 제 2 타입의 트랜지스터들을 포함하고, 상기 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키며, 상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 보상 회로를 포함하는 수신기. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 증폭 회로는 제 1 전원전압이 인가되는 제 1 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 게이트로 상기 입력 신호를 수신하는 제 1 P 채널 모스 트랜지스터; 및
상기 제 1 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 게이트로 상기 기준 전압을 수신하는 제 2 P 채널 모스 트랜지스터를 포함하는 수신기. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 보상 회로는 상기 제 1 전원전압이 인가되는 제 2 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 게이트로 상기 기준 전압을 수신하는 제 1 N 채널 모스 트랜지스터; 및
상기 제 2 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 게이트로 상기 입력 신호를 수신하는 제 2 N 채널 모스 트랜지스터를 포함하는 수신기. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 1 및 제 2 P 채널 모스 트랜지스터의 사이즈는 상기 제 1 및 제 2 N 채널 모스 트랜지스터의 사이즈보다 큰 수신기. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 증폭 회로는 상기 제 1 전원전압이 공급되는 단자와 상기 제 1 공통 노드 사이에 연결되는 저항 소자; 및
상기 제 1 및 제 2 출력 노드와 제 2 전원전압이 공급되는 단자를 연결하는 전류 회로를 더 포함하는 수신기. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 전류 회로는, 상기 제 1 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
상기 제 2 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되고, 게이트가 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 수신기. - 저주파수 모드에서 입력 신호와 기준 전압을 차동 증폭하여 수신 신호를 생성하는 제 1 수신기; 및
고주파수 모드에서 상기 입력 신호와 상기 기준 전압을 차동 증폭하여 상기 수신 신호를 생성하는 제 2 수신기를 포함하고,
상기 제 1 수신기는, 상기 입력 신호에 기초하여 출력 신호의 전압 레벨을 변화시키고, 상기 기준 전압에 기초하여 상보 출력 신호의 전압 레벨을 변화시키는 증폭 회로;
상기 기준 전압에 기초하여 상기 출력 신호의 전압 레벨을 변화시키고, 상기 입력 신호에 기초하여 상기 상보 출력 신호의 전압 레벨을 변화시키는 보상 회로; 및
상기 출력 신호를 반전 구동하여 상기 수신 신호를 생성하는 슬라이서를 포함하는 수신 회로. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 증폭 회로는 상기 입력 신호 및 상기 기준 전압을 수신하는 제 1 타입의 트랜지스터들을 포함하고, 상기 보상 회로는 상기 입력 신호 및 상기 기준 전압을 수신하는 제 2 타입의 트랜지스터를 포함하는 수신 회로. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 제 1 타입의 트랜지스터들은 각각 P 채널 모스 트랜지스터이고, 상기 제 2 타입의 트랜지스터들은 각각 N 채널 모스 트랜지스터인 수신 회로. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 증폭 회로는, 제 1 전원전압이 공급되는 단자와 제 1 공통 노드를 연결하는 저항 소자;
상기 제 1 공통 노드와 제 1 출력 노드 사이에 연결되고, 게이트로 상기 입력 신호를 수신하며, 상기 제 1 출력 노드로부터 상기 출력 신호가 출력되는 제 1 입력 트랜지스터;
상기 제 1 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 게이트로 상기 기준 전압을 수신하며, 상기 제 2 출력 노드로부터 상보 출력 신호가 출력되는 제 2 입력 트랜지스터; 및
상기 제 1 출력 노드 및 상기 제 2 출력 노드를 제 2 전원전압이 공급되는 단자와 연결하는 전류 회로를 포함하는 수신 회로. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 23 항에 있어서,
상기 전류 회로는, 상기 제 1 출력 노드와 제 2 전원전압이 공급되는 단자 사이에 연결되며, 게이트가 상기 제 2 출력 노드와 연결되는 제 1 전류 트랜지스터; 및
상기 제 2 출력 노드와 상기 제 2 전원전압이 공급되는 단자 사이에 연결되며, 게이트가 상기 제 2 출력 노드와 연결되는 제 2 전류 트랜지스터를 포함하는 수신 회로. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제 23 항에 있어서,
상기 보상 회로는 제 1 전원전압이 공급되는 제 2 공통 노드와 제 1 출력 노드 사이에 연결되고, 게이트로 상기 기준 전압을 수신하는 제 1 보상 트랜지스터; 및
상기 제 2 공통 노드와 제 2 출력 노드 사이에 연결되고, 게이트로 상기 입력 신호를 수신하는 제 2 보상 트랜지스터를 포함하는 수신 회로. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 제 2 수신기는 상기 입력 신호 및 상기 기준 전압을 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로;
상기 제 1 및 제 2 증폭 신호를 증폭하여 상기 수신 신호를 생성하는 제 2 증폭 회로; 및
상기 입력 신호에 기초하여 상기 수신 신호의 전압 레벨을 변화시키는 커플링 회로를 포함하는 수신 회로. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서,
상기 커플링 회로는 상기 입력 신호의 전압 레벨이 변화할 때, 상기 수신 신호의 전압 레벨을 변화시키는 수신 회로. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서,
상기 커플링 회로는 하이 패스 필터를 포함하고, 상기 입력 신호의 교류 성분에 응답하여 상기 수신 신호의 전압 레벨에 변화시키는 수신 회로. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서,
상기 커플링 회로의 지연량은 상기 제 1 증폭 회로로 상기 입력 신호가 입력된 시점부터 상기 제 2 증폭 회로로부터 상기 수신 신호가 출력될 때까지의 시간과 실질적으로 동일한 수신 회로.
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