KR20230032191A - 이득을 조절할 수 있는 버퍼 회로, 이를 포함하는 수신 회로 및 반도체 장치 - Google Patents

이득을 조절할 수 있는 버퍼 회로, 이를 포함하는 수신 회로 및 반도체 장치 Download PDF

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Abstract

버퍼 회로는 제 1 입력 신호 및 제 2 입력 신호를 수신하여 제 1 출력 신호 및 제 2 출력 신호를 생성할 수 있다. 상기 버퍼 회로는 로드 회로를 포함할 수 있다. 상기 로드 회로는 이득 조절 신호를 수신할 수 있다. 상기 로드 회로는 상기 이득 조절 신호가 디스에이블되었을 때 상기 버퍼 회로의 전체 이득을 증가시키고, 상기 이득 조절 신호가 인에이블되었을 때 상기 버퍼 회로의 교류 이득을 증가시킬 수 있다.

Description

이득을 조절할 수 있는 버퍼 회로, 이를 포함하는 수신 회로 및 반도체 장치 {BUFFER CIRCUIT CAPABLE OF ADJUTING A GAIN, RECEIVING CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 버퍼 회로, 이를 포함하는 수신 회로 및 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 입력 신호를 증폭 및/또는 버퍼링하여 출력 신호를 생성하는 버퍼 회로를 구비할 수 있다. 일반적인 버퍼 회로는 정 입력 신호와 부 입력 신호를 차동 증폭하여 출력 신호를 생성하는 차동 증폭기일 수 있다. 반도체 장치들의 동작 속도가 증가하면서, 상기 버퍼 회로를 통해 생성된 출력 신호의 듀티 비는 왜곡되기 쉽다. 출력 신호의 듀티 비를 조절할 수 있는 회로를 구비하는 버퍼 회로들이 제안되고 있지만, 버퍼 회로에 추가되는 회로의 로드로 인해 버퍼 회로의 이득 및 대역폭이 감소될 수 있다.
본 발명의 실시 예는 이득 조절 신호에 기초하여 액티브 인덕터로 구성된 로드 회로를 선택적으로 제어함으로써 전체 이득 및 교류 이득을 증가시킬 수 있는 버퍼 회로, 이를 포함하는 수신 회로 및 반도체 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 버퍼 회로는, 고전압 레일 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 상기 고전압 레일 및 제 1 출력 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터; 및 상기 제 1 출력 노드, 상기 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 이득 조절 신호가 디스에이블되었을 때 버퍼 회로의 전체 이득을 증가시키고, 상기 이득 조절 신호가 인에이블되었을 때 상기 버퍼 회로의 교류 이득을 증가시키는 로드 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 버퍼 회로는, 고전압 레일 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호를 수신하는 제 1 입력 트랜지스터; 상기 고전압 레일 및 제 1 출력 노드 사이에 연결되고, 제 2 입력 신호를 수신하는 제 2 입력 트랜지스터; 저전압 레일 및 상기 제 2 출력 노드 사이에 연결되는 제 1 액티브 인덕터; 상기 저전압 레일 및 상기 제 1 출력 노드 사이에 연결되는 제 2 액티브 인덕터; 및 이득 조절 신호에 기초하여 상기 제 1 및 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 버퍼 회로는 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터; 제 1 출력 노드 및 상기 저전압 레일 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터; 및 상기 제 1 출력 노드, 상기 제 2 출력 노드 및 고전압 레일 사이에 연결되고, 이득 조절 신호가 디스에이블되었을 때 버퍼 회로의 전체 이득을 증가시키고, 상기 이득 조절 신호가 인에이블되었을 때 상기 버퍼 회로의 교류 이득을 증가시키는 로드 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 버퍼 회로는 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 제 1 입력 신호를 수신하는 제 1 입력 트랜지스터; 제 1 출력 노드 및 상기 저전압 레일 사이에 연결되고, 제 2 입력 신호를 수신하는 제 2 입력 트랜지스터; 고전압 레일 및 상기 제 2 출력 노드 사이에 연결되는 제 1 액티브 인덕터; 상기 고전압 레일 및 상기 제 1 출력 노드 사이에 연결되는 제 2 액티브 인덕터; 및 이득 조절 신호에 기초하여 상기 제 1 및 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함할 수 있다.
본 발명의 실시 예는 반도체 장치의 동작 환경에 따라 버퍼 회로의 이득을 최적화시킴으로써, 출력 신호의 유효 듀레이션을 증가시키고, 출력 신호의 듀티 비를 보정할 수 있다.
도 1은 본 발명의 실시 예에 따른 버퍼 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 버퍼 회로의 이득 변화를 보여주는 그래프이다.
도 3은 본 발명의 실시 예에 따른 버퍼 회로의 동작을 보여주는 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 버퍼 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 시스템을 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 버퍼 회로(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 버퍼 회로(100)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하고, 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 로직 레벨과 반대되는 로직 레벨을 갖는 상기 제 1 입력 신호(IN1)의 상보 신호일 수 있다. 일 실시 예에서, 상기 제 2 입력 신호(IN2)는 기준 전압일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN1)가 스윙하는 전압 레벨 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 1 출력 신호(OUT1)와 반대되는 로직 레벨을 갖는 상기 제 1 출력 신호(OUT1)의 상보 신호일 수 있다. 상기 제 1 출력 신호(OUT1)는 정 출력 신호일 수 있고, 상기 제 2 출력 신호(OUT2)는 부 출력 신호일 수 있다. 상기 버퍼 회로(100)는 고전압 레일(101) 및 저전압 레일(102)과 연결되어 동작할 수 있다. 제 1 전원전압(VH)은 상기 고전압 레일(101)로 인가될 수 있고, 제 2 전원전압(VL)은 상기 저전압 레일(102)로 인가될 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 전원전압(VH)은 공급 전압 (supply voltage)일 수 있고, 제 2 전원전압(VL)은 접지전압일 수 있다. 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 제 1 출력 노드(OP) 및 제 2 출력 노드(ON)의 전압 레벨을 변화시킴으로써 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성할 수 있다. 상기 제 1 출력 노드(OP)는 정 출력 노드일 수 있고, 상기 제 2 출력 노드(ON)는 부 출력 노드일 수 있다. 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성하는 차동 증폭기일 수 있다.
상기 버퍼 회로(100)는 이득 조절 신호(GAS)를 더 수신할 수 있다. 상기 버퍼 회로(100)는 상기 이득 조절 신호(GAS)에 기초하여 상기 버퍼 회로(100)의 전체 이득을 증가시키거나 상기 버퍼 회로(100)의 교류 이득 (AC (Alternating Current) gain) 을 증가시킬 수 있다. 상기 전체 이득은 직류 이득 (DC (Direct Current) gain)일 수 있고, 상대적으로 낮은 주파수에서 얻어지는 이득일 수 있다. 상기 교류 이득은 상대적으로 높은 주파수에서 얻어지는 이득일 수 있다. 상기 버퍼 회로(100)는 상기 이득 조절 신호(GAS)에 기초하여 상기 버퍼 회로의 전체 이득을 증가시킴으로써, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 유효 듀레이션을 증가시킬 수 있다. 상기 버퍼 회로(100)는 상기 이득 조절 신호(GAS)에 기초하여 상기 버퍼 회로(100)의 교류 이득을 증가시킴으로써, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비를 보정할 수 있다. 상기 버퍼 회로(100)는 상기 버퍼 회로(100)는 포함하는 반도체 장치의 동작 상태에 따라 상기 전체 이득을 증가시키거나 상기 교류 이득을 증가시킬 수 있다.
상기 버퍼 회로(100)는 제 1 입력 트랜지스터(111), 제 2 입력 트랜지스터(112) 및 로드 회로(120)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(111)는 상기 고전압 레일(101)과 상기 제 2 출력 노드(ON) 사이에 연결되고, 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 입력 트랜지스터(111)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 출력 노드(ON)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 출력 노드(ON)를 통해 상기 제 2 출력 신호(OUT2)가 출력될 수 있다. 상기 제 2 입력 트랜지스터(112)는 상기 고전압 레일(101)과 상기 제 1 출력 노드(OP) 사이에 연결되고, 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(112)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 출력 노드(OP)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 출력 노드(OP1)를 통해 상기 제 1 출력 신호(OUT1)가 출력될 수 있다.
상기 제 1 및 제 2 입력 트랜지스터(111, 112)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(111)는 상기 제 1 입력 신호(IN1)의 전압 레벨이 로우 로직 레벨로 판단될 수 있는 낮은 전압 레벨을 가질 때, 상기 제 2 출력 노드(ON)의 전압 레벨을 상기 제 1 전원전압(VH)의 전압 레벨로 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(112)는 상기 제 2 입력 신호(IN2)의 전압 레벨이 로우 로직 레벨로 판단될 수 있는 낮은 전압 레벨을 가질 때, 상기 제 1 출력 노드(OP)의 전압 레벨을 상기 제 1 전원전압(VH)의 전압 레벨로 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(111)의 소스는 상기 고전압 레일(101)과 연결되고 상기 제 1 입력 트랜지스터(111)의 드레인은 상기 제 2 출력 노드(ON)와 연결되며, 상기 제 1 입력 트랜지스터(111)의 게이트는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(112)의 소스는 상기 고전압 레일(101)과 연결되고, 상기 제 2 입력 트랜지스터(112)의 드레인은 상기 제 1 출력 노드(OP)와 연결되며, 상기 제 2 입력 트랜지스터(112)의 게이트는 상기 제 2 입력 신호(IN2)를 수신할 수 있다.
상기 로드 회로(120)는 상기 제 1 출력 노드(OP), 상기 제 2 출력 노드(ON) 및 저전압 레일(102) 사이에 연결될 수 있다. 상기 로드 회로(120)는 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨에 따라 상기 제 1 및 제 2 출력 노드(OP, ON)를 상기 저전압 레일(102)과 연결하여 상기 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨을 하강시킬 수 있다. 상기 로드 회로(120)는 상기 이득 조절 신호(GAS)를 수신할 수 있다. 상기 로드 회로(120)는 상기 이득 조절 신호(GAS)에 기초하여 상기 버퍼 회로(100)의 전체 이득을 증가시키거나 상기 버퍼 회로(100)의 교류 이득을 증가시킬 수 있다. 예를 들어, 상기 로드 회로(120)는 상기 이득 조절 신호(GAS)가 디스에이블되었을 때 상기 버퍼 회로(100)의 전체 이득을 증가시킬 수 있고, 상기 이득 조절 신호(GAS)가 인에이블되었을 때 상기 버퍼 회로(100)의 교류 이득을 증가시킬 수 있다. 예를 들어, 상기 이득 조절 신호(GAS)는 로우 로직 레벨로 인에이블되는 신호일 수 있다.
상기 로드 회로(120)는 제 1 액티브 인덕터(121), 제 2 액티브 인덕터(122) 및 스위칭 회로(123)를 포함할 수 있다. 상기 제 1 액티브 인덕터(121)는 상기 제 2 출력 노드(ON)와 상기 저전압 레일(102) 사이에 연결될 수 있다. 상기 제 2 액티브 인덕터(122)는 상기 제 1 출력 노드(OP)와 상기 저전압 레일(102) 사이에 연결될 수 있다. 상기 스위칭 회로(123)는 상기 이득 조절 신호(GAS)를 수신할 수 있다. 상기 스위칭 회로(123)는 상기 이득 조절 신호(GAS)에 기초하여 상기 제 1 및 제 2 액티브 인덕터(121, 122)를 선택적으로 연결할 수 있다. 상기 스위칭 회로(123)는 상기 이득 조절 신호(GAS)가 디스에이블되었을 때, 상기 제 1 및 제 2 액티브 인덕터(121, 122)를 전기적으로 연결할 수 있다. 상기 스위칭 회로(123)는 상기 이득 조절 신호(GAS)가 인에이블되었을 때, 상기 제 1 및 제 2 액티브 인덕터(121, 122)를 전기적으로 분리시킬 수 있다.
상기 제 1 액티브 인덕터(121)는 제 1 트랜지스터(N1) 및 제 1 저항 소자(R11)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 상기 제 2 출력 노드(ON)와 상기 저전압 레일(120) 사이에 연결될 수 있다. 상기 제 1 저항 소자(R11)의 일 단은 상기 제 2 출력 노드(ON)와 연결되고, 상기 제 1 저항 소자(R11)의 타 단은 상기 제 1 트랜지스터(N1)의 게이트와 연결될 수 있다. 상기 제 1 트랜지스터(N1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(N1)의 드레인은 상기 제 2 출력 노드(ON)와 연결되고, 상기 제 1 트랜지스터(N1)의 소스는 상기 저전압 레일(102)과 연결되며, 상기 제 1 트랜지스터(N1)의 게이트는 상기 제 1 저항 소자(R11)의 타 단과 연결될 수 있다.
상기 제 2 액티브 인덕터(122)는 제 2 트랜지스터(N2) 및 제 2 저항 소자(R12)를 포함할 수 있다. 상기 제 2 트랜지스터(N2)는 상기 제 1 출력 노드(OP)와 상기 저전압 레일(102) 사이에 연결될 수 있다. 상기 제 2 저항 소자(R12)의 일 단은 상기 제 1 출력 노드(ON1)와 연결되고, 상기 제 2 저항 소자(R12)의 타 단은 상기 제 2 트랜지스터(N2)의 게이트와 연결될 수 있다. 상기 제 2 트랜지스터(N2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(N2)의 드레인은 상기 제 1 출력 노드(ON1)와 연결되고, 상기 제 2 트랜지스터(N2)의 소스는 상기 저전압 레일(102)과 연결되며, 상기 제 2 트랜지스터(N2)의 게이트는 상기 제 2 저항 소자(R12)의 타 단과 연결될 수 있다.
상기 스위칭 회로(123)는 스위치 트랜지스터(ST1)를 포함할 수 있다. 상기 스위치 트랜지스터(ST1)는 상기 제 1 트랜지스터(N1)의 게이트와 상기 제 2 트랜지스터(N2)의 게이트 사이 또는 상기 제 1 저항 소자(R11)의 타 단과 상기 제 2 저항 소자(R12)의 타 단 사이에 연결되고, 상기 스위치 트랜지스터(ST1)의 게이트는 상기 이득 조절 신호(GAS)를 수신할 수 있다. 상기 스위치 트랜지스터(ST1)는 N 채널 모스 트랜지스터일 수 있다. 상기 스위치 트랜지스터(ST1)의 드레인 및 소스 중 하나는 상기 제 1 트랜지스터(N1)의 게이트 및 상기 제 1 저항 소자(R11)의 타 단과 연결되고, 상기 스위치 트랜지스터(ST1)의 드레인 및 소스 중 다른 하나는 제 2 트랜지스터(T2)의 게이트 및 상기 제 2 저항 소자(R12)의 타 단과 연결될 수 있다.
상기 버퍼 회로(100)는 이득 제어 회로(130)를 더 포함할 수 있다. 상기 이득 제어 회로(130)는 동작 정보(OPI)를 수신하여 상기 이득 조절 신호(GAS)를 제공할 수 있다. 상기 동작 정보(OPI)는 상기 버퍼 회로(100)를 포함하는 반도체 장치의 다양한 동작 파라미터를 대표하는 어떠한 정보일 수 있다. 예를 들어, 상기 동작 정보(OPI)는 클럭 신호(CLK), 커맨드 어드레스 신호(CA) 및 패키지 정보(PKG)를 포함할 수 있다. 상기 이득 제어 회로(130)는 상기 클럭 신호(CLK)의 주파수, 상기 커맨드 어드레스 신호(CA) 및 상기 패키지 정보(PKG) 중 적어도 일부에 기초하여 상기 이득 조절 신호(GAS)를 생성할 수 있다. 상기 클럭 신호(CLK)의 주파수는 상기 반도체 장치(100)의 동작 속도를 가리키는 정보일 수 있다. 상기 이득 제어 회로(130)는 상기 클럭 신호(CLK)의 주파수에 기초하여 상기 이득 조절 신호(GAS)를 생성할 수 있다. 상기 클럭 신호(CLK)의 주파수는 상기 반도체 장치의 동작 속도와 관련될 수 있다. 상기 클럭 신호의 주파수가 높을수록 상기 반도체 장치의 동작 속도는 빠를 수 있으며, 상기 클럭 신호의 주파수가 낮을수록 상기 반도체 장치의 동작 속도는 느릴 수 있다. 예를 들어, 상기 이득 제어 회로(130)는 상기 클럭 신호(CLK)의 주파수가 상대적으로 낮을 때 상기 이득 조절 신호(GAS)를 디스에이블 상태로 유지시킬 수 있다. 상기 이득 제어 회로(130)는 상기 클럭 신호(CLK)의 주파수가 상대적으로 높을 때 상기 이득 조절 신호(GAS)를 인에이블시킬 수 있다. 상기 커맨드 어드레스 신호(CA)는 상기 반도체 장치가 다양한 동작을 수행할 수 있도록 지시하는 신호일 수 있다.
상기 커맨드 어드레스 신호(CA)는 상기 버퍼 회로(100)의 동작 모드를 지정하기 위한 정보를 포함할 수 있다. 예를 들어, 상기 이득 제어 회로(130)는 제 1 동작 모드에 관한 정보를 갖는 상기 커맨드 어드레스 신호(CA)를 수신했을 때, 상기 이득 조절 신호(GAS)를 디스에이블 상태로 유지시킬 수 있다. 상기 이득 제어 회로(130)는 제 2 동작 모드에 관한 정보를 갖는 상기 커맨드 어드레스 신호(CA)를 수신했을 때, 상기 이득 조절 신호(GAS)를 인에이블시킬 수 있다. 상기 제 1 동작 모드는 상기 버퍼 회로(100)의 전체 이득을 증가시키기 위한 모드일 수 있고, 상기 제 2 동작 모드는 상기 버퍼 회로(100)의 교류 이득을 증가시키기 위한 모드일 수 있다. 또한, 상기 이득 제어 회로(130)는 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 이득 조절 신호(GAS)가 인에이블되는 시점을 조절할 수 있다. 예를 들어, 상기 반도체 장치가 고속으로 동작하고 상기 커맨드 어드레스 신호(CA)가 상기 반도체 장치의 라이트 동작을 지시할 때, 상기 이득 제어 회로(130)는 상기 커맨드 어드레스 신호(CA)를 수신한 시점부터 소정 시간이 경과된 후에 상기 이득 조절 신호(GAS)를 인에이블시킬 수 있다. 상기 버퍼 회로(100)는 상기 반도체 장치의 라이트 동작 중에 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 소정 시간은 레이턴시 (latency)일 수 있고, 상기 커맨드 어드레스 신호(CA)가 상기 반도체 장치로 입력된 후 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)가 입력될 때까지의 지연 시간을 의미할 수 있다.
상기 패키지 정보(PKG)는 상기 반도체 장치의 신호 전송 특성에 관한 정보를 포함할 수 있다. 예를 들어, 상기 버퍼 회로(100)가 패키지 온 패키지 (Package on Package, PoP)의 반도체 장치에서 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)를 수신하는 경우, 상기 패키지 정보(PKG)는 하이 로직 레벨을 가질 수 있다. 상기 패키지 온 패키지에서는 신호 경로의 로드가 작고 전송되는 신호의 스윙 범위가 크지만, 고속으로 신호가 전송되기 때문에 듀티 보정 동작이 필요할 수 있다. 따라서, 상기 이득 제어 회로(130)는 하이 로직 레벨을 갖는 패키지 정보(PKG)에 기초하여 상기 이득 조절 신호(GAS)를 인에이블시킬 수 있다. 상기 버퍼 회로(100)가 멀티 칩 패키지 (Multi-Chip Package, MCP)의 반도체 장치에서 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)를 수신하는 경우, 상기 패키지 정보(PKG)는 로우 로직 레벨을 가질 수 있다. 상기 멀티 칩 패키지에서는 신호 경로의 로드가 크고 전송되는 신호의 스윙 범위가 작지만, 저속으로 신호가 전송되기 때문에 듀티 보정 동작 보다는 높은 이득이 필요할 수 있다. 따라서, 상기 이득 제어 회로(130)는 로우 로직 레벨을 갖는 패키지 정보(PKG)에 기초하여 상기 이득 조절 신호(GAS)를 디스에이블시킬 수 있다.
상기 버퍼 회로(100)는 인에이블 트랜지스터(140)를 더 포함할 수 있다. 상기 인에이블 트랜지스터(140)는 버퍼 인에이블 신호(ENB)에 기초하여 상기 고전압 레일(101)을 상기 제 1 및 제 2 입력 트랜지스터(111, 112)와 각각 연결할 수 있다. 상기 버퍼 인에이블 신호(ENB)에 의해 상기 인에이블 트랜지스터(140)가 턴온되면, 상기 제 1 및 제 2 입력 트랜지스터(111, 112)로 상기 제 1 전원전압(VH)이 공급될 수 있다. 상기 버퍼 인에이블 신호(ENB)는 상기 버퍼 회로(100)를 활성화시키기 위해 로우 로직 레벨로 인에이블되는 신호일 수 있다. 상기 버퍼 인에이블 신호(ENB)는 상기 버퍼 회로(100)를 포함하는 반도체 장치로부터 제공되는 신호일 수 있다. 상기 인에이블 트랜지스터(140)는 P 채널 모스 트랜지스터일 수 있다. 상기 인에이블 트랜지스터(140)의 소스는 상기 고전압 레일(101)과 연결되고, 상기 인에이블 트랜지스터(140)의 드레인은 상기 제 1 및 제 2 입력 트랜지스터(111, 112)의 소스와 공통 연결되며, 상기 인에이블 트랜지스터(140)의 게이트는 상기 버퍼 인에이블 신호(ENB)를 수신할 수 있다.
도 2는 본 발명의 실시 예에 따른 버퍼 회로의 이득 변화를 보여주는 그래프이다. 도 1 및 도 2를 참조하면, 상기 이득 조절 신호(GAS)가 하이 로직 레벨("H")로 디스에이블된 상태일 때, 상기 스위치 트랜지스터(ST1)는 턴온된 상태를 유지하고, 상기 제 1 액티브 인덕터(121) 및 상기 제 2 액티브 인덕터(122)는 연결될 수 있다. 상기 제 1 및 제 2 액티브 인덕터(121, 122)가 연결되면, 상기 버퍼 회로(100)는 self-biased amplifier 의 구조를 가질 수 있고, 따라서, 상기 버퍼 회로(100)는 높은 전체 이득 및/또는 직류 이득을 가질 수 있다. 상기 버퍼 회로(100)의 이득은 상대적으로 낮은 주파수 범위에서 높은 값을 유지하다가 상대적으로 높은 주파수 범위에서 감소될 수 있다. 상기 이득 조절 신호(GAS)가 로우 로직 레벨("L")로 인에이블되면, 상기 스위치 트랜지스터(ST1)는 턴오프 되고, 상기 제 1 액티브 인덕터(111) 및 상기 제 2 액티브 인덕터(112)는 전기적으로 분리될 수 있다. 따라서, 상기 버퍼 회로(100)의 전체 이득 및/또는 직류 이득은 감소될 수 있다. 대신, 상기 버퍼 회로(100)의 교류 이득은 증가될 수 있다. 상기 이득 조절 신호(GAS)가 인에이블되었을 때 상기 버퍼 회로(100)의 직류 이득은 상기 이득 조절 신호(GAS)가 디스에이블되었을 때 상기 버퍼 회로(100)의 직류 이득보다 작을 수 있다. 하지만, 상기 버퍼 회로(100)는 상대적으로 높은 주파수의 범위에서 높은 이득을 가질 수 있다. 즉, 상기 제 1 및 제 2 액티브 인덕터(111, 112)가 분리되면서, 상기 버퍼 회로(100)의 이득에는 인덕티브 피킹 (inductive peaking)이 발생하고, 상기 버퍼 회로(100)의 교류 이득은 직류 이득보다 상대적으로 높은 값을 가질 수 있다.
도 3은 본 발명의 실시 예에 따른 버퍼 회로의 동작을 보여주는 타이밍도이다. 도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 버퍼 회로(100)의 동작을 설명하면 다음과 같다. 도 3에서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)는 차동 신호이고, 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 상보 신호인 것을 예시하기로 한다. 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하고, 상기 제 1 입력 신호(IN1)에 대응하는 로직 레벨을 갖는 상기 제 1 출력 신호(OUT1)와 상기 제 2 입력 신호(IN2)에 대응하는 로직 레벨을 갖는 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 이득 조절 신호(GAS)가 디스에이블된 상태일 때, 상기 스위치 트랜지스터(ST1)는 턴온 상태이고, 상기 버퍼 회로(100)는 높은 전체 이득 및/또는 직류 이득을 가질 수 있다. 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 스윙하는 범위 이상의 범위에서 스윙하는 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성할 수 있다. 하지만, 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 특성이 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)에 그대로 유지되므로, 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 듀티 비가 60:40으로 틀어진 경우, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비는 60:40을 유지할 수 있다. 상기 듀티 비는 상기 제 1 입력 신호(IN1) 또는 상기 제 1 출력 신호(OUT1)의 하이 로직 레벨 펄스 구간과 상기 제 2 입력 신호(IN2) 또는 상기 제 2 출력 신호(OUT2)의 하이 로직 레벨 펄스 구간의 비율일 수 있다.
상기 이득 조절 신호(GAS)가 인에이블되면, 상기 스위치 트랜지스터(ST1)가 턴오프되고, 상기 버퍼 회로(100)는 직류 이득보다 높은 교류 이득을 가질 수 있다. 상기 교류 이득이 증가되면, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 로직 레벨이 천이할 때 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)에 인덕티브 피킹이 발생될 수 있다. 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 천이 시점에 인덕티브 피킹이 발생되면, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비가 보정될 수 있다. 따라서, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비는 50:50을 갖도록 보정될 수 있다.
도 4는 본 발명의 실시 예에 따른 버퍼 회로(400)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 버퍼 회로(400)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하고, 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 로직 레벨과 반대되는 로직 레벨을 갖는 상기 제 1 입력 신호(IN1)의 상보 신호일 수 있다. 일 실시 예에서, 상기 제 2 입력 신호(IN2)는 기준 전압일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN1)가 스윙하는 전압 레벨 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 1 출력 신호(OUT1)와 반대되는 로직 레벨을 갖는 상기 제 1 출력 신호(OUT1)의 상보 신호일 수 있다. 상기 버퍼 회로(400)는 고전압 레일(401) 및 저전압 레일(402)과 연결되어 동작할 수 있다. 제 1 전원전압(VH)은 상기 고전압 레일(401)로 인가될 수 있고, 제 2 전원전압(VL)은 상기 저전압 레일(402)로 인가될 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 전원전압(VH)은 공급 전압일 수 있고, 제 2 전원전압(VL)은 접지전압일 수 있다. 상기 버퍼 회로(400)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 제 1 출력 노드(OP) 및 제 2 출력 노드(ON)의 전압 레벨을 변화시킴으로써 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성할 수 있다. 상기 버퍼 회로(400)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)를 생성하는 차동 증폭기일 수 있다.
상기 버퍼 회로(400)는 이득 조절 신호(GASB)를 더 수신할 수 있다. 상기 버퍼 회로(400)는 상기 이득 조절 신호(GASB)에 기초하여 상기 버퍼 회로(400)의 전체 이득을 증가시키거나 상기 버퍼 회로(400)의 교류 이득을 증가시킬 수 있다. 상기 버퍼 회로(400)는 상기 이득 조절 신호(GASB)에 기초하여 상기 버퍼 회로(400)의 전체 이득을 증가시킴으로써, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 유효 듀레이션을 증가시킬 수 있다. 상기 버퍼 회로(400)는 상기 이득 조절 신호(GASB)에 기초하여 상기 버퍼 회로(400)의 교류 이득을 증가시킴으로써, 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 듀티 비를 보정할 수 있다.
상기 버퍼 회로(400)는 제 1 입력 트랜지스터(411), 제 2 입력 트랜지스터(412) 및 로드 회로(420)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(411)는 제 2 출력 노드(ON)와 상기 저전압 레일(402) 사이에 연결되고, 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 입력 트랜지스터(411)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 출력 노드(ON)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 출력 노드(ON)를 통해 상기 제 2 출력 신호(OUT2)가 출력될 수 있다. 상기 제 2 입력 트랜지스터(412)는 제 1 출력 노드(OP)와 상기 저전압 레일(401) 사이에 연결되고, 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(412)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 출력 노드(OP)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 출력 노드(OP1)를 통해 상기 제 1 출력 신호(OUT1)가 출력될 수 있다. 예를 들어, 상기 제 1 및 제 2 입력 트랜지스터(411, 412)는 각각 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(411)는 상기 제 1 입력 신호(IN1)의 전압 레벨이 하이 로직 레벨로 판단될 수 있는 높은 전압 레벨을 가질 때, 상기 제 2 출력 노드(ON)의 전압 레벨을 제 2 전원전압(VL)의 전압 레벨로 변화시킬 수 있다. 상기 제 2 입력 트랜지스터(412)는 상기 제 2 입력 신호(IN2)의 전압 레벨이 하이 로직 레벨로 판단될 수 있는 높은 전압 레벨을 가질 때, 상기 제 1 출력 노드(OP)의 전압 레벨을 상기 제 2 전원전압(VL)의 전압 레벨로 변화시킬 수 있다. 상기 제 1 입력 트랜지스터(411)의 드레인은 상기 제 2 출력 노드(ON)와 연결되고 상기 제 1 입력 트랜지스터(411)의 소스는 상기 저전압 레일(402)과 연결되며, 상기 제 1 입력 트랜지스터(411)의 게이트는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(412)의 드레인은 상기 제 1 출력 노드(OP)와 연결되고, 상기 제 2 입력 트랜지스터(412)의 소스는 상기 저전압 레일(402)과 연결되며, 상기 제 2 입력 트랜지스터(412)의 게이트는 상기 제 2 입력 신호(IN2)를 수신할 수 있다.
상기 로드 회로(420)는 상기 제 1 출력 노드(OP), 상기 제 2 출력 노드(ON) 및 고전압 레일(401) 사이에 연결될 수 있다. 상기 로드 회로(420)는 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨에 따라 상기 제 1 및 제 2 출력 노드(OP, ON)를 상기 고전압 레일(401)과 연결하여 상기 상기 제 1 및 제 2 출력 노드(OP, ON)의 전압 레벨을 상승시킬 수 있다. 상기 로드 회로(420)는 상기 이득 조절 신호(GASB)를 수신할 수 있다. 상기 로드 회로(420)는 상기 이득 조절 신호(GASB)에 기초하여 상기 버퍼 회로(400)의 전체 이득을 증가시키거나 상기 버퍼 회로(400)의 교류 이득을 증가시킬 수 있다. 예를 들어, 상기 로드 회로(420)는 상기 이득 조절 신호(GASB)가 디스에이블되었을 때 상기 버퍼 회로(400)의 전체 이득을 증가시킬 수 있고, 상기 이득 조절 신호(GASB)가 인에이블되었을 때 상기 버퍼 회로(400)의 교류 이득을 증가시킬 수 있다. 상기 이득 조절 신호(GASB)는 하이 로직 레벨로 인에이블되는 신호일 수 있다.
상기 로드 회로(420)는 제 1 액티브 인덕터(421), 제 2 액티브 인덕터(422) 및 스위칭 회로(423)를 포함할 수 있다. 상기 제 1 액티브 인덕터(421)는 상기 고전압 레일(401)과 상기 제 2 출력 노드(ON) 사이에 연결될 수 있다. 상기 제 2 액티브 인덕터(422)는 상기 고전압 레일(401)과 상기 제 1 출력 노드(OP) 사이에 연결될 수 있다. 상기 스위칭 회로(423)는 상기 이득 조절 신호(GASB)를 수신할 수 있다. 상기 스위칭 회로(423)는 상기 이득 조절 신호(GASB)에 기초하여 상기 제 1 및 제 2 액티브 인덕터(421, 422)를 선택적으로 연결할 수 있다. 상기 스위칭 회로(423)는 상기 이득 조절 신호(GASB)가 디스에이블되었을 때, 상기 제 1 및 제 2 액티브 인덕터(421, 422)를 전기적으로 연결할 수 있다. 상기 스위칭 회로(423)는 상기 이득 조절 신호(GASB)가 인에이블되었을 때, 상기 제 1 및 제 2 액티브 인덕터(421, 422)를 전기적으로 분리시킬 수 있다.
상기 제 1 액티브 인덕터(421)는 제 1 트랜지스터(P1) 및 제 1 저항 소자(R21)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 상기 고전압 레일(401)과 상기 제 2 출력 노드(ON) 사이에 연결될 수 있다. 상기 제 1 저항 소자(R21)의 일 단은 상기 제 2 출력 노드(ON)와 연결되고, 상기 제 1 저항 소자(R21)의 타 단은 상기 제 1 트랜지스터(P1)의 게이트와 연결될 수 있다. 상기 제 1 트랜지스터(P1)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(P1)의 소스는 상기 고전압 레일(401)과 연결되고, 상기 제 1 트랜지스터(P1)의 드레인은 상기 제 2 출력 노드(ON)와 연결되며, 상기 제 1 트랜지스터(P1)의 게이트는 상기 제 1 저항 소자(R21)의 타 단과 연결될 수 있다.
상기 제 2 액티브 인덕터(422)는 제 2 트랜지스터(P2) 및 제 2 저항 소자(R22)를 포함할 수 있다. 상기 제 2 트랜지스터(P2)는 상기 고전압 레일(401)과 상기 제 1 출력 노드(OP) 사이에 연결될 수 있다. 상기 제 2 저항 소자(R22)의 일 단은 상기 제 1 출력 노드(OP)와 연결되고, 상기 제 2 저항 소자(R22)의 타 단은 상기 제 2 트랜지스터(P2)의 게이트와 연결될 수 있다. 상기 제 2 트랜지스터(P2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(P2)의 소스는 상기 고전압 레일(401)과 연결되고, 상기 제 2 트랜지스터(P2)의 드레인은 상기 제 1 출력 노드(OP)와 연결되며, 상기 제 2 트랜지스터(P2)의 게이트는 상기 제 2 저항 소자(R22)의 타 단과 연결될 수 있다.
상기 스위칭 회로(423)는 스위치 트랜지스터(ST2)를 포함할 수 있다. 상기 스위치 트랜지스터(ST2)는 상기 제 1 트랜지스터(P1)의 게이트와 상기 제 2 트랜지스터(P2)의 게이트 사이 또는 상기 제 1 저항 소자(R21)의 타 단과 상기 제 2 저항 소자(R22)의 타 단 사이에 연결되고, 상기 스위치 트랜지스터(ST2)의 게이트는 상기 이득 조절 신호(GASB)를 수신할 수 있다. 상기 스위치 트랜지스터(ST2)는 P 채널 모스 트랜지스터일 수 있다. 상기 스위치 트랜지스터(ST2)의 드레인 및 소스 중 하나는 상기 제 1 트랜지스터(P1)의 게이트 및 상기 제 1 저항 소자(R21)의 타 단과 연결되고, 상기 스위치 트랜지스터(ST2)의 드레인 및 소스 중 다른 하나는 제 2 트랜지스터(P2)의 게이트 및 상기 제 2 저항 소자(R22)의 타 단과 연결될 수 있다.
상기 버퍼 회로(400)는 이득 제어 회로(430)를 더 포함할 수 있다. 상기 이득 제어 회로(430)는 동작 정보(OPI)를 수신하여 상기 이득 조절 신호(GASB)를 제공할 수 있다. 상기 동작 정보(OPI)는 상기 버퍼 회로(400)를 포함하는 반도체 장치의 다양한 동작 파라미터를 대표하는 어떠한 정보일 수 있다. 예를 들어, 상기 동작 정보는 클럭 신호(CLK), 커맨드 어드레스 신호(CA) 및 패키지 정보(PKG)를 포함할 수 있다. 상기 이득 제어 회로(430)는 상기 클럭 신호(CLK)의 주파수, 상기 커맨드 어드레스 신호(CA) 및 상기 패키지 정보(PKG) 중 적어도 일부에 기초하여 상기 이득 조절 신호(GASB)를 생성할 수 있다. 상기 이득 제어 회로(430)는 상기 클럭 신호(CLK)의 주파수가 상대적으로 낮을 때 상기 이득 조절 신호(GASB)를 디스에이블 상태로 유지시킬 수 있다. 상기 이득 제어 회로(430)는 상기 클럭 신호(CLK)의 주파수가 상대적으로 높을 때 상기 이득 조절 신호(GASB)를 인에이블시킬 수 있다. 상기 이득 제어 회로(130)는 제 1 동작 모드에 관한 정보를 갖는 상기 커맨드 어드레스 신호(CA)를 수신했을 때, 상기 이득 조절 신호(GASB)를 디스에이블 상태로 유지시킬 수 있다. 상기 이득 제어 회로(130)는 제 2 동작 모드에 관한 정보를 갖는 상기 커맨드 어드레스 신호(CA)를 수신했을 때, 상기 이득 조절 신호(GASB)를 인에이블시킬 수 있다. 또한, 상기 이득 제어 회로(130)는 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 이득 조절 신호(GASB)가 인에이블되는 시점을 조절할 수 있다. 예를 들어, 상기 반도체 장치가 고속으로 동작하고 상기 커맨드 어드레스 신호(CA)가 상기 반도체 장치의 라이트 동작을 지시할 때, 상기 이득 제어 회로(130)는 상기 커맨드 어드레스 신호(CA)를 수신한 시점부터 소정 시간이 경과된 후에 상기 이득 조절 신호(GASB)를 인에이블시킬 수 있다. 상기 버퍼 회로(400)가 패키지 온 패키지 (Package on Package, PoP)의 반도체 장치에서 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)를 수신하는 경우, 상기 패키지 정보(PKG)는 하이 로직 레벨을 가질 수 있다. 상기 이득 제어 회로(430)는 하이 로직 레벨을 갖는 패키지 정보(PKG)에 기초하여 상기 이득 조절 신호(GASB)를 인에이블시킬 수 있다. 상기 버퍼 회로(400)가 멀티 칩 패키지 (Multi-Chip Package, MCP)의 반도체 장치에서 상기 제 1 입력 신호(IN1) 및/또는 상기 제 2 입력 신호(IN2)를 수신하는 경우, 상기 패키지 정보(PKG)는 로우 로직 레벨을 가질 수 있다. 상기 이득 제어 회로(430)는 로우 로직 레벨을 갖는 패키지 정보(PKG)에 기초하여 상기 이득 조절 신호(GASB)를 디스에이블시킬 수 있다.
상기 버퍼 회로(400)는 인에이블 트랜지스터(440)를 더 포함할 수 있다. 상기 인에이블 트랜지스터(440)는 버퍼 인에이블 신호(EN)에 기초하여 상기 저전압 레일(402)을 상기 제 1 및 제 2 입력 트랜지스터(411, 412)와 각각 연결할 수 있다. 상기 버퍼 인에이블 신호(EN)에 의해 상기 인에이블 트랜지스터(440)가 턴온되면, 상기 제 1 및 제 2 입력 트랜지스터(411, 412)로 상기 제 2 전원전압(VL)이 공급될 수 있다. 상기 버퍼 인에이블 신호(EN)는 상기 버퍼 회로(400)를 활성화시키기 위해 하이 로직 레벨로 인에이블되는 신호일 수 있다. 상기 버퍼 인에이블 신호(EN)는 상기 버퍼 회로(400)를 포함하는 반도체 장치로부터 제공되는 신호일 수 있다. 상기 인에이블 트랜지스터(440)는 N 채널 모스 트랜지스터일 수 있다. 상기 인에이블 트랜지스터(440)의 드레인은 상기 제 1 및 제 2 입력 트랜지스터(411, 412)의 소스와 공통 연결되고, 상기 인에이블 트랜지스터(440)의 소스는 상기 저전압 레일(402)과 연결되며, 상기 인에이블 트랜지스터(440)의 게이트는 상기 버퍼 인에이블 신호(EN)를 수신할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(5)은 제 1 반도체 장치(510) 및 제 2 반도체 장치(520)를 포함할 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 반도체 장치(520)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(510)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(520)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 버스(501) 및 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)와 연결될 수 있다. 상기 제 1 및 제 2 버스(501, 502)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(501)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 1 버스(501)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(520)로 전송할 수 있고, 상기 제 2 반도체 장치(520)는 상기 제 1 버스(501)와 연결되어 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(502)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 버스(502)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(520)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(520)는 상기 제 2 버스(502)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(510)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시 예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(501, 502)를 통해 각각 전송될 수 있다. 일 실시 예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(501, 502)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(510)는 제 1 전송 회로(511, TX), 제 2 전송 회로(513, TX) 및 수신 회로(514, RX)를 포함할 수 있다. 상기 제 1 전송 회로(511)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 1 버스(501)를 구동하여 상기 제 2 반도체 장치(520)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(513)는 상기 제 2 버스(502)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 2 반도체 장치(520)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(510)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(514)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(514)는 상기 제 2 신호(TS2)와 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(514)는 도 1 및 도 4에 도시된 버퍼 회로(100, 400)를 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 수신 회로(522, RX), 전송 회로(523, TX) 및 제 2 수신 회로(524, RX)를 포함할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 버스(501)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(501)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(522)는 상기 제 1 신호(TS1)와 상기 제 1 신호의 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(501)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(522)는 상기 제 1 신호(TS1)와 제 2 기준전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(523)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 반도체 장치(520)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 1 반도체 장치(510)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(520)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(522, 524)는 도 1 및 도 4에 도시된 버퍼 회로(100, 400)를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 수신 회로(600)의 구성을 보여주는 도면이다. 상기 수신 회로(600)는 도 5에 도시된 수신 회로(514), 제 1 수신 회로(522) 및 제 2 수신 회로(524)로 각각 적용될 수 있다. 상기 수신 회로(600)는 연속 시간 선형 등화기(610, Continuous Time Linear Equalizer, CTLE) 및 등화 회로(620)를 포함할 수 있다. 상기 수신 회로(600)는 외부 버스(601) 또는 채널과 연결되고, 상기 외부 버스(601)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 수신 회로(600)는 상기 전송 신호(TS)로부터 내부 신호(IS)를 생성할 수 있다. 상기 외부 버스(601) 또는 채널의 고주파수 손실(high frequency loss), 리플렉션(reflection) 또는 크로스 토크(crosstalk)로 인한 심볼간 간섭 (Inter Symbol Interference, ISI)이 상기 전송 신호(TS)에 발생될 수 있다. 따라서, 이전에 전송된 신호로 인해 다음에 전송될 신호에 프리커서(precursor) 간섭을 발생시킬 수 있다. 상기 연속 시간 선형 등화기(610) 및 등화 회로(620)는 상기 프리커서 간섭을 최소화시키기 위해 사용될 수 있다.
상기 연속 시간 선형 등화기(610)는 상기 외부 버스(601)와 연결되어 상기 외부 버스(601)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 연속 시간 선형 등화기(610)는 상기 전송 신호(TS)를 차동 증폭 하여 수신 신호 쌍(RS, RSB)을 생성할 수 있다. 상기 수신 신호 쌍은 수신 신호(RS)와 상보 신호(RSB)를 포함할 수 있다. 상기 연속 시간 선형 등화기(610)는 직류 이득을 감소시키는 대신 교류 이득을 증가시켜 상기 전송 신호(TS)의 레벨이 천이되는 것을 정확하게 증폭하여 상기 수신 신호(RS)를 생성할 수 있다. 상기 전송 신호(TS)는 상보 신호(TSB)와 함께 차동 신호 쌍으로 전송될 수도 있고, 싱글 엔디드 신호로 전송될 수 있다. 상기 연속 시간 선형 등화기(610)는 상기 전송 신호(TS)와 상보 신호(TSB)를 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있고, 싱글 엔디드 신호로서 전송된 상기 전송 신호(TS)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있다. 도 1 및 도 4에 도시된 버퍼 회로(100, 400)는 상기 연속 시간 선형 등화기(610)로 적용될 수 있다.
상기 등화 회로(620)는 상기 수신 신호 쌍(RS, RSB)을 수신하여 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(620)는 상기 수신 신호 쌍(RS, RSB)에서 발생할 수 있는 프리커서 간섭을 제거시켜 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(620)는 상기 수신 회로(600)가 적용되는 반도체 장치의 특성에 따라 다양한 형태로 구현될 수 있다. 상기 등화 회로(620)는 결정 피드백 등화 회로 (decision feedback equalization circuit) 및 피드 포워드 등화 회로 (feed forward equalization circuit) 중 하나 이상을 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 고전압 레일 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터;
    상기 고전압 레일 및 제 1 출력 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터; 및
    상기 제 1 출력 노드, 상기 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 이득 조절 신호가 디스에이블되었을 때 버퍼 회로의 전체 이득을 증가시키고, 상기 이득 조절 신호가 인에이블되었을 때 상기 버퍼 회로의 교류 이득을 증가시키는 로드 회로를 포함하는 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 로드 회로는, 상기 제 2 출력 노드와 상기 저전압 레일 사이에 연결되는 제 1 액티브 인덕터;
    상기 제 1 출력 노드와 상기 저전압 레일 사이에 연결되는 제 2 액티브 인덕터; 및
    상기 이득 조절 신호에 기초하여 상기 제 1 액티브 인덕터와 상기 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함하는 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 제 1 액티브 인덕터는, 상기 제 2 출력 노드와 상기 저전압 레일 사이에 연결되는 제 1 트랜지스터; 및
    일 단이 상기 제 2 출력 노드와 연결되고, 타 단이 상기 제 1 트랜지스터의 게이트와 연결되는 제 1 저항 소자를 포함하는 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 제 2 액티브 인덕터는, 상기 제 1 출력 노드와 상기 저전압 레일 사이에 연결되는 제 2 트랜지스터; 및
    일 단이 상기 제 1 출력 노드와 연결되고, 타 단이 상기 제 2 트랜지스터의 게이트와 연결되는 제 2 저항 소자를 포함하고,
    상기 스위칭 회로는 상기 제 1 및 제 2 저항 소자의 타 단 사이에 연결되는 버퍼 회로.
  5. 제 1 항에 있어서,
    동작 정보에 기초하여 상기 이득 조절 신호를 생성하는 이득 제어 회로를 더 포함하는 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 동작 정보는, 클럭 신호의 주파수, 커맨드 어드레스 신호 및 패키지 정보 중 적어도 일부를 포함하는 버퍼 회로.
  7. 고전압 레일 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호를 수신하는 제 1 입력 트랜지스터;
    상기 고전압 레일 및 제 1 출력 노드 사이에 연결되고, 제 2 입력 신호를 수신하는 제 2 입력 트랜지스터;
    저전압 레일 및 상기 제 2 출력 노드 사이에 연결되는 제 1 액티브 인덕터;
    상기 저전압 레일 및 상기 제 1 출력 노드 사이에 연결되는 제 2 액티브 인덕터; 및
    이득 조절 신호에 기초하여 상기 제 1 및 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함하는 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 제 1 액티브 인덕터는, 상기 제 2 출력 노드와 상기 저전압 레일 사이에 연결되는 제 1 트랜지스터; 및
    일 단이 상기 제 2 출력 노드와 연결되고, 타 단이 상기 제 1 트랜지스터의 게이트와 연결되는 제 1 저항 소자를 포함하는 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 제 2 액티브 인덕터는, 상기 제 1 출력 노드와 상기 저전압 레일 사이에 연결되는 제 2 트랜지스터; 및
    일 단이 상기 제 1 출력 노드와 연결되고, 타 단이 상기 제 2 트랜지스터의 게이트와 연결되는 제 2 저항 소자를 포함하고,
    상기 스위칭 회로는 상기 제 1 및 제 2 저항 소자의 타 단 사이에 연결되는 버퍼 회로.
  10. 제 7 항에 있어서,
    클럭 신호의 주파수, 커맨드 어드레스 신호 및 패키지 정보 중 적어도 일부에 기초하여 상기 이득 조절 신호를 생성하는 이득 제어 회로를 더 포함하는 버퍼 회로.
  11. 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 입력 트랜지스터;
    제 1 출력 노드 및 상기 저전압 레일 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 2 입력 트랜지스터; 및
    상기 제 1 출력 노드, 상기 제 2 출력 노드 및 고전압 레일 사이에 연결되고, 이득 조절 신호가 디스에이블되었을 때 버퍼 회로의 전체 이득을 증가시키고, 상기 이득 조절 신호가 인에이블되었을 때 상기 버퍼 회로의 교류 이득을 증가시키는 로드 회로를 포함하는 버퍼 회로.
  12. 제 11 항에 있어서,
    상기 로드 회로는, 상기 고전압 레일과 상기 제 2 출력 노드 사이에 연결되는 제 1 액티브 인덕터;
    상기 고전압 레일과 상기 제 1 출력 노드 사이에 연결되는 제 2 액티브 인덕터; 및
    상기 이득 조절 신호에 기초하여 상기 제 1 액티브 인덕터와 상기 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함하는 버퍼 회로.
  13. 제 12 항에 있어서,
    상기 제 1 액티브 인덕터는, 상기 고전압 레일과 상기 제 2 출력 노드 사이에 연결되는 제 1 트랜지스터; 및
    일 단이 상기 제 2 출력 노드와 연결되고, 타 단이 상기 제 1 트랜지스터의 게이트와 연결되는 제 1 저항 소자를 포함하는 버퍼 회로.
  14. 제 13 항에 있어서,
    상기 제 2 액티브 인덕터는, 상기 고전압 레일과 상기 제 1 출력 노드 사이에 연결되는 제 2 트랜지스터; 및
    일 단이 상기 제 1 출력 노드와 연결되고, 타 단이 상기 제 2 트랜지스터의 게이트와 연결되는 제 2 저항 소자를 포함하고,
    상기 스위칭 회로는 상기 제 1 및 제 2 저항 소자의 타 단 사이에 연결되는 버퍼 회로.
  15. 제 11 항에 있어서,
    클럭 신호의 주파수, 커맨드 어드레스 신호 및 패키지 정보 중 적어도 일부에 기초하여 상기 이득 조절 신호를 생성하는 이득 제어 회로를 더 포함하는 버퍼 회로.
  16. 제 2 출력 노드 및 저전압 레일 사이에 연결되고, 제 1 입력 신호를 수신하는 제 1 입력 트랜지스터;
    제 1 출력 노드 및 상기 저전압 레일 사이에 연결되고, 제 2 입력 신호를 수신하는 제 2 입력 트랜지스터;
    고전압 레일 및 상기 제 2 출력 노드 사이에 연결되는 제 1 액티브 인덕터;
    상기 고전압 레일 및 상기 제 1 출력 노드 사이에 연결되는 제 2 액티브 인덕터; 및
    이득 조절 신호에 기초하여 상기 제 1 및 제 2 액티브 인덕터를 선택적으로 연결하는 스위칭 회로를 포함하는 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 제 1 액티브 인덕터는, 상기 고전압 레일 및 상기 제 2 출력 노드 사이에 연결되는 제 1 트랜지스터; 및
    일 단이 상기 제 2 출력 노드와 연결되고, 타 단이 상기 제 1 트랜지스터의 게이트와 연결되는 제 1 저항 소자를 포함하는 버퍼 회로.
  18. 제 17 항에 있어서,
    상기 제 2 액티브 인덕터는, 상기 고전압 레일 및 상기 제 1 출력 노드 사이에 연결되는 제 2 트랜지스터; 및
    일 단이 상기 제 1 출력 노드와 연결되고, 타 단이 상기 제 2 트랜지스터의 게이트와 연결되는 제 2 저항 소자를 포함하고,
    상기 스위칭 회로는 상기 제 1 및 제 2 저항 소자의 타 단 사이에 연결되는 버퍼 회로.
  19. 제 16 항에 있어서,
    클럭 신호의 주파수, 커맨드 어드레스 신호 및 패키지 정보 중 적어도 일부에 기초하여 상기 이득 조절 신호를 생성하는 이득 제어 회로를 더 포함하는 버퍼 회로.
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