CN115733484A - 可调整增益的缓冲电路、包括其的接收电路和半导体装置 - Google Patents
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Abstract
本申请公开了缓冲电路、包括其的接收电路和半导体装置。该缓冲电路接收第一输入信号和第二输入信号以生成第一输出信号和第二输出信号。缓冲电路包括负载电路。负载电路接收增益调整信号。负载电路在增益调整信号被禁止时增加缓冲电路的总增益，并且在增益调整信号被使能时增加缓冲电路的AC增益。
Description
相关申请的交叉引用
本申请要求于2021年8月30日向韩国知识产权局提交的申请号为10-2021-0114739的韩国专利申请的优先权，其全部内容通过引用合并于本文中如同全文阐述。
技术领域
各种实施例总体上涉及集成电路技术，并且更具体地，涉及缓冲电路以及包括其的接收电路和半导体装置。
背景技术
电子设备包括许多电子元件，而作为电子设备的计算机系统包括许多各自由半导体构成的半导体装置。构成计算机系统的半导体装置可以通过发送和接收时钟信号和数据来彼此通信。每个半导体装置可以包括缓冲电路，该缓冲电路被配置为放大输入信号和/或缓冲输入信号以生成输出信号。一般的缓冲电路可以是差分放大器，该差分放大器被配置为差分地放大正输入信号和负输入信号以生成输出信号。随着半导体装置的操作速度增加，由缓冲电路生成的输出信号的占空比易于失真。尽管提出了包括被配置为调整输出信号的占空比的电路的缓冲电路，但是缓冲电路的增益和带宽可能由于包括在缓冲电路中的电路的负载而减小。
发明内容
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管和负载电路。第一输入晶体管可以耦接在高电压轨与第二输出节点之间，并且可以被配置为基于第一输入信号来改变第二输出节点的电压电平。第二输入晶体管可以耦接在高电压轨与第一输出节点之间，并且可以被配置为基于第二输入信号来改变第一输出节点的电压电平。负载电路可以耦接在第一输出节点、第二输出节点和低电压轨之间，并且可以被配置为在增益调整信号被禁止时增加缓冲电路的总增益，并且可以被配置为在增益调整信号被使能时增加缓冲电路的AC增益。
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管、第一有源电感器、第二有源电感器和开关电路。第一输入晶体管可以耦接在高电压轨与第二输出节点之间，并且可以被配置为接收第一输入信号。第二输入晶体管可以耦接在高电压轨与第一输出节点之间，并且可以被配置为接收第二输入信号。第一有源电感器可以耦接在第二输出节点与低电压轨之间。第二有源电感器可以耦接在第一输出节点与低电压轨之间。开关电路可以被配置为基于增益调整信号将第一有源电感器选择性地耦接至第二有源电感器。
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管和负载电路。第一输入晶体管可以耦接在第二输出节点与低电压轨之间，并且可以被配置为基于第一输入信号来改变第二输出节点的电压电平。第二输入晶体管可以耦接在第一输出节点与低电压轨之间，并且可以被配置为基于第二输入信号来改变第一输出节点的电压电平。负载电路可以耦接在第一输出节点、第二输出节点和高电压轨之间，可以被配置为在增益调整信号被禁止时增加缓冲电路的总增益，并且可以被配置为在增益调整信号被使能时增加缓冲电路的AC增益。
在一个实施例中，缓冲电路可以包括第一输入晶体管、第二输入晶体管、第一有源电感器、第二有源电感器和开关电路。第一输入晶体管可以耦接在第二输出节点与低电压轨之间，并且可以被配置为接收第一输入信号。第二输入晶体管可以耦接在第一输出节点与低电压轨之间，并且可以被配置为接收第二输入信号。第一有源电感器可以耦接在高电压轨与第二输出节点之间。第二有源电感器可以耦接在高电压轨与第一输出节点之间。开关电路可以被配置为基于增益调整信号将第一有源电感器选择性地耦接至第二有源电感器。
附图说明
图1是示出根据实施例的缓冲电路的配置的图。
图2是示出根据实施例的缓冲电路的增益变化的曲线图。
图3是示出根据实施例的缓冲电路的操作的时序图。
图4是示出根据实施例的缓冲电路的配置的图。
图5是示出根据实施例的半导体系统的配置的图。
图6是示出根据实施例的接收电路的配置的图。
具体实施方式
图1是示出根据实施例的缓冲电路100的配置的图。参见图1，缓冲电路100可以接收第一输入信号IN1和第二输入信号IN2，以生成第一输出信号OUT1和第二输出信号OUT2。第二输入信号IN2可以是第一输入信号IN1的互补信号并且可以具有与第一输入信号IN1相反的逻辑电平。在一个实施例中，第二输入信号IN2可以是参考电压。参考电压可以具有对应于电压范围的中间的电压电平，该电压范围是第一输入信号IN1摆动的范围。第二输出信号OUT2可以是第一输出信号OUT1的互补信号并且可以具有与第一输出信号OUT1相反的逻辑电平。第一输出信号OUT1可以是正输出信号，而第二输出信号OUT2可以是负输出信号。缓冲电路100可以耦接至高电压轨101和低电压轨102以进行操作。可以经由高电压轨101施加第一电源电压VH，并且可以经由低电压轨102施加第二电源电压VL。第二电源电压VL可以具有低于第一电源电压VH的电压电平。例如，第一电源电压VH可以是供电电压，而第二电源电压VL可以是接地电压。缓冲电路100可以基于第一输入信号IN1和第二输入信号IN2来改变第一输出节点OP和第二输出节点ON的电压电平，从而生成第一输出信号OUT1和第二输出信号OUT2。第一输出节点OP可以是正输出节点，而第二输出节点ON可以是负输出节点。缓冲电路100可以是差分放大器，其被配置为差分地放大第一输入信号IN1和第二输入信号IN2以生成第一输出信号OUT1和第二输出信号OUT2。
缓冲电路100还可以接收增益调整信号GAS。基于增益调整信号GAS，缓冲电路100可以增加缓冲电路100的总增益或者可以增加缓冲电路100的交流(AC)增益。总增益可以是直流(DC)增益并且可以在相对低的频率下获得。AC增益可以在相对高的频率下获得。基于增益调整信号GAS，缓冲电路100可以增加缓冲电路100的总增益，以增加第一输出信号OUT1和第二输出信号OUT2的有效持续时间。基于增益调整信号GAS，缓冲电路100可以增加缓冲电路100的AC增益，以调整第一输出信号OUT1与第二输出信号OUT2的占空比。缓冲电路100可以根据包括缓冲电路100的半导体装置的操作状态来增加总增益或AC增益。
缓冲电路100可以包括第一输入晶体管111、第二输入晶体管112和负载电路120。第一输入晶体管111可以耦接在高电压轨101与第二输出节点ON之间，并且第一输入晶体管111可以接收第一输入信号IN1。基于第一输入信号IN1，第一输入晶体管111可以改变第二输出节点ON的电压电平。第二输出信号OUT2可以经由第二输出节点ON输出。第二输入晶体管112可以耦接在高电压轨101与第一输出节点OP之间，并且第二输入晶体管112可以接收第二输入信号IN2。基于第二输入信号IN2，第二输入晶体管112可以改变第一输出节点OP的电压电平。第一输出信号OUT1可以经由第一输出节点OP输出。
第一输入晶体管111和第二输入晶体管112中的每一个可以是P沟道MOS晶体管。当第一输入信号IN1具有可以被确定为逻辑低电平的足够低的电压电平时，第一输入晶体管111可以将第二输出节点ON的电压电平改变为第一电源电压VH的电压电平。当第二输入信号IN2具有可以被确定为逻辑低电平的足够低的电压电平时，第二输入晶体管112可以将第一输出节点OP的电压电平改变为第一电源电压VH的电压电平。第一输入晶体管111可以在其源极处耦接至高电压轨101，可以在其漏极处耦接至第二输出节点ON，并且可以在其栅极处接收第一输入信号IN1。第二输入晶体管112可以在其源极处耦接至高电压轨101，可以在其漏极处耦接至第一输出节点OP，并且可以在其栅极处接收第二输入信号IN2。
负载电路120可以耦接在第一输出节点OP、第二输出节点ON和低电压轨102之间。根据第一输出节点OP和第二输出节点ON的电压电平，负载电路120可以将第一输出节点OP和第二输出节点ON耦接至低电压轨102，以降低第一输出节点OP和第二输出节点ON的电压电平。负载电路120可以接收增益调整信号GAS。基于增益调整信号GAS，负载电路120可以增加缓冲电路100的总增益或缓冲电路100的AC增益。例如，负载电路120可以在增益调整信号GAS被禁止时增加缓冲电路100的总增益，并且可以在增益调整信号GAS被使能时增加缓冲电路100的AC增益。例如，增益调整信号GAS可以被使能为逻辑低电平。
负载电路120可以包括第一有源电感器121、第二有源电感器122和开关电路123。第一有源电感器121可以耦接在第二输出节点ON与低电压轨102之间。第二有源电感器122可以耦接在第一输出节点OP与低电压轨102之间。开关电路123可以接收增益调整信号GAS。基于增益调整信号GAS，开关电路123可以选择性地将第一有源电感器121和第二有源电感器122彼此耦接。当增益调整信号GAS被禁止时，开关电路123可以将第一有源电感器121与第二有源电感器122彼此电耦接。当增益调整信号GAS被使能时，开关电路123可以将第一有源电感器121与第二有源电感器122电隔离。
第一有源电感器121可以包括第一晶体管N1和第一电阻元件R11。第一晶体管N1可以耦接在第二输出节点ON与低电压轨102之间。第一电阻元件R11可以在其一端耦接至第二输出节点ON并且可以在其另一端耦接至第一晶体管N1的栅极。第一晶体管N1可以是N沟道MOS晶体管。第一晶体管N1可以在其漏极处耦接至第二输出节点ON，可以在其源极处耦接至低电压轨102，并且可以在其栅极处耦接至第一电阻元件R11的另一端。
第二有源电感器122可以包括第二晶体管N2和第二电阻元件R12。第二晶体管N2可以耦接在第一输出节点OP与低电压轨102之间。第二电阻元件R12可以在其一端耦接至第一输出节点OP并且可以在其另一端耦接至第二晶体管N2的栅极。第二晶体管N2可以是N沟道MOS晶体管。第二晶体管N2可以在其漏极处耦接至第一输出节点OP，可以在其源极处耦接至低电压轨102，并且可以在其栅极处耦接至第二电阻元件R12的上述另一端。
开关电路123可以包括开关晶体管ST1。开关晶体管ST1可以耦接在第一电阻元件R11的端部与第二电阻元件R12的端部之间，第一电阻元件R11的端部和第二电阻元件R12的端部分别耦接至第一晶体管N1的栅极和第二晶体管N2的栅极。开关晶体管ST1可以在其栅极处接收增益调整信号GAS。开关晶体管ST1可以是N沟道MOS晶体管。开关晶体管ST1可以在其漏极和源极中的一者处耦接至第一晶体管N1的栅极和第一电阻元件R11的另一端，并且开关晶体管ST1可以在其漏极和源极中的另一者处耦接至第二晶体管N2的栅极和第二电阻元件R12的另一端。
缓冲电路100还可以包括增益控制电路130。增益控制电路130可以接收操作信息OPI，以提供增益调整信号GAS。操作信息OPI可以是表示包括缓冲电路100的半导体装置的各种操作参数的任何信息。例如，操作信息OPI可以包括命令地址信号CA、封装信息PKG和时钟信号CLK的频率中的至少一个。增益控制电路130可以至少部分地基于命令地址信号CA、封装信息PKG和时钟信号CLK的频率来生成增益调整信号GAS。时钟信号CLK的频率可以是关于半导体装置的操作速度的信息。增益控制电路130可以基于时钟信号CLK的频率来生成增益调整信号GAS。时钟信号CLK的频率可以与半导体装置的操作速度有关。半导体装置的操作速度可以随着时钟信号CLK的频率变得更高而变得更快，并且可以随着时钟信号CLK的频率变得更低而变得更慢。例如，增益控制电路130可以在时钟信号CLK的频率相对低时将增益调整信号GAS保持为禁止。增益控制电路130可以在时钟信号CLK的频率较高时使能增益调整信号GAS。命令地址信号CA可以是用于指示半导体装置执行各种操作的信号。
命令地址信号CA可以包括用于指定缓冲电路100的操作模式的信息。例如，增益控制电路130可以在接收到具有关于第一操作模式的信息的命令地址信号CA时，将增益调整信号GAS保持为禁止。增益控制电路130可以在接收到具有关于第二操作模式的信息的命令地址信号CA时，使能增益调整信号GAS。第一操作模式可以是用于增加缓冲电路100的总增益的模式，并且第二操作模式可以是用于增加缓冲电路100的AC增益的模式。基于命令地址信号CA，增益控制电路130可以调整增益调整信号GAS被使能的时间点。例如，当半导体装置以高速操作并且命令地址信号CA指示半导体装置执行写操作时，增益控制电路130可以在增益控制电路130接收到命令地址信号CA的时间点之后经过预定时间量时使能增益调整信号GAS。缓冲电路100可以在半导体装置的写操作期间接收第一输入信号IN1和/或第二输入信号IN2。预定时间量可以是时延并且可以表示从命令地址信号CA被输入到半导体装置至第一输入信号IN1和/或第二输入信号IN2被输入到缓冲电路100的延迟时间。
封装信息PKG可以包括关于半导体装置的信号传输特性的信息。例如，当缓冲电路100在层叠封装(Package on Package，PoP)的半导体装置内部接收到第一输入信号IN1和/或第二输入信号IN2时，封装信息PKG可以具有逻辑高电平。在层叠封装中，尽管信号路径的负载可能小并且经由信号路径传送的信号的摆动范围可能大，但由于信号以高速传送，因此可能需要占空比调整操作。因此，增益控制电路130可以基于具有逻辑高电平的封装信息PKG来使能增益调整信号GAS。当缓冲电路100在多芯片封装(Multi-Chip Package，MCP)的半导体装置内部接收到第一输入信号IN1和/或第二输入信号IN2时，封装信息PKG可以具有逻辑低电平。在多芯片封装中，尽管信号路径的负载可能大并且经由信号路径传送的信号的摆动范围可能小，但由于信号以低速传送，因此可能需要高增益而不是占空比调整操作。因此，增益控制电路130可以基于具有逻辑低电平的封装信息PKG来禁止增益调整信号GAS。
缓冲电路100还可以包括使能晶体管140。基于缓冲使能信号ENB，使能晶体管140可以将高电压轨101耦接至第一输入晶体管111和第二输入晶体管112中的每一个。当使能晶体管140根据缓冲使能信号ENB导通时，第一电源电压VH可以被提供至第一输入晶体管111和第二输入晶体管112。缓冲使能信号ENB可以被使能为逻辑低电平，以激活缓冲电路100。缓冲使能信号ENB可以由具有缓冲电路100的半导体装置提供。使能晶体管140可以是P沟道MOS晶体管。使能晶体管140可以在其源极处耦接至高电压轨101，可以在其漏极处共同耦接至第一输入晶体管111的源极和第二输入晶体管112的源极，并且可以在其栅极处接收缓冲使能信号ENB。
图2是示出根据实施例的缓冲电路的增益变化的曲线图。参见图1和图2，当增益调整信号GAS被禁止为逻辑高电平(“H”)时，开关晶体管ST1可以导通，并且第一有源电感器121和第二有源电感器122可以彼此耦接。当第一有源电感器121和第二有源电感器122彼此耦接时，缓冲电路100可以具有自偏置放大器的结构，因此缓冲电路100可以具有相对高的总增益和/或DC增益。缓冲电路100的增益可以在相对低的频率范围保持为相对高的值，并且可以在相对高的频率范围减小。当增益调整信号GAS被使能为逻辑低电平(“L”)时，开关晶体管ST1可以被截止，并且第一有源电感器121和第二有源电感器122可以彼此电隔离。因此，缓冲电路100的总增益和/或DC增益可以减小。然而，缓冲电路100的AC增益可能增加。在增益调整信号GAS被使能时的缓冲电路100的DC增益可以小于在增益调整信号GAS被禁止时的缓冲电路100的DC增益。然而，缓冲电路100可以在相对高的频率范围具有相对高的增益。也就是说，由于第一有源电感器121和第二有源电感器122彼此电隔离，因此缓冲电路100的增益中可能会出现电感峰化，并且缓冲电路100的AC增益与缓冲电路100的DC增益相比可以具有相对高的值。
图3是示出根据实施例的缓冲电路的操作的时序图。在下文中，将公开参考图1至图2描述的缓冲电路100的操作。图3将第一输入信号IN1和第二输入信号IN2例示为差分信号，并且将第二输入信号IN2例示为第一输入信号IN1的互补信号。缓冲电路100可以差分地放大第一输入信号IN1和第二输入信号IN2，以生成具有与第一输入信号IN1对应的逻辑电平的第一输出信号OUT1和具有与第二输入信号IN2对应的逻辑电平的第二输出信号OUT2。当增益调整信号GAS被禁止时，开关晶体管ST1可以被导通并且缓冲电路100可以具有相对高的总增益和/或DC增益。缓冲电路100可以差分地放大第一输入信号IN1和第二输入信号IN2，以生成在比第一输入信号IN1和第二输入信号IN2摆动的范围更大的范围内摆动的第一输出信号OUT1和第二输出信号OUT2。然而，由于第一输入信号IN1和第二输入信号IN2的特性仍然保留在第一输出信号OUT1和第二输出信号OUT2中，所以在第一输入信号IN1和第二输入信号IN2的占空比失真为60:40的比率时，第一输出信号OUT1和第二输出信号OUT2的占空比可以保持为60:40的比率。占空比可以是第一输入信号IN1或第一输出信号OUT1的逻辑高电平脉冲部分与第二输入信号IN2或第二输出信号OUT2的逻辑高电平脉冲部分之间的比率。
当增益调整信号GAS被使能时，开关晶体管ST1可以被截止并且缓冲电路100可以具有大于DC增益的AC增益。当AC增益增加时，随着第一输出信号OUT1和第二输出信号OUT2的逻辑电平转变，第一输出信号OUT1和第二输出信号OUT2中可能出现电感峰化。当在第一输出信号OUT1和第二输出信号OUT2的逻辑电平转换的时间点处第一输出信号OUT1和第二输出信号OUT2中出现电感峰化时，第一输出信号OUT1和第二输出信号OUT2的占空比可以被调整。因此，第一输出信号OUT1和第二输出信号OUT2的占空比可以被调整为50:50的比率。
图4是示出根据实施例的缓冲电路400的配置的图。参见图4，缓冲电路400可以接收第一输入信号IN1和第二输入信号IN2，以生成第一输出信号OUT1和第二输出信号OUT2。第二输入信号IN2可以是第一输入信号IN1的互补信号并且可以具有与第一输入信号IN1相反的逻辑电平。在一个实施例中，第二输入信号IN2可以是参考电压。参考电压可以具有对应于电压范围的中间的电压电平，该电压范围是第一输入信号IN1摆动的范围。第二输出信号OUT2可以是第一输出信号OUT1的互补信号并且可以具有与第一输出信号OUT1相反的逻辑电平。缓冲电路400可以耦接至高电压轨401和低电压轨402以进行操作。可以经由高电压轨401施加第一电源电压VH，并且可以通过低电压轨402施加第二电源电压VL。第二电源电压VL可以具有低于第一电源电压VH的电压电平。例如，第一电源电压VH可以是供电电压，而第二电源电压VL可以是接地电压。缓冲电路400可以基于第一输入信号IN1和第二输入信号IN2来改变第一输出节点OP和第二输出节点ON的电压电平，从而生成第一输出信号OUT1和第二输出信号OUT2。缓冲电路400可以是差分放大器，其被配置为差分地放大第一输入信号IN1和第二输入信号IN2，以生成第一输出信号OUT1和第二输出信号OUT2。
缓冲电路400还可以接收增益调整信号GASB。基于增益调整信号GASB，缓冲电路400可以增加缓冲电路400的总增益或者可以增加缓冲电路400的AC增益。基于增益调整信号GASB，缓冲电路400可以增加缓冲电路400的总增益，以增加第一输出信号OUT1和第二输出信号OUT2的有效持续时间。基于增益调整信号GASB，缓冲电路400可以增加缓冲电路400的AC增益，以调整第一输出信号OUT1和第二输出信号OUT2的占空比。
第一输入晶体管411可以耦接在第二输出节点ON与低电压轨402之间，并且可以接收第一输入信号IN1。基于第一输入信号IN1，第一输入晶体管411可以改变第二输出节点ON的电压电平。第二输出信号OUT2可以经由第二输出节点ON输出。第二输入晶体管412可以耦接在第一输出节点OP与低电压轨402之间，并且可以接收第二输入信号IN2。基于第二输入信号IN2，第二输入晶体管412可以改变第一输出节点OP的电压电平。第一输出信号OUT1可以经由第一输出节点OP输出。
第一输入晶体管411和第二输入晶体管412中的每一个可以是N沟道MOS晶体管。当第一输入信号IN1具有可以被确定为逻辑高电平的足够高的电压电平时，第一输入晶体管411可以将第二输出节点ON的电压电平改变为第二电源电压VL的电压电平。当第二输入信号IN2具有可以被确定为逻辑高电平的足够高的电压电平时，第二输入晶体管412可以将第一输出节点OP的电压电平改变为第二电源电压VL的电压电平。第一输入晶体管411可以在其漏极处耦接至第二输出节点ON，可以在其源极处耦接至低电压轨402，并且可以在其栅极处接收第一输入信号IN1。第二输入晶体管412可以在其漏极处耦接至第一输出节点OP，可以在其源极处耦接至低电压轨402，并且可以在其栅极处接收第二输入信号IN2。
负载电路420可以耦接在第一输出节点OP、第二输出节点ON与高电压轨401之间。根据第一输出节点OP和第二输出节点ON的电压电平，负载电路420可以将第一输出节点OP和第二输出节点ON耦接至高电压轨401，以升高第一输出节点OP的电压电平和第二输出节点ON的电压电平。负载电路420可以接收增益调整信号GASB。基于增益调整信号GASB，负载电路420可以增加缓冲电路400的总增益或缓冲电路400的AC增益。例如，负载电路420可以在增益调整信号GASB被禁止时增加缓冲电路400的总增益，并且可以在增益调整信号GASB被使能时增加缓冲电路400的AC增益。例如，增益调整信号GASB可以被使能为逻辑高电平。
负载电路420可以包括第一有源电感器421、第二有源电感器422和开关电路423。第一有源电感器421可以耦接在高电压轨401与第二输出节点ON之间。第二有源电感器422可以耦接在高电压轨401与第一输出节点OP之间。开关电路423可以接收增益调整信号GASB。基于增益调整信号GASB，开关电路423可以选择性地将第一有源电感器421与第二有源电感器422彼此耦接。当增益调整信号GASB被禁止时，开关电路423可以将第一有源电感器421与第二有源电感器422彼此电耦接。当增益调整信号GASB被使能时，开关电路423可以将第一有源电感器421与第二有源电感器422彼此电隔离。
第一有源电感器421可以包括第一晶体管P1和第一电阻元件R21。第一晶体管P1可以耦接在高电压轨401与第二输出节点ON之间。第一电阻元件R21可以在其一端耦接至第二输出节点ON并且可以在其另一端耦接至第一晶体管P1的栅极。第一晶体管P1可以是P沟道MOS晶体管。第一晶体管P1可以在其源极处耦接至高电压轨401，可以在其漏极处耦接至第二输出节点ON，并且可以在其栅极处耦接至第一电阻元件R21的另一端。
第二有源电感器422可以包括第二晶体管P2和第二电阻元件R22。第二晶体管P2可以耦接在高电压轨401与第一输出节点OP之间。第二电阻元件R22可以在其一端耦接至第一输出节点OP并且可以在其另一端耦接至第二晶体管P2的栅极。第二晶体管P2可以是P沟道MOS晶体管。第二晶体管P2可以在其源极处耦接至高电压轨401，可以在其漏极处耦接至第一输出节点OP，并且可以在其栅极处耦接至第二电阻元件R22的上述另一端。
开关电路423可以包括开关晶体管ST2。开关晶体管ST2可以耦接在第一电阻元件R21的端部和第二电阻元件R22的端部之间，第一电阻元件R21的端部和第二电阻元件R22的端部分别耦接至第一晶体管P1的栅极和第二晶体管P2的栅极。开关晶体管ST2可以在其栅极处接收增益调整信号GASB。开关晶体管ST2可以是P沟道MOS晶体管。开关晶体管ST2可以在其漏极和源极中的一者处耦接至第一晶体管P1的栅极和第一电阻元件R21的另一端，并且开关晶体管ST2可以在其漏极和源极中的另一者处耦接至第二晶体管P2的栅极和第二电阻元件R22的另一端。
缓冲电路400还可以包括增益控制电路430。增益控制电路430可以接收操作信息OPI以提供增益调整信号GASB。操作信息OPI可以是表示包括缓冲电路400的半导体装置的各种操作参数的任何信息。例如，操作信息OPI可以包括命令地址信号CA、封装信息PKG和时钟信号CLK的频率中的至少一个。增益控制电路430可以至少部分地基于命令地址信号CA、封装信息PKG和时钟信号CLK的频率来生成增益调整信号GASB。当时钟信号CLK的频率相对低时，增益控制电路430可以将增益调整信号GASB保持为禁止。当时钟信号CLK的频率相对高时，增益控制电路430可以使能增益调整信号GASB。
增益控制电路430可以在接收到具有关于第一操作模式的信息的命令地址信号CA时，保持禁止的增益调整信号GASB。增益控制电路430可以在接收到具有关于第二操作模式的信息的命令地址信号CA时，使能增益调整信号GASB。基于命令地址信号CA，增益控制电路430可以调整增益调整信号GASB被使能的时间点。例如，当半导体装置以高速操作并且命令地址信号CA指示半导体装置执行写操作时，增益控制电路430可以在增益控制电路430接收到命令地址信号CA的时间点之后经过预定时间量时，使能增益调整信号GASB。
当缓冲电路400在层叠封装(Package on Package，PoP)的半导体装置内部接收到第一输入信号IN1和/或第二输入信号IN2时，封装信息PKG可以具有逻辑高电平。增益控制电路430可以基于具有逻辑高电平的封装信息PKG来使能增益调整信号GASB。当缓冲电路400在多芯片封装(Multi-Chip Package，MCP)的半导体装置内部接收到第一输入信号IN1和/或第二输入信号IN2时，封装信息PKG可以具有逻辑低电平。增益控制电路430可以基于具有逻辑低电平的封装信息PKG来禁止增益调整信号GASB。
缓冲电路400还可以包括使能晶体管440。基于缓冲使能信号EN，使能晶体管440可以将低电压轨402耦接至第一输入晶体管411和第二输入晶体管412中的每一个。当使能晶体管440根据缓冲使能信号EN导通时，第二电源电压VL可以被提供至第一输入晶体管411和第二输入晶体管412。缓冲使能信号EN可以被使能为逻辑高电平以激活缓冲电路400。缓冲使能信号EN可以由具有缓冲电路400的半导体装置提供。使能晶体管440可以是N沟道MOS晶体管。使能晶体管440可以在其漏极处共同耦接至第一输入晶体管411的源极和第二输入晶体管412的源极，可以在其源极处耦接至低电压轨402，并且可以在其栅极处接收缓冲使能信号EN。
图5是示出根据实施例的半导体系统5的配置的图。参见图5，半导体系统5可以包括第一半导体装置510和第二半导体装置520。第一半导体装置510可以提供第二半导体装置520操作所需的各种控制信号。第一半导体装置510可以包括各种类型的主机器件。例如，第一半导体装置510可以是主机器件，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)以及存储器控制器。例如，第二半导体装置520可以是存储器件，并且存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括：只读存储器(ROM)、可编程ROM(PROM)、电可擦可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
第二半导体装置520可以经由第一总线501和第二总线502耦接至第一半导体装置510。第一总线501和第二总线502中的每一个可以是用于传送信号的信号传输路径、链路或通道。第一总线501可以是单向总线。第一半导体装置510可以经由第一总线501将第一信号TS1发送至第二半导体装置520，并且耦接至第一总线501的第二半导体装置520可以接收由第一总线501传送的第一信号TS1。例如，第一信号TS1可以包括控制信号，诸如命令信号、时钟信号、地址信号等。第二总线502可以是双向总线。经由第二总线502，第一半导体装置510可以将第二信号TS2提供至第二半导体装置520或者可以从第二半导体装置520接收第二信号TS2。经由第二总线502，第二半导体装置520可以将第二信号TS2提供至第一半导体装置510或者可以从第一半导体装置510接收第二信号TS2。例如，第二信号TS2可以是数据。在一个实施例中，第一信号TS1和第二信号TS2可以作为差分信号与互补信号TS1B和TS2B一起分别经由第一总线501和第二总线502传送。在一个实施例中，第一信号TS1和第二信号TS2可以作为单端信号分别经由第一总线501和第二总线502传送。
第一半导体装置510可以包括：第一发送电路(TX)511、第二发送电路(TX)513和接收电路(RX)514。第一发送电路511可以耦接至第一总线501。基于第一半导体装置510的内部信号，第一发送电路511可以驱动第一总线501以将第一信号TS1提供至第二半导体装置520。第二发送电路513可以耦接至第二总线502。基于第一半导体装置510的内部信号，第二发送电路513可以驱动第二总线502以将第二信号TS2提供至第二半导体装置520。接收电路514可以耦接至第二总线502。接收电路514可以经由第二总线502接收从第二半导体装置520传送的第二信号TS2。接收电路514可以差分地放大经由第二总线502传送的第二信号TS2，以生成要在第一半导体装置510内使用的内部信号。当经由第二总线502被传送成对的差分信号时，接收电路514可以差分地放大第二信号TS2和第二信号TS2的互补信号TS2B以生成内部信号。当经由第二总线502被传送单端信号时，接收电路514可以差分地放大第二信号TS2和第一参考电压VREF1以生成内部信号。第一参考电压VREF1可以具有对应于电压范围的中间的电压电平，该电压范围是第二信号TS2摆动的范围。接收电路514可以包括如图1和图4所示的缓冲电路100和400。
第二半导体装置520可以包括第一接收电路(RX)522、发送电路(TX)523和第二接收电路(RX)524。第一接收电路522可以耦接至第一总线501。第一接收电路522可以经由第一总线501接收从第一半导体装置510传送的第一信号TS1。第一接收电路522可以差分地放大经由第一总线501传送的第一信号TS1，以生成要在第二半导体装置520内使用的内部信号。当经由第一总线501被传送成对的差分信号时，第一接收电路522可以差分地放大第一信号TS1和第一信号TS1的互补信号TS1B以生成内部信号。当通过第一总线501被传送单端信号时，第一接收电路522可以差分地放大第一信号TS1和第二参考电压VREF2以生成内部信号。第二参考电压VREF2可以具有对应于电压范围的中间的电压电平，该电压范围是第一信号TS1摆动的范围。发送电路523可以耦接至第二总线502。基于第二半导体装置520的内部信号，发送电路523可以驱动第二总线502以将第二信号TS2提供至第一半导体装置510。第二接收电路524可以耦接至第二总线502。第二接收电路524可以经由第二总线502接收从第一半导体装置510传送的第二信号TS2。第二接收电路524可以差分地放大经由第二总线502传送的第二信号TS2，以生成要在第二半导体装置520内使用的内部信号。当经由第二总线502被传送成对的差分信号时，第二接收电路524可以差分地放大第二信号TS2和第二信号TS2的互补信号TS2B以生成内部信号。当经由第二总线502被传送单端信号时，第二接收电路524可以差分地放大第二信号TS2和第一参考电压VREF1以生成内部信号。第一接收电路522和第二接收电路524可以包括如图1和图4所示的缓冲电路100和400。
图6是示出根据实施例的接收电路600的配置的图。接收电路600可以被应用为如图5所示的接收电路514、第一接收电路522和第二接收电路524中的每一个。接收电路600可以包括连续时间线性均衡器(continuous time linear equalizer，CTLE)610和均衡电路620。接收电路600可以耦接至外部总线601或通道，并且可以接收经由外部总线601传送的发送信号TS。接收电路600可以从发送信号TS生成内部信号IS。由于外部总线601或通道的高频损耗、反射或串扰，发送信号TS可能经受符号间干扰(Inter Symbol Interference，ISI)。因此，由于先前发送的信号，随后要发送的信号可能会受到前兆干扰。为了最小化前兆干扰，可以提供连续时间线性均衡器610和均衡电路620。
连续时间线性均衡器610可以耦接至外部总线601并且可以接收经由外部总线601传送的发送信号TS。连续时间线性均衡器610可以差分地放大发送信号TS，以生成成对的接收信号RS和RSB。上述成对的接收信号可以包括接收信号RS和互补信号RSB。连续时间线性均衡器610可以减小DC增益并且增加AC增益，以精确地放大发送信号TS的电平转换并生成接收信号RS。发送信号TS可以作为成对的差分信号与互补信号TSB一起被传送，或者可以作为单端信号被传送。为了生成接收信号RS，连续时间线性均衡器610可以差分地放大发送信号TS和互补信号TSB，或者可以差分地放大作为单端信号传送的发送信号TS以及参考电压VREF。可以将图1和图4中所示的缓冲电路100和400应用为连续时间线性均衡器610。
均衡电路620可以接收成对的接收信号RS和RSB并且生成内部信号IS。均衡电路620可以去除在成对的接收信号RS和RSB中经历的前兆干扰，并且可以生成内部信号IS。均衡电路620可以根据应用了接收电路600的半导体装置的特性以各种形式实现。均衡电路620可以包括决策反馈均衡电路(DFE)和前馈均衡电路(FFE)中的至少一种。
尽管以上已经描述了某些实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，能够调整增益的缓冲电路、包括其的接收电路和半导体装置不应基于所描述的实施例来限制。相反，本文描述的能够调整增益的缓冲电路、包括其的接收电路和半导体装置应当仅根据结合以上描述和附图的所附权利要求来限制。
Claims (19)
1.一种缓冲电路，其包括：
第一输入晶体管，其耦接在高电压轨与第二输出节点之间，并且基于第一输入信号来改变所述第二输出节点的电压电平；
第二输入晶体管，其耦接在所述高电压轨与第一输出节点之间，并且基于第二输入信号来改变所述第一输出节点的电压电平；以及
负载电路，其耦接在所述第一输出节点、所述第二输出节点和低电压轨之间，并且在增益调整信号被禁止时增加所述缓冲电路的总增益，以及在所述增益调整信号被使能时增加所述缓冲电路的AC增益。
2.根据权利要求1所述的缓冲电路，其中，所述负载电路包括：
第一有源电感器，其耦接在所述第二输出节点与所述低电压轨之间；
第二有源电感器，其耦接在所述第一输出节点与所述低电压轨之间；以及
开关电路，其基于所述增益调整信号将所述第一有源电感器选择性地耦接至所述第二有源电感器。
3.根据权利要求2所述的缓冲电路，其中，所述第一有源电感器包括：
第一晶体管，其耦接在所述第二输出节点与所述低电压轨之间；以及
第一电阻元件，其耦接在所述第二输出节点与所述第一晶体管的栅极之间。
4.根据权利要求3所述的缓冲电路，其中，所述第二有源电感器包括：
第二晶体管，其耦接在所述第一输出节点与所述低电压轨之间；以及
第二电阻元件，其耦接在所述第一输出节点与所述第二晶体管的栅极之间，以及
其中，所述开关电路耦接在所述第一电阻元件的端部与所述第二电阻元件的端部之间，所述第一电阻元件的所述端部和所述第二电阻元件的所述端部分别耦接至所述第一晶体管的栅极和所述第二晶体管的栅极。
5.根据权利要求1所述的缓冲电路，还包括增益控制电路，所述增益控制电路基于操作信息来生成所述增益调整信号。
6.根据权利要求5所述的缓冲电路，其中，所述操作信息包括命令地址信号、封装信息和时钟信号的频率中的至少一个。
7.一种缓冲电路，其包括：
第一输入晶体管，其耦接在高电压轨与第二输出节点之间，并且接收第一输入信号；
第二输入晶体管，其耦接在所述高电压轨与第一输出节点之间，并且接收第二输入信号；
第一有源电感器，其耦接在所述第二输出节点与低电压轨之间；
第二有源电感器，其耦接在所述第一输出节点与所述低电压轨之间；以及
开关电路，其基于增益调整信号将所述第一有源电感器选择性地耦接至所述第二有源电感器。
8.根据权利要求7所述的缓冲电路，其中，所述第一有源电感器包括：
第一晶体管，其耦接在所述第二输出节点与所述低电压轨之间；以及
第一电阻元件，其耦接在所述第二输出节点与所述第一晶体管的栅极之间。
9.根据权利要求8所述的缓冲电路，其中，所述第二有源电感器包括：
第二晶体管，其耦接在所述第一输出节点与所述低电压轨之间；以及
第二电阻元件，其耦接在所述第一输出节点与所述第二晶体管的栅极之间，以及
其中，所述开关电路耦接在所述第一电阻元件的端部与所述第二电阻元件的端部之间，所述第一电阻元件的所述端部和所述第二电阻元件的所述端部分别耦接至所述第一晶体管的栅极和所述第二晶体管的栅极。
10.根据权利要求7所述的缓冲电路，还包括增益控制电路，所述增益控制电路至少部分地基于命令地址信号、封装信息和时钟信号的频率来生成所述增益调整信号。
11.一种缓冲电路，其包括：
第一输入晶体管，其耦接在第二输出节点与低电压轨之间，并且基于第一输入信号来改变所述第二输出节点的电压电平；
第二输入晶体管，其耦接在第一输出节点与所述低电压轨之间，并且基于第二输入信号来改变所述第一输出节点的电压电平；以及
负载电路，其耦接在所述第一输出节点、所述第二输出节点和高电压轨之间，在增益调整信号被禁止时增加所述缓冲电路的总增益，以及在所述增益调整信号被使能时增加所述缓冲电路的AC增益。
12.根据权利要求11所述的缓冲电路，其中，所述负载电路包括：
第一有源电感器，其耦接在所述高电压轨与所述第二输出节点之间；
第二有源电感器，其耦接在所述高电压轨与所述第一输出节点之间；以及
开关电路，其基于所述增益调整信号将所述第一有源电感器选择性地耦接至所述第二有源电感器。
13.根据权利要求12所述的缓冲电路，其中，所述第一有源电感器包括：
第一晶体管，其耦接在所述高电压轨与所述第二输出节点之间；以及
第一电阻元件，其耦接在所述第二输出节点与所述第一晶体管的栅极之间。
14.根据权利要求13所述的缓冲电路，其中，所述第二有源电感器包括：
第二晶体管，其耦接在所述高电压轨与所述第一输出节点之间；以及
第二电阻元件，其耦接在所述第一输出节点与所述第二晶体管的栅极之间，以及
其中，所述开关电路耦接在所述第一电阻元件的端部与所述第二电阻元件的端部之间，所述第一电阻元件的所述端部和所述第二电阻元件的所述端部分别耦接至所述第一晶体管的栅极和所述第二晶体管的栅极。
15.根据权利要求11所述的缓冲电路，还包括增益控制电路，所述增益控制电路至少部分地基于命令地址信号、封装信息和时钟信号的频率来生成所述增益调整信号。
16.一种缓冲电路，其包括：
第一输入晶体管，其耦接在第二输出节点与低电压轨之间，并且接收第一输入信号；
第二输入晶体管，其耦接在第一输出节点与所述低电压轨之间，并且接收第二输入信号；
第一有源电感器，其耦接在高电压轨与所述第二输出节点之间；
第二有源电感器，其耦接在所述高电压轨与所述第一输出节点之间；以及
开关电路，其基于增益调整信号将所述第一有源电感器选择性地耦接至所述第二有源电感器。
17.根据权利要求16所述的缓冲电路，其中，所述第一有源电感器包括：
第一晶体管，其耦接在所述高电压轨与所述第二输出节点之间；以及
第一电阻元件，其耦接在所述第二输出节点与所述第一晶体管的栅极之间。
18.根据权利要求17所述的缓冲电路，其中，所述第二有源电感器包括：
第二晶体管，其耦接在所述高电压轨与所述第一输出节点之间；以及
第二电阻元件，其耦接在所述第一输出节点与所述第二晶体管的栅极之间，以及
其中，所述开关电路耦接在所述第一电阻元件的端部与所述第二电阻元件的端部之间，所述第一电阻元件的所述端部和所述第二电阻元件的所述端部分别耦接至所述第一晶体管的栅极和所述第二晶体管的栅极。
19.根据权利要求16所述的缓冲电路，还包括增益控制电路，所述增益控制电路至少部分地基于命令地址信号、封装信息和时钟信号的频率来生成所述增益调整信号。
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