JP5319724B2 - 出力ドライバ回路、出力ドライバシステム、および、半導体記憶装置 - Google Patents

Description

出力ドライバ回路、出力ドライバシステム、および、半導体記憶装置に関する。

近年、ＤＲＡＭ等の半導体記憶装置では、アクセス効率を上げるために、インターフェイス回路がクロックの立ち上がりと立ち下がりでデータの入出力を行うダブルデータレート（ＤＤＲ）を採用している。

これにより、半導体記憶装置の高速動作を実現している。

IEEE Journal of Solid State Circuits, vol. ４１, pp. ８３１-８３８, Apr. ２００６. IEEE Journal of Solid Stage Circuits, vol. ４２, pp. ２０１-２０９, Jan. ２００７.

スルーレートを安定させつつ、出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。

実施例に従った出力ドライバ回路は、メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する。出力ドライバ回路は、出力データに基づいたプルアップ信号に応じて、出力端子の電圧をプルアップする複数のプルアップサブドライバと、出力データに基づいたプルダウン信号に応じて、出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を備える。出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択される。プルアップサブドライバをオン駆動するタイミングがプルダウン用較正信号により較正される。プルダウンサブドライバをオン駆動するタイミングがプルアップ用較正信号により較正される。

図１は、比較例の出力ドライバ回路の構成を示す図である。 図２（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。図２（ｂ）は、ｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさとｎＭＯＳトランジスタＴＮ０のゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさとが相対的に等しい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。図２（ｃ）は、図２（ｂ）と同じ場合における、出力データが“１”のときと、出力データが“０”のときのデータ出力端子ＤＱの電圧とを示す波形図である。 図３（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。図３（ｂ）は、ゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさがゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさよりも相対的に小さい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。図３（ｃ）は、図３（ｂ）と同じ場合における、出力データが“１”のときと、出力データが“０”のときのデータ出力端子ＤＱの電圧とを示す波形図である。 図４（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。図４（ｂ）は、ｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさがｎＭＯＳトランジスタＴＮ０のゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさよりも相対的に小さい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。図４（ｃ）は、図４（ｂ）と同じ場合における、出力データが“１”のときと、出力データが“０”のときのデータ出力端子ＤＱの電圧とを示す波形図である。 図５は、半導体記憶装置１０００の構成の一例を示す図である。 図６は、図５に示す較正回路１０１構成の一例を示す図である。 図７は、図５に示す出力ドライバ回路１００の構成の一例を示す図である。 図８は、出力ドライバ回路２００の構成の一例を示す図である。 図９は、出力ドライバ回路３００の構成の一例を示す図である。 図１０は、出力ドライバ回路４００の構成の一例を示す図である。

（比較例）
図１は、比較例の出力ドライバ回路の構成を示す図である。

図１に示すように、出力ドライバ回路１００Ａは、ｎ＋１個のプルアップサブドライバＰＵＳＤＵ０、ＰＵＳＤＵ１、・・・、ＰＵＳＤＵｎと、ｎ＋１個のプルダウンサブドライバＰＤＳＤＵ０、ＰＤＳＤＵ１、・・・、ＰＤＳＤＵｎと、を備える。

ここで、プルアップ信号ＤＯＰは、メモリコアの出力データに基づいて切り替わる。すなわち、このプルアップ信号ＤＯＰは、該出力データが”Ｈｉｇｈ”レベルの時に”Ｈｉｇｈ”レベルとなり、一方、該出力データが”Ｌｏｗ”レベルの時とメモリが出力動作を行わない場合は”Ｌｏｗ”レベルとなる。

このプルアップ信号ＤＯＰは、各プルアップサブドライバＰＵＳＤＵ０、ＰＵＳＤＵ１、・・・、ＰＵＳＤＵｎに入力される。

このため、プルアップ用較正信号（キャリブレーションビット信号）ｂＥＮＵＰ＜ｎ：０＞により選択されるプルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎにおいて、”Ｈｉｇｈ”レベルのデータ信号をデータ出力端子ＤＱから出力する時に、プリドライバＰＤＵのｎＭＯＳトランジスタＴＮ１がオンする。これにより、ｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧは、”Ｌｏｗ”レベルに放電される。なお、プルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞は、ｎ＋１個（ビット）のプルアップ用較正信号ｂＥＮＵＰ＜０＞、ｂＥＮＵＰ＜１＞、・・・、ｂＥＮＵＰ＜ｎ＞を意味する。

これにより、メインドライバＭＤＵのｐＭＯＳトランジスタＴＰ０は、出力端子ＤＱを”Ｈｉｇｈ”レベルに駆動する。

一方、プルダウン信号ＤＯＮは、メモリコアの出力データに基づいて切り替わる。すなわち、このプルダウン信号ＤＯＮは、該出力データが”Ｌｏｗ”レベルの時に”Ｈｉｇｈ”レベルとなり、メモリコアの出力データが”Ｈｉｇｈ”レベルの時とメモリが出力動作を行わない場合は”Ｌｏｗ”レベルとなる。

このプルダウン信号ＤＯＮは、各プルダウンサブドライバＰＤＳＤＵ０、ＰＤＳＤＵ１、・・・、ＰＤＳＤＵｎに入力される。

このため、プルダウン用較正信号ＥＮＤＮ＜ｎ：０＞により選択されるプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎにおいて、”Ｌｏｗ”レベルのデータ信号をデータ出力端子ＤＱから出力する時に、プリドライバＰＤＤのｐＭＯＳトランジスタＴＰ２によって、ｎＭＯＳトランジスタＴＮ０のゲート端子ＮＧは”Ｈｉｇｈ”レベルに充電される。なお、プルダウン用較正信号ＥＮＤＮ＜ｎ：０＞は、ｎ＋１個（ビット）のプルダウン用較正信号ＥＮＤＮ＜０＞、ＥＮＤＮ＜１＞、・・・、ＥＮＤＮ＜ｎ＞を意味する。

これにより、メインドライバのｎＭＯＳトランジスタＴＮ０は、データ出力端子ＤＱを”Ｌｏｗ”レベルに駆動する。

ここで、図２（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。また、図２（ｂ）は、ｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさとｎＭＯＳトランジスタＴＮ０のゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさとが相対的に等しい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。また、図２（ｃ）は、図２（ｂ）と同じ場合での、出力データが“１”のときと、出力データが“０”のときのデータ出力端子ＤＱの電圧とを示す波形図である。

図２に示すように、ゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさとゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさとが相対的に等しい場合、ゲート端子ＰＧの放電速度とゲート端子ＮＧの充電速度は等しくなる。これにより、端子ＤＱの出力電圧（出力データ信号）のスルーレートは、出力データによらず安定する。

また、図３（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。また、図３（ｂ）は、ゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさがゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさよりも相対的に小さい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。また、図３（ｃ）は、図３（ｂ）と同じ場合での、出力データが“１”のときと、出力データが“０”のときの出力端子ＤＱの電圧とを示す波形図である。

図３に示すように、ゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさがゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさよりも相対的に小さい場合、ゲート端子ＮＧの充電速度がゲート端子ＰＧの放電速度より遅くなる。これにより、論理“０”（“Ｌｏｗ”レベル）のデータの出力が遅れる。すなわち、端子ＤＱの出力電圧のスルーレートは、安定しない。

また、図４（ａ）は、出力データが“１”のときのプルアップ信号ＤＯＰと、出力データが“０”のときのプルダウン信号ＤＯＮとを示す波形図である。また、図４（ｂ）は、ゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさがゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさよりも相対的に小さい場合における、出力データが“１”のときのゲート端子ＰＧの電圧と、出力データが“０”のときのゲート端子ＮＧの電圧とを示す波形図である。また、図４（ｃ）は、図４（ｂ）と同じ場合での、出力データが“１”のときと、出力データが“０”のときのデータ出力端子ＤＱの電圧とを示す波形図である。

図４に示すように、ゲート端子ＰＧの容量に対するｎＭＯＳトランジスタＴＮ１の駆動電流の大きさがゲート端子ＮＧの容量に対するｐＭＯＳトランジスタＴＰ２の駆動電流の大きさよりも相対的に大きい場合、ゲート端子ＰＧの放電速度がゲート端子ＮＧの充電速度より遅くなる。これにより、論理“１”（“Ｈｉｇｈ”レベル）のデータ信号の出力が遅れる。すなわち、出力データ信号のスルーレートは、出力データに依存するため安定しない。

以上のように、プルアップ用のメインドライバＭＤＵのｐＭＯＳトランジスタＴＰ０の駆動電流は、ゲート端子ＰＧの放電速度に応じて変化する。このため、プリドライバＰＤＵのｎＭＯＳトランジスタＴＮ１の駆動電流に依存する。

すなわち、ｎＭＯＳトランジスタＴＮ１のプロセス、電源電圧、温度等の特性ばらつきに伴い、出力データ信号のプルアップのスルーレートもばらつく。

また、プルダウン用のメインドライバＭＤＤのｎＭＯＳトランジスタＴＮ０の駆動電流は、ゲート端子ＮＧの充電速度に応じて変化する。このため、プリドライバＰＤＤのｐＭＯＳトランジスタＴＰ２の駆動電流に依存する。

すなわち、ｐＭＯＳトランジスタＴＰ２のプロセス、電源電圧、温度等の特性ばらつきに伴い、出力データ信号のプルダウンのスルーレートもばらつく。

以上により、プルアップドライバとプルダウンドライブのドライブ能力をキャリブレーションにより等しく調整しても、プリドライバを構成するトランジスタの特性のずれに伴って、プリアップとプルダウンのスルーレートのミスマッチが大きくなる。

したがって、出力データ信号の有効時間が減少し、波形の品質が劣化する可能性がある。

そこで、以下の実施例では、プロセス、電源電圧、温度のばらつきに対して、より安定したスルーレートを保ち、高い出力波形品質を実現する出力ドライバ回路を提供する。

以下、各実施例について図面に基づいて説明する。

図５は、半導体記憶装置１０００の構成の一例を示す図である。

図５に示すように、半導体記憶装置１０００は、メモリコア１０００ａと、インターフェイス回路１０００ｂと、制御回路１０００ｃと、を備える。

メモリコア１０００ａは、データを記憶するようになっている。

インターフェイス回路１０００ｂにおいて、外部の外部コントローラ１００１から入力データ等の信号が入力レシーバ回路１０２に入力され入力レシーバ回路１０２から、この信号に応じた信号をメモリコア１０００ａに転送するようになっている。

さらに、インターフェイス回路１０００ｂにおいて、メモリコア１０００ａから読み出された（出力された）出力データが出力ドライバ回路１００に転送され、出力ドライバ回路１００は、この出力データに応じたデータ信号を出力端子ＤＱから外部の外部コントローラ１００１に出力するようになっている。

制御回路１０００ｃは、外部コントローラ１００１から入力された制御信号に応じて、出力ドライバ回路１００および入力レシーバ回路１０２を制御するようになっている。この制御回路１０００ｃは、出力ドライバ回路１００のドライブ能力を較正する較正回路１０１を有する。この構成回路１０１と出力ドライバ回路１００とは、そのドライブ能力を較正可能な出力ドライバシステムを構成する。

なお、この半導体記憶装置１０００は、例えば、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭ等である。

ここで、図６は、図５に示す較正回路１０１構成の一例を示す図である。また、図７は、図５に示す出力ドライバ回路１００の構成の一例を示す図である。

図６に示すように、較正回路１０１は、レジスタＲＥＧａ、ＲＥＧｂと、カウンタＣＮＴａ、ＣＮＴｂと、コンパレータＣＯＭＰａ、ＣＯＭＰｂと、プルアップドライバＰＵＤＵａ、ＰＤＤＵｂと、プルダウンドライバＰＤＤＵｂと、外部基準抵抗ＲＺＱが接続されたキャリブレーション用パッドＺＱと、を備える。なお、外部基準抵抗ＲＺＱは、例えば、外部コントローラ１００１に配置される。

この較正回路１０１は、出力ドライバ回路１００に対する、例えば、ＬＰＤＤＲ２規格やＤＤＲ３規格等におけるキャリブレーションを実行する。

次に、以上のような構成を有する出力ドライバ回路１００に対するキャリブレーションの一例について説明する。

先ず、基準抵抗ＲＺＱに流れる電流と等しい電流を流すようにプルアップドライバＰＵＤＵａ内の複数のｐＭＯＳトランジスタの中から活性化するトランジスタが決定される。カウンタＣＮＴａによりサイズの小さいｐＭＯＳトランジスタから順番に活性化していく。

コンパレータＣＯＭＰaは、キャリブレーション用パッドＺＱの電位が基準電位ＶＲＥＦ（一般的に、ＶＲＥＦ＝ＶＤＤＱ／２）に等しくなる、すなわち、基準抵抗ＲＺＱと選択されるｐＭＯＳトランジスタに流れる電流が釣り合うか否かを検知する。

キャリブレーション用パッドＺＱの電位が基準電位ＶＲＥＦに等しくなると、コンパレータＣＯＭＰａは、カウンタＣＮＴａによるカウントアップを停止させる。これにより、活性化するｐＭＯＳトランジスタを選択するプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞が決定される。

なお、プルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞は、”Ｌｏｗ”レベルの時に、ｐＭＯＳトランジスタをオンさせる、所謂、ロウアクティブ信号である。

決定されたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞は、レジスタＲＥＧａに保持され、プルアップドライバＰＵＤＵａと同じ構成を持つプルアップドライバＰＵＤＵｂにも与えられる。

続いて、プルアップドライバＰＵＤＵｂに流れる電流と等しい電流を流すようにプルダウンドライバＰＤＤＵｂ内の複数のｎＭＯＳトランジスタのうちから活性化するトランジスタが決定される。

カウンタＣＮＴｂにより、サイズの小さいｎＭＯＳトランジスタから順番に活性化していく。

コンパレータＣＯＭＰｂは、端子Ｂの電位が基準電位ＶＲＥＦに等しくなる、すなわちプルアップドライバＰＵＤＵｂが流す電流とプルダウンドライバＰＤＤＵｂのｎＭＯＳトランジスタの流す電流が釣り合う時点を検知する。

端子Ｂの電位が基準電位ＶＲＥＦに等しくなると、コンパレータＣＯＭＰｂは、カウンタＣＮＴｂによるカウントアップを停止させる。これにより、活性化するｎＭＯＳトランジスタを選択するプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞が決定される。

なお、プルダウン用較正信号ＥＮＤＮ＜ｎ：０＞は、”Ｈｉｇｈ”レベルの時に、ｎＭＯＳトランジスタをオンさせる、所謂、ハイアクティブ信号である。

決定された信号ＥＮＤＮ＜ｎ：０＞は、レジスタＲＥＧｂに保持される。

後述のように、出力ドライバ回路１００は、較正回路１０１のプルアップドライバＰＵＤＵａ、ＰＵＤＵｂと同じ構成を有する複数のプルアップドライバＰＵＤＵ０〜ＰＵＤＵｎを備える。

各プルアップドライバＰＵＤＵには、キャリブレーションにより決定されたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞が与えられる。

また、出力ドライバ回路１００は、プルダウンドライバＰＤＤＵｂと同じ構成を持つ複数のプルダウンドライバＰＤＤＵを備える。

各プルダウンドライバＰＤＤＵに対してキャリブレーションにより決定されたプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞が与えられる。

これにより、出力ドライバ回路１００は、基準抵抗ＲＺＱと等しいオン抵抗となるように調整されたプルアップ／プルダウンのドライバを同数組み合わせて使用する。

すなわち、出力端子ＤＱの電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎは、割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞により選択され、且つ、プルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎは、割り当てられたプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞により選択される。

このため、プルアップ／プルダウンで等しい複数のドライブ能力でデータを出力することが可能である。

なお、プルダウン信号ＤＯＮは、出力データによって切り替わり、出力データが”Ｌｏｗ”レベルの時に” Ｈｉｇｈ”レベルとなり、出力データが”Ｈｉｇｈ”レベルの時とメモリが出力動作を行わない場合は” Ｌｏｗ”レベルとなる。

このように、キャリブレーションの結果が出力ドライバ回路１００に反映される。

また、図７に示す出力ドライバ回路１００は、メモリコア１０００ａから読み出された出力データに応じたデータ信号を出力端子ＤＱから出力する。

図７に示すように、出力ドライバ回路１００は、複数（ｎ＋１個）のプルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎと、複数（ｎ＋１個）のプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎと、を備える。

複数（ｎ＋１個、ｎ≧１）のプルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎは、出力データに基づいたプルアップ信号ＤＯＰに応じて、出力端子ＤＱの電圧をプルアップするようになっている。

例えば、プルアップサブドライバＰＵＳＤＵ０は、第１の論理回路Ｃ１と、第１のサブｐＭＯＳトランジスタＴＰ１と、第１のサブｎＭＯＳトランジスタＴＮ１と、複数（ｎ＋１個）の第１の較正ｎＭＯＳトランジスタＴＮ３０〜ＴＮ３ｎと、第１のメインｐＭＯＳトランジスタＴＰ０と、第１のメイン抵抗Ｒ１と、を有する。

第１の論理回路Ｃ１は、割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜０＞およびプルアップ信号ＤＯＰが入力される。この第１の論理回路Ｃ１は、例えば、割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜０＞が反転入力され、プルアップ信号ＤＯＰが入力され、且つ、第１のサブｐＭＯＳトランジスタＴＰ１のゲートに出力が接続されたＡＮＤ回路である。

第１のサブｐＭＯＳトランジスタＴＰ１は、電源（第１の電源線）ＶＤＤＱに一端（ソース）が接続され、第１の論理回路Ｃ１の出力にゲートが接続されている。

第１のサブｎＭＯＳトランジスタＴＮ１は、第１のサブｐＭＯＳトランジスタＴＰ１の他端（ドレイン）に一端（ドレイン）が接続され、第１の論理回路Ｃ１の出力にゲートが接続されている。

複数（ｎ＋１個）の第１の較正ｎＭＯＳトランジスタＴＮ３０〜ＴＮ３ｎは、第１のサブｎＭＯＳトランジスタＴＮ１の他端（ソース）と接地（第２の電源線）ＶＳＳＱとの間に接続され、ゲートに割り当てられた複数（ｎ＋１個）のプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞がそれぞれ入力される。例えば、第１の較正ｎＭＯＳトランジスタＴＮ３０には、プルダウン用較正信号ＥＮＤＮ＜０＞が入力され、第１の較正ｎＭＯＳトランジスタＴＮ３ｎには、プルダウン用較正信号ＥＮＤＮ＜ｎ＞が入力される。

第１のメインｐＭＯＳトランジスタＴＰ０は、電源ＶＤＤＱに一端が接続され、第１のサブｐＭＯＳトランジスタの他端にゲートが接続されている。

第１のメイン抵抗Ｒ１は、第１のメインｐＭＯＳトランジスタＴＰ０の他端（ドレイン）と出力端子ＤＱとの間に接続されている。ここでは、メインｐＭＯＳトランジスタは抵抗素子を介して出力端子ＤＱに接続させているが、直接出力端子に接続されてもよいし、他の素子を介して出力端子に接続されてもよい。

残りのプルアップサブドライバＰＵＳＤＵ１、・・・、ＰＵＳＤＵｎも、同様の回路構成を有し、割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：１＞がそれぞれ入力される。

既述のように、各プルアップサブドライバＰＵＤＵ０〜ＰＵＤＵｎの第１のサブｎＭＯＳトランジスタＴＮ１のソースと電源（第１の電源線）ＶＳＳＱの間には、第１の較正ｎＭＯＳトランジスタＴＮ３０、・・・、ＴＮ３ｎ（以下、便宜上、これらのｎＭＯＳトランジスタを１つの第１の較正ｎＭＯＳトランジスタＴＮ３として表現する場合もある）が並列に接続されている。第１の較正ｎＭＯＳトランジスタＴＮ３０、・・・、ＴＮ３ｎは、それぞれのゲートに、割り当てられたプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞が入力される。

例えば、ｎＭＯＳトランジスタＴＮ３０のゲートには、プルダウン用較正信号ＥＮＤＮ＜０＞が入力される。

ここで、第１の較正ｎＭＯＳトランジスタＴＮ３は、較正回路１０１のプルアップドライバの各ｎＭＯＳトランジスタと同様の構成を有する。

第１のメインｎＭＯＳトランジスタＴＮ０と第１の較正ｎＭＯＳトランジスタＴＮ３では必要なサイズが異なるため、当然トランジスタサイズ（ゲート幅）は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。

また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。

さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。

このような構成により、ｎＭＯＳトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のｎＭＯＳトランジスタＴＮ３のサイズが調整される。このため、第一のメインｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧの放電速度は一定となり、出力データのプルアップのスルーレートのばらつきを抑制することができる。

なお、ゲート端子ＰＧの放電速度に関しては、ほぼｎＭＯＳトランジスタＴＮ３のオン抵抗で決まるように設計する。これにより、ゲート端子ＰＧの放電速度に対するｎＭＯＳトランジスタＴＮ１のばらつきを、無視できる。

以上のように、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎをオン駆動するタイミングがプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞により較正される。

一方、複数（ｎ＋１個）のプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎは、出力データに基づいたプルダウン信号ＤＯＮに応じて、出力端子ＤＱの電圧をプルダウンするようになっている。

例えば、プルダウンサブドライバＰＤＳＤＵ０は、第２の論理回路Ｃ２と、第２のサブｐＭＯＳトランジスタＴＰ２と、第２のサブｎＭＯＳトランジスタＴＮ２と、複数（ｎ＋１個）の第１の較正ｐＭＯＳトランジスタＴＰ３０〜ＴＰ３ｎと、第１のメインｎＭＯＳトランジスタＴＮ０と、第２のメイン抵抗Ｒ２と、を有する。

第２の論理回路Ｃ２は、割り当てられたプルダウン用較正信号ＥＮＤＮ＜０＞およびプルダウン信号ＤＯＮが入力される。この第２の論理回路Ｃ２は、例えば、割り当てられたプルダウン用較正信号ＥＮＤＮ＜０＞およびプルダウン信号ＤＯＮが入力され、且つ、第２のサブｎＭＯＳトランジスタＴＮ２のゲートに出力が接続されたＮＡＮＤ回路である。

第２のサブｎＭＯＳトランジスタＴＮ２は、接地（第２の電源線）ＶＳＳＱに一端（ソース）が接続され、第２の論理回路Ｃ２の出力にゲートが接続されている。

第２のサブｐＭＯＳトランジスタＴＰ２は、第２のサブｎＭＯＳトランジスタＴＮ２の他端（ドレイン）に一端（ドレイン）が接続され、第２の論理回路Ｃ２の出力にゲートが接続されている。

複数（ｎ＋１個）の第１の較正ｐＭＯＳトランジスタＴＰ３０〜ＴＰ３ｎは、第２のサブｐＭＯＳトランジスタＴＰ２の他端（ドレイン）と電源ＶＤＤＱとの間に接続され、ゲートに割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞がそれぞれ入力される。例えば、第１の較正ｐＭＯＳトランジスタＴＰ３０には、プルアップ用較正信号ｂＥＮＵＰ＜０＞が入力され、第１の較正ｐＭＯＳトランジスタＴＰ３ｎには、プルアップ用較正信号ｂＥＮＵＰ＜ｎ＞が入力される。

第１のメインｎＭＯＳトランジスタＴＮ０は、接地ＶＳＳＱに一端（ソース）が接続され、第２のサブｎＭＯＳトランジスタＴＮ２の他端（ドレイン）にゲートが接続されている。

第２のメイン抵抗Ｒ２は、第２のメインｎＭＯＳトランジスタの他端（ドレイン）と出力端子ＤＱとの間に接続されている。ここでは、メインｎＭＯＳトランジスタは抵抗素子を介して出力端子ＤＱに接続させているが、直接出力端子に接続されてもよいし、他の素子を介して出力端子に接続されてもよい。

残りのプルダウンサブドライバＰＤＳＤＵ１、・・・、ＰＤＳＤＵｎも、同様の回路構成を有し、割り当てられたプルダウン用較正信号ＥＮＤＮ＜ｎ：１＞がそれぞれ入力される。

既述のように、プルダウンサブドライバＰＤＳＤＵ０〜ＰＤＳＤＵｎのｐＭＯＳトランジスタＴＰ２のソースと電源ＶＤＤＱの間には、第１の較正ｐＭＯＳトランジスタＴＰ３０、・・・、ＴＰ３ｎ（以下、便宜上、これらのｐＭＯＳトランジスタを１つの第１の較正ｐＭＯＳトランジスタＴＰ３として表現する場合もある）が並列に接続されている。ｐＭＯＳトランジスタＴＰ３０、・・・、ＴＰ３ｎは、それぞれのゲートに、割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞が入力される。

例えば、ｐＭＯＳトランジスタＴＰ３０のゲートには、プルアップ用較正信号ｂＥＮＵＰ＜０＞が入力される。

ここで、第１の較正ｐＭＯＳトランジスタＴＰ３は、較正回路１０１のプルアップドライバの各ｐＭＯＳトランジスタと同様の構成を有する。

ここで、第１のメインＴＰ０と第１の較正ｐＭＯＳトランジスタＴＰ３では必要なサイズが異なるため、トランジスタサイズ（ゲート幅）は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。

また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。

さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。

このような構成により、ｐＭＯＳトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のｐＭＯＳトランジスタＴＰ３のサイズが調整される。このため、ゲート端子ＮＧの充電速度は一定となり、出力データのプルダウンのスルーレートのばらつきを抑制することができる。

なお、ゲート端子ＮＧの充電速度に関しては、ほぼｐＭＯＳトランジスタＴＰ２のオン抵抗で決まるように設計する。これにより、ゲート端子ＮＧの充電速度に対するｐＭＯＳトランジスタＴＰ１のばらつきの影響を、無視できるようになる。

以上のように、プルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎをオン駆動するタイミングがプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞により較正される。

すなわち、出力ドライバ回路１００のメイントランジスタと同様に、そのゲートを駆動するプリドライバのトランジスタも調整可能な構成とし、メインドライバのドライブ能力調整用の較正信号を使用する。

これにより、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきを抑制することができる。すなわち、出力ドライバ回路１００の出力波形品質の劣化を低減することができる。

以上のように、本実施例１に係る出力ドライバ回路によれば、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。

実施例１では、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきに注目していた。

出力データの遷移の際にはオン状態のメインドライバをオフする速度のばらつきによっても出力波形の品質は変化する。

オン状態のメインドライバをオフ状態するのが遅い方にばらつくと、オフ状態のメインドライバをオンする際に、どちらもオン状態となり電源（第１の電源線）ＶＤＤＱから接地（第２の電源線）ＶＳＳＱへ貫通電流が流れ、正常な出力波形が得られない。

逆にオン状態のメインドライバをオフ状態にするのが速い方にばらつくと、どちらのメインドライバもオフ状態となり、ｄｉ／ｄｔが増加し、伝送線路の寄生インダクタンスにより出力波形に歪みが生じる可能性がある。

また、終端インターフェイスであれば、出力は終端電位まで引っ張られて出力波形の品質が劣化する可能性がある。

このため、オン状態のメインドライバをオフする速度もプリドライバの特性ばらつきによらずに安定していることが望ましい。

そこで、本実施例２においては、出力ドライバ回路の他の構成例について説明する。なお、本実施例２に係る出力ドライバ回路２００も、図７に示す出力ドライバ回路１００と同様に、図５に示す半導体記憶装置１０００に適用される。

ここで、図８は、出力ドライバ回路２００の構成の一例を示す図である。なお、図８において、図７の符号と同じ符号は、実施例１と同様の構成を示す。

図８に示すように、本実施例２において、出力ドライバ回路２００は、実施例１と比較して、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎとプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎの構成が異なる。

すなわち、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎは、電源（第１の電源線）ＶＤＤＱと第１のサブｐＭＯＳトランジスタＴＰ１の一端（ソース）との間に接続され、ゲートに割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞がそれぞれ入力される複数（ｎ＋１個）の第２の較正ｐＭＯＳトランジスタＴＰ４０〜ＴＰ４ｎをさらに有する。

さらに、プルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎは、接地（第２の電源線）ＶＳＳＱと第２のサブｎＭＯＳトランジスタＴＮ２の一端（ソース）との間に接続され、ゲートに割り当てられたプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞がそれぞれ入力される複数（ｎ＋１個）の第２の較正ｎＭＯＳトランジスタＴＮ４０〜ＴＮ４ｎをさらに有する。

すなわち、既述のように、各プルアップサブドライバのｐＭＯＳトランジスタＴＰ２のソースと電源ＶＤＤＱの間には、第２の較正ｐＭＯＳトランジスタＴＰ４０、・・・、ＴＰ４ｎ（以下、便宜上、これらのｐＭＯＳトランジスタを１つの第２の較正ｐＭＯＳトランジスタＴＰ４として表現する場合もある）が並列に接続されている。第２の較正ｐＭＯＳトランジスタＴＰ４のゲートには、プルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞が入力される。

ここで、ｐＭＯＳトランジスタＴＰ４は、較正回路１０１のプルアップドライバの各ｐＭＯＳトランジスタと同様の構成を有する。

ここで、較正回路１０１のプルアップドライバのｐＭＯＳトランジスタとｐＭＯＳトランジスタＴＰ４では、必要なサイズが異なる。このため、当然トランジスタサイズ（ゲート幅）は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。

また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。

さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。

このような構成により、ｐＭＯＳトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のｐＭＯＳトランジスタＴＰ４のサイズが調整される。

このため、第１のメインｐＭＯＳトランジスタＴＰ０のゲート端子ＰＧの充電速度は一定となり、出力データが”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルへ遷移する際に、メインドライバ中のｐＭＯＳトランジスタＴＰ０のオフするタイミングが一定となり、出力波形のばらつきを抑制することができる。

なお、ゲート端子ＰＧの充電速度は、ほぼｐＭＯＳトランジスタＴＰ４のオン抵抗で決まるように設計することにより、ｐＭＯＳトランジスタＴＰ１のばらつきは無視できる。

以上のように、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎをオフ駆動するタイミングがプルアップ用較正信号ｂＥＮＵＰ＜ｎ：０＞により較正される。

一方、各プルダウンサブドライバＰＤＳＤＵ０〜ＰＤＳＤＵｎの第２の較正ｎＭＯＳトランジスタＴＮ２のソースと接地（第２の電源線）ＶＳＳＱの間には、ｎＭＯＳトランジスタＴＮ４０、・・・、ＴＮ４ｎ（以下、便宜上、これらのｎＭＯＳトランジスタを１つの第２の較正ｎＭＯＳトランジスタＴＮ４として表現する場合もある）が並列に接続されている。第２の較正ｎＭＯＳトランジスタＴＮ４のゲートには、プルダウン用較正信号ＥＮＤＮ＜ｎ：０＞が入力される。

ここで、ｎＭＯＳトランジスタＴＮ４は、較正回路１０１のプルアップドライバのｎＭＯＳトランジスタと同様の構成を有する。ここで、プルアップドライバのｎＭＯＳトランジスタとｎＭＯＳトランジスタＴＮ４では必要なサイズが異なる。

このため、当然トランジスタサイズ（ゲート幅）は変えるが、各ビットの相対的なサイズ比は等しくする必要がある。

また、ゲート長等、トランジスタの特性に大きく影響を及ぼすパラメータに関しては、同一にすることが望ましい。

さらに、設計時にデフォルトの設定で、同一ビットが選択されるようにトランジスタサイズを決定する必要がある。

このような構成により、ｎＭＯＳトランジスタの特性がばらつく場合にも、キャリブレーションの結果を反映し、プリドライバ中のｎＭＯＳトランジスタＴＮ４のサイズが調整される。

これにより、第１のメインｎＭＯＳトランジスタＴＮ０のゲート端子ＮＧの放電速度は一定となり、出力データが”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルへ遷移する際に、メインドライバ中のｎＭＯＳトランジスタＴＮ０のオフするタイミングが一定となり、出力波形のばらつきを抑制することができる。

なお、ゲート端子ＮＧの放電速度はほぼｎＭＯＳトランジスタＴＮ４のオン抵抗で決まるように設計することで、ｎＭＯＳトランジスタＴＮ２のばらつきは無視できる。

以上のように、プルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎをオフ駆動するタイミングがプルダウン用較正信号ＥＮＤＮ＜ｎ：０＞により較正される。

以上のように、この構成では出力メインドライバと同様に、そのゲートを駆動するプリドライバのトランジスタのドライブ能力も調整可能な構成とし、メインドライバのドライブ能力調整用の較正信号を使用する。

これにより、オン状態のメインドライバをオフする際についても、プリドライバの特性ばらつきに起因する出力データのスルーレートのばらつきを抑制することができる。

以上のように、本実施例２に係る出力ドライバ回路によれば、実施例１と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。

既述の実施例２では、較正回路１０１のプルダウンドライバのｎＭＯＳトランジスタと、プルアップサブドライバのｎＭＯＳトランジスタＴＮ３およびプルダウンサブドライバのｎＭＯＳトランジスタＴＮ４のビット数が同じであった。

プリドライバのトランジスタの調整に、メインドライバのトランジスタよりも必要な精度が低くても十分な場合、上位ビットのトランジスタのみの構成とすることができる。

本実施例３においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例３に係る出力ドライバ回路３００は、図８に示す出力ドライバ回路２００と同様に、図５に示す半導体記憶装置１０００に適用される。

また、図９は、出力ドライバ回路３００の構成の一例を示す図である。なお、図９において、図８の符号と同じ符号は、実施例２と同様の構成を示す。

既述のように、較正回路１０１のプルダウンドライバのｎＭＯＳトランジスＴＮ０がｎ＋１ビットの構成を有する。これに対して、図９に示すように、本実施例３において、出力ドライバ回路３００は、第１、第２の較正ｎＭＯＳトランジスタＴＮ３、ＴＮ４の上位３ビットｎ〜ｎ−２のみを反映させた構成を有する。

ここで、複数のプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎは、それぞれ、プルアップのドライブ能力が異なる。すなわち、複数のプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎのうちドライブ能力が高い方から一部のプルダウンサブドライバＰＤＳＤＵｎ、ＰＤＳＤＵｎ−１、ＰＤＳＤＵｎ−２に割り当てられたプルダウン用較正信号ＥＮＤＮ＜ｎ：ｎ−２＞のみにより、プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎをオン駆動、プルダウンサブドライバＰＤＳＤＵ０〜ＰＤＳＤＵｎをオフ駆動するタイミングが較正される。

また、同様に、較正回路１０１のプルアップドライバのｐＭＯＳトランジスタＴＰ０がｎ＋１ビットの構成を有する。これに対して、図９に示すように、本実施例３において、出力ドライバ回路３００は、第１、第２の較正ｐＭＯＳトランジスタＴＰ３、ＴＰ４の上位３ビットｎ〜ｎ−２のみを反映させた構成を有する。

ここで、複数のプルアップサブドライバＰＵＳＤＵ０〜ＰＵＳＤＵｎは、それぞれ、プルダウンのドライブ能力が異なる。すなわち、複数のプルアップサブドライバＰＵＳＤＵ０〜ＰＵＳＤＵｎのうちドライブ能力が高い方から一部のプルアップサブドライバＰＵＳＤＵｎ、ＰＵＳＤＵｎ−１、ＰＵＳＤＵｎ−２に割り当てられたプルアップ用較正信号ｂＥＮＵＰ＜ｎ：ｎ−２＞のみにより、プルダウンサブドライバＰＤＳＤＵ０〜ＰＤＳＤＵｎをオン駆動、プルアップサブドライバＰＵＳＤＵ０〜ＰＵＳＤＵｎをオフ駆動するタイミングが較正される。

この例では、較正ｎＭＯＳトランジスタおよび較正ｐＭＯＳトランジスタの調整ビット数を同じにしているが、特に同じである必要はない。

以上のように、較正回路１０１のトランジスタの調整ビット数に対して、プリドライバ中のトランジスタの調整ビット数を減らして一部の上位ビットのみを反映させる。

これにより、実施例２の構成と比較して、よりも少ない素子数でトランジスタのばらつきによる出力波形品質の劣化を抑制する効果が得られる可能性がある。

以上のように、本実施例３に係る出力ドライバ回路によれば、実施例２と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。

本実施例４においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例４に係る出力ドライバ回路４００も、図９に示す出力ドライバ回路３００と同様に、図５に示す半導体記憶装置１０００に適用される。

ここで、図１０は、出力ドライバ回路４００の構成の一例を示す図である。なお、図１０において、図９の符号と同じ符号は、実施例３と同様の構成を示す。

既述の実施例３では、全てのプルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎに対して、較正ｎＭＯＳトランジスタＴＮ３、較正ｐＭＯＳトランジスタＴＰ４を同一の構成としていた。

また、全てのプルダウンサブドライバＰＤＳＤＵ０、・・・、ＰＤＳＤＵｎに対して、プリドライバ中の較正ｐＭＯＳトランジスタＴＰ３、較正ｎＭＯＳトランジスタＴＮ４を同一の構成としていた。

しかしながら、各プルアップサブドライバＰＵＳＤＵ０、・・・、ＰＵＳＤＵｎに対して、メインドライバのｐＭＯＳトランジスタＴＰ０のサイズは異なっており、上位ビットに行くに従って増加する。同様に、各プルダウンサブドライバＰＤＳＤＵに対して、メインドライバのｎＭＯＳトランジスタＴＮ０のサイズは異なっており、上位ビットに行くに従って増加する。

このため、サブドライバが下位ビットであるほど、そのメインドライバが出力データ波形に与える影響は小さい。

すなわち、下位ビットのプリドライバの特性ばらつきに起因する出力波形の劣化はある程度無視することができる。

そこで、本実施例４では、上位ビットに割り当てられたプルアップサブドライバＰＵＳＤＵｎ、プルダウンサブドライバＰＤＳＤＵｎのプリドライバ中の較正ｎＭＯＳトランジスタＴＮ３、ＴＮ４、較正ｐＭＯＳトランジスタＴＰ３、ＴＰ４のみを較正信号により調整可能とし、下位ビットに割り当てられたプルアップサブドライバＰＵＳＤＵ０、プルダウンサブドライバＰＤＳＤＵ０のプリドライバ中のトランジスタは単一で構成している。

すなわち、複数のプルアップサブドライバＰＵＳＤＵ０〜ＰＵＳＤＵｎのうちドライブ能力が高い方から一部のプルアップサブドライバのみにおいて、プルダウン用較正信号によりプルアップサブドライバをオン駆動するタイミングが、プルアップ用較正信号ｂＥＮＵＰ＜ｎ：ｎ−２＞によりオフ駆動するための能力が較正される。

また、すなわち、複数のプルダウンサブドライバＰＤＳＤＵ０〜ＰＤＳＤＵｎのうちドライブ能力が高い方から一部のプルダウンサブドライバのみにおいて、プルアップ用較正信号ｂＥＮＵＰ＜ｎ：ｎ−２＞によりプルダウンサブドライバをオン駆動するタイミングが、プルダウン用較正信号ＥＮＤＮ＜ｎ：ｎ−２＞によりオフ駆動するタイミングが較正される。

本実施例では、最上位ビットに割り当てられたプルアップサブドライバＰＵＳＤＵｎ、プルダウンサブドライバＰＤＳＤＵｎのプリドライバのトランジスタのみを調整可能としているが、どの上位ビットまで同様の構成にするかを制限するものではない。

以上のように、上位ビットに割り当てられたサブドライバのプリドライバのみトランジスタ調整を可能な構成を採用して、較正信号を反映させる。これにより、実施例３の構成よりも、さらに少ない素子数で、トランジスタのばらつきによる出力波形品質の劣化を抑制する効果が得られる可能性がある。

以上のように、本実施例４に係る出力ドライバ回路によれば、実施例１と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。

１０００ 半導体記憶装置
１０００ａ メモリコア
１０００ｂ インターフェイス回路
１０００ｃ 制御回路
１０００１ 外部コントローラ

Claims (8)

1. メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、
   前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、
   前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を備え、
   前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、
   前記プルアップサブドライバをオン駆動するタイミングが前記プルダウン用較正信号により較正され、
   前記プルダウンサブドライバをオン駆動するタイミングが前記プルアップ用較正信号により較正される
   ことを特徴とする出力ドライバ回路。
2. 前記プルアップサブドライバをオフ駆動するための能力が前記プルアップ用較正信号により較正され、
   前記プルダウンサブドライバをオフ駆動するための能力が前記プルダウン用較正信号により較正される
   ことを特徴とする請求項１に記載の出力ドライバ回路。
3. 前記複数のプルアップサブドライバは、それぞれ、プルアップのドライブ能力が異なり、
   前記複数のプルダウンサブドライバは、それぞれ、プルダウンのドライブ能力が異なり、
   前記複数のプルアップサブドライバのうちドライブ能力が高い方から一部のプルアップサブドライバに割り当てられたプルアップ用較正信号のみにより、前記プルダウンサブドライバをオン駆動するための能力が較正され、
   前記複数のプルダウンサブドライバのうちドライブ能力が高い方から一部のプルダウンサブドライバに割り当てられたプルダウン用較正信号のみにより、前記プルアップサブドライバをオン駆動するための能力が較正される
   ことを特徴とする請求項１または２に記載の出力ドライバ回路。
4. 前記複数のプルアップサブドライバは、それぞれ、プルアップのドライブ能力が異なり、
   前記複数のプルダウンサブドライバは、それぞれ、プルダウンのドライブ能力が異なり、
   前記複数のプルアップサブドライバのうちドライブ能力が高い方から一部のプルアップサブドライバのみにおいて、前記プルダウン用較正信号により、前記プルダウンサブドライバをオン駆動するための能力が較正され、
   前記複数のプルダウンサブドライバのうちドライブ能力が高い方から一部のプルダウンサブドライバのみにおいて、前記プルアップ用較正信号により、前記プルダウンサブドライバをオン駆動するための能力が較正される
   ことを特徴とする請求項１または２に記載の出力ドライバ回路。
5. 前記プルアップサブドライバは、
   割り当てられた前記プルアップ用較正信号および前記プルアップ信号が入力される第１の論理回路と、
   電源に一端が接続され、前記第１の論理回路の出力にゲートが接続された第１のサブｐＭＯＳトランジスタと、
   前記第１のサブｐＭＯＳトランジスタの他端に一端が接続され、前記第１の論理回路の出力にゲートが接続された第１のサブｎＭＯＳトランジスタと、
   前記第１のサブｎＭＯＳトランジスタの他端と接地との間に接続され、ゲートに割り当てられた前記プルダウン用較正信号がそれぞれ入力される複数の第１の較正ｎＭＯＳトランジスタと、
   前記電源に一端が接続され、前記第１のサブｐＭＯＳトランジスタの他端にゲートが接続された第１のメインｐＭＯＳトランジスタと、
   前記プルダウンサブドライバは、
   割り当てられたプルダウン用較正信号および前記プルダウン信号が入力される第２の論理回路と、
   前記接地に一端が接続され、前記第２の論理回路の出力にゲートが接続された第２のサブｎＭＯＳトランジスタと、
   前記第２のサブｎＭＯＳトランジスタの他端に一端が接続され、前記第２の論理回路の出力にゲートが接続された第２のサブｐＭＯＳトランジスタと、
   前記第２のサブｐＭＯＳトランジスタの他端と前記電源との間に接続され、ゲートに割り当てられた前記プルアップ用較正信号がそれぞれ入力される複数の第１の較正ｐＭＯＳトランジスタと、
   前記接地に一端が接続され、前記第２のサブｎＭＯＳトランジスタの他端にゲートが接続された第１のメインｎＭＯＳトランジスタと、を有する
   ことを特徴とする請求項１ないし４のいずれか一項に記載の出力ドライバ回路。
6. 前記プルアップサブドライバは、
   前記電源と前記第１のサブｐＭＯＳトランジスタの一端との間に接続され、ゲートに割り当てられた前記プルアップ用較正信号がそれぞれ入力される複数の第２の較正ｐＭＯＳトランジスタをさらに有し、
   前記プルダウンサブドライバは、
   前記接地と前記第２のサブｎＭＯＳトランジスタの一端との間に接続され、ゲートに割り当てられた前記プルダウン用較正信号がそれぞれ入力される複数の第２の較正ｎＭＯＳトランジスタをさらに有する
   ことを特徴とする請求項５に記載の出力ドライバ回路。
7. メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路と、
   前記出力ドライバ回路のドライブ能力を較正する較正回路と、を備え、
   前記出力ドライバ回路は、
   前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、
   前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を有し、
   前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、
   前記プルアップサブドライバをオン駆動するための能力が前記プルダウン用較正信号により較正され、
   前記プルダウンサブドライバをオン駆動するための能力が前記プルアップ用較正信号により較正され、
   前記較正回路は、基準抵抗に応じたドライブ能力になるように、前記複数のプルアップサブドライバのうちの何れかを選択するための前記プルアップ用較正信号を出力し、且つ、前記複数のプルダウンサブドライバのうちの何れかを選択するための前記プルダウン用較正信号を出力する
   ことを特徴とする出力ドライバシステム。
8. データを記憶するメモリコアと、
   前記メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路と、
   前記出力ドライバ回路のドライブ能力を較正する較正回路と、を備え、
   前記出力ドライバ回路は、
   前記出力データに基づいたプルアップ信号に応じて、前記出力端子の電圧をプルアップする複数のプルアップサブドライバと、
   前記出力データに基づいたプルダウン信号に応じて、前記出力端子の電圧をプルダウンする複数のプルダウンサブドライバと、を有し、
   前記出力端子の電圧のプルアップのドライブ能力とプルダウンのドライブ能力とが等しくなるように、前記プルアップサブドライバは、割り当てられたプルアップ用較正信号により選択され、且つ、前記プルダウンサブドライバは、割り当てられたプルダウン用較正信号により選択され、
   前記プルアップサブドライバをオン駆動するタイミングが前記プルダウン用較正信号により較正され、
   前記プルダウンサブドライバをオン駆動するタイミングが前記プルアップ用較正信号により較正され、
   前記較正回路は、基準抵抗に応じたドライブ能力になるように、前記複数のプルアップサブドライバのうちの何れかを選択するための前記プルアップ用較正信号を出力し、且つ、前記複数のプルダウンサブドライバのうちの何れかを選択するための前記プルダウン用較正信号を出力する
   ことを特徴とする半導体記憶装置。

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