KR20090070318A - 반도체 메모리 장치의 데이터 출력 드라이버 - Google Patents
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Abstract
본 발명은 일단에 전원단과 연결되며 제 1 제어 신호에 응답하여 선택적으로 턴온되는 복수개의 제 1 스위칭 소자, 일단에 상기 복수개의 제 1 스위칭 소자의 타단이 공통 연결된 노드가 연결되며 제 1 인에이블 신호에 응답하여 턴온되는 제 2 스위칭 소자, 및 일단에 상기 제 2 스위칭 소자의 타단이 연결된 제 1 저항 소자를 포함한다.
트랜지스터, 데이터 출력 드라이버, 저항 소자
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 출력 드라이버에 관한 것이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 풀업부(10), 및 풀다운부(20)를 포함한다.
상기 풀업부(10)는 풀업 인에이블 신호(INP)에 응답하여 활성화되며, 제 1 내지 제 5 풀업 제어 신호(pcode<0:4>)에 응답하여 상기 풀업부(10)의 총 임피던스를 결정한다.
상기 풀업부(10)는 제 1 내지 제 11 트랜지스터(P1~ P11), 및 제 1 및 제 2 저항 소자(R1, R2)로 구성된다.
상기 풀업부(10)는 상기 제 1 내지 5 풀업 제어 신호(pcode<0:4>) 및 상기 풀업 인에이블 신호(INP)에 의하여 턴온되는 상기 제 1 내지 제 11 트랜지스터(P1~ P11)의 턴온 저항값들과 상기 제 1 및 제 2 저항 소자(R1, R2)의 저항 값들로 총 임피던스를 결정한다.
상기 풀다운부(20)는 풀다운 인에이블 신호(INN)에 응답하여 활성화되며, 제 1 내지 제 5 풀다운 제어 신호(ncode<0:4>)에 응답하여 상기 풀다운부(20)의 총 임피던스를 결정한다.
상기 풀다운부(20)는 제 12 내지 22 트랜지스터(N1~ N11), 및 제 3 및 제 4 저항 소자(R3, R4)로 구성된다.
상기 풀다운부(20)는 상기 제 1 내지 5 풀다운 제어 신호(ncode<0:4>) 및 상기 풀다운 인에이블 신호(INN)에 의하여 턴온되는 상기 제 12 내지 제 22 트랜지스터(N1~ N11)의 턴온 저항값들과 상기 제 3 및 제 4 저항 소자(R3, R4)의 저항 값들로 총 임피던스를 결정한다.
도 2는 트랜지스터의 특성을 도시한 그래프로서, 트랜지스터의 드레인과 소오스 사이의 전압(VDS)에 따라 턴온된 트랜지스터의 통과 전류양(I)을 나타낸다. 트랜지스터의 드레인과 소오스 사이의 전압(VDS)이 높아질수록 통과 전류양(I)은 증가하다가 일정한 수준에 도달하면 더 이상 증가하지 않는다. 이는 트랜지스터의 드레인과 소오스 사이의 전압(VDS)이 높아지면 트랜지스터의 턴온 저항값이 증가한다는 것을 보여준다.
데이터 출력 드라이버를 구성하는 상기 풀업부(10)와 상기 풀다운부(20)는 저항 소자의 저항값과 트랜지스터의 턴온 저항값으로 총 임피던스를 결정한다. 저항 소자의 저항값이 일정하게 유지되는 것과는 달리 상기 풀업부(10)와 상기 풀다운부(20)를 구성하는 각 트랜지스터들의 턴온 저항값은 트랜지스터의 드레인과 소 오스 사이의 전압(VDS)이 증가하면 즉, 트랜지스터에 인가되는 전압(VDDQ) 레벨이 높아지면 증가한다.
상기 제 1 내지 제 5 풀업 제어 신호(pcode<0:4>) 중 인에이블된 신호의 개수에 따라 상기 풀업부(10)의 총 임피던스 값은 일정량씩 증가하거나 일정량씩 감소한다. 하지만 상기 풀업부(10)의 구동 전압(VDDQ) 레벨이 높아져 상기 풀업부(10)를 구성하는 트랜지스터들의 턴온 저항값이 증가할 경우 상기 풀업부(10)의 총 임피던스 증가량 또는 감소량은 일정하지 않게 된다. 이와 같은 현상은 상기 풀다운부(20)에도 동일하게 나타난다. 또한 상기 구동 전압(VDDQ) 레벨이 높아짐에 따라 총 임피던스 증가량이 감소하면 상기 풀업부(10)와 상기 풀다운부(20)의 총 임피던스 범위가 작아지는 문제점도 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 구동 전압 레벨이 높아져도 풀업 및 풀다운 제어 신호에 따른 임피던스가 일정량으로 증가 및 감소하는 반도체 메모리 장치의 데이터 출력 드라이버를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 일단에 전원단과 연결되며 제 1 제어 신호에 응답하여 선택적으로 턴온되는 복수개의 제 1 스위칭 소자, 일단에 상기 복수개의 제 1 스위칭 소자의 타단이 공통 연결된 노드가 연결되며 제 1 인에이블 신호에 응답하여 턴온되는 제 2 스위칭 소자, 및 일단에 상기 제 2 스위칭 소자의 타단이 연결된 제 1 저항 소자를 포함한다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 구동 전압 레벨에 의해 총 임피던스의 증가량 또는 감소량이 변하지 않으므로 종래보다 효율적인 임피던스 조절이 가능해진다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 도 3에 도시된 바와 같이, 풀업 드라이버(100), 및 풀다운 드라이버(200)를 포함한다.
상기 풀업 드라이버(100)는 제 1 내지 제 7 트랜지스터(P21~ P27) 및 제 1 및 제 2 저항 소자(R21, R22)를 포함한다.
상기 제 1 트랜지스터(P21)는 게이트에 풀업 인에이블 신호(INP)를 입력 받고 소오스에 구동 전압(VDDQ)을 인가 받는다. 상기 제 2 트랜지스터(P22)는 게이트에 제 1 풀업 제어 신호(pcode<0>)를 입력 받고 소오스에 상기 구동 전압(VDDQ)을 인가 받는다. 상기 제 3 트랜지스터(P23)는 게이트에 제 2 풀업 제어 신호(pcode<1>)를 입력 받고 소오스에 상기 구동 전압(VDDQ)을 인가 받는다. 상기 제 4 트랜지스터(P24)는 게이트에 제 3 풀업 제어 신호(pcode<2>)를 입력 받고 소오스에 상기 구동 전압(VDDQ)을 인가 받는다. 상기 제 5 트랜지스터(P25)는 게이트에 제 4 풀업 제어 신호(pcdoe<3>)를 입력 받고 소오스에 상기 구동 전압(VDDQ)을 인가 받는다. 상기 제 6 트랜지스터(P26)는 게이트에 제 5 풀업 제어 신호(pcode<4>)를 입력 받고 소오스에 상기 구동 전압(VDDQ)을 인가 받는다. 상기 제 7 트랜지스터(P27)는 게이트에 상기 풀업 인에이블 신호(INP)를 입력 받고 소오스에 상기 제 2 내지 제 6 트랜지스터(P22~ P26)의 드레인이 공통 연결된 노드가 연결된다.
상기 제 1 저항 소자(R21)는 일단에 상기 제 1 트랜지스터(P21)의 드레인이 연결되고 타단이 데이터 출력 패드(DQ)에 연결된다. 상기 제 2 저항 소자(R22)는 일단에 상기 제 7 트랜지스터(P27)의 드레인에 연결되고 타단이 상기 데이터 출력 패드(DQ)에 연결된다.
상기 풀다운 드라이버(200)는 제 8 내지 14 트랜지스터(N31~ N37), 및 제 3 및 제 4 저항 소자(R31, R32)를 포함한다.
상기 제 8 트랜지스터(N31)는 게이트에 풀다운 인에이블 신호(INN)를 입력 받고 소오스에 접지 전압(VSSQ)을 인가 받는다. 상기 제 9 트랜지스터(N32)는 게이 트에 제 1 풀다운 제어 신호(ncode<0>)를 입력 받고 소오스에 상기 접지 전압(VSSQ)을 인가 받는다. 상기 제 10 트랜지스터(N33)는 게이트에 제 2 풀다운 제어 신호(ncode<1>)를 입력 받고 소오스에 상기 접지 전압(VSSQ)을 인가 받는다. 상기 제 11 트랜지스터(N34)는 게이트에 제 3 풀다운 제어 신호(ncode<2>)를 입력 받고 소오스에 상기 접지 전압(VSSQ)을 인가 받는다. 상기 제 12 트랜지스터(N35)는 게이트에 제 4 풀다운 제어 신호(ncdoe<3>)를 입력 받고 소오스에 상기 접지 전압(VSSQ)을 인가 받는다. 상기 제 13 트랜지스터(N36)는 게이트에 제 5 풀다운 제어 신호(ncode<4>)를 입력 받고 소오스에 상기 접지 전압(VSSQ)을 인가 받는다. 상기 제 14 트랜지스터(N37)는 게이트에 상기 풀다운 인에이블 신호(INN)를 입력 받고 소오스에 상기 제 9 내지 제 13 트랜지스터(N32~ N36)의 드레인이 공통 연결된 노드가 연결된다.
상기 제 3 저항 소자(R31)는 일단에 상기 제 8 트랜지스터(N31)의 드레인이 연결되고 타단이 상기 데이터 출력 패드(DQ)에 연결된다. 상기 제 4 저항 소자(R32)는 일단에 상기 제 14 트랜지스터(N37)의 드레인에 연결되고 타단이 상기 데이터 출력 패드(DQ)에 연결된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 다음과 같이 동작한다.
풀업 드라이버(100)의 경우, 제 1 내지 제 5 풀업 제어 신호(pcode<0:4>)가 모두 디스에이블될 경우 풀업 인에이블 신호(INP)에 의해 제 1 저항 소자(R21)의 저항값이 상기 풀업 드라이버(100)의 총 임피던스로 결정된다. 또한 상기 제 1 내 지 제 5 풀업 제어 신호(pcode<0:4>)가 선택적으로 인에이블된 경우 상기 선택적으로 인에이블된 제 1 내지 제 5 풀업 제어 신호(pcode<0:4>)에 응답하여 선택적으로 턴온된 제 2 내지 제 6 트랜지스터(P22)의 턴온 저항값, 상기 풀업 인에이블 신호(INP)에 의해 턴온된 제 1 및 제 7 트랜지스터(P21, P27)의 턴온 저항값, 및 제 1 및 제 2 저항 소자(R21, R22)의 저항값의 조합으로 상기 풀업 드라이버(100)의 총 임피던스가 결정된다.
상기 풀다운 드라이버(200)의 경우, 제 1 내지 제 5 풀다운 제어 신호(ncode<0:4>)가 모두 디스에이블될 경우 풀다운 인에이블 신호(INN)에 의해 상기 풀다운 드라이버(200)의 총 임피던스가 제 3 저항 소자(R31)의 저항값으로 결정된다. 또한 상기 풀다운 드라이버(200)는 상기 제 1 내지 제 5 풀다운 제어 신호(ncode<0:4>)가 선택적으로 인에이블된 경우 상기 선택적으로 인에이블된 제 1 내지 제 5 풀다운 제어 신호(ncode<0:4>)에 응답하여 선택적으로 턴온된 제 9 내지 제 13 트랜지스터(N32~N36)의 턴온 저항값, 상기 풀다운 인에이블 신호(INN)에 의해 턴온된 제 8 및 제 14 트랜지스터(N31, N37)의 턴온 저항값, 및 제 3 및 제 4 저항 소자(R33, R34)의 저항값의 조합으로 총 임피던스가 결정된다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 풀업 드라이버(100) 또는 풀다운 드라이버(200)를 인에이블시키는 풀업 또는 풀다운 인에이블 신호(INP, INN)에 의해 턴온되는 트랜지스터가 최소 개수로 구성된다. 즉, 도 1과 도 3을 참조하면, 종래 기술의 데이터 출력 드라이버는 상기 풀업 및 풀다운 인에이블 신호(INP, INN)에 의해 턴온되는 트랜지스터의 개수가 12개인 반면, 본 발명 에 따른 데이터 출력 드라이버는 4개에 불과하다. 따라서 본 발명의 데이터 출력 드라이버는 총 임피던스를 결정할 때에 종래보다 적은 개수의 트랜지스터 턴온 저항값이 적용됨으로 종래보다 일정량으로 총 임피던스의 증감이 가능해진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 데이터 출력 드라이버의 상세 구성도,
도 2는 트랜지스터의 특성을 나타낸 그래프,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 풀업 드라이버 200: 풀다운 드라이버
Claims (8)
- 일단에 전원단과 연결되며 제 1 제어 신호에 응답하여 선택적으로 턴온되는 복수개의 제 1 스위칭 소자;일단에 상기 복수개의 제 1 스위칭 소자의 타단이 공통 연결된 노드가 연결되며 제 1 인에이블 신호에 응답하여 턴온되는 제 2 스위칭 소자; 및일단에 상기 제 2 스위칭 소자의 타단이 연결된 제 1 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 1 항에 있어서,상기 데이터 출력 드라이버는상기 제 1 저항 소자의 타단이 상기 데이터 출력 드라이버의 출력단에 연결된 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 2 항에 있어서,상기 데이터 출력 드라이버는일단에 상기 전원단이 연결되며 제 1 인에이블 신호에 응답하여 턴온되는 제 3 스위칭 소자, 및일단에 상기 제 3 스위칭 소자의 타단이 연결되며 타단에 상기 데이터 출력 드라이버의 출력단이 연결된 제 2 저항 소자를 더 포함하는 것을 특징으로 하는 반 도체 메모리 장치의 데이터 출력 드라이버.
- 제 3 항에 있어서,상기 데이터 출력 드라이버는상기 제 1 인에이블 신호와 상기 제 1 제어 신호의 조합에 따라 상기 데이터 출력 드라이버의 총 임피던스가 결정되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 3 항에 있어서,상기 데이터 출력 드라이버는일단에 접지단이 연결되며 제 2 제어 신호에 응답하여 선택적으로 턴온되는 복수개의 제 4 스위칭 소자,일단에 상기 복수개의 제 4 스위칭 소자의 타단이 공통 연결된 노드가 연결되며 제 2 인에이블 신호에 응답하여 턴온되는 제 5 스위칭 소자, 및일단에 상기 제 5 스위칭 소자의 타단이 연결된 제 3 저항 소자를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 5 항에 있어서,상기 데이터 출력 드라이버는상기 제 3 저항 소자의 타단이 상기 데이터 출력 드라이버의 출력단에 연결 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 6 항에 있어서,상기 데이터 출력 드라이버는일단에 상기 접지단이 연결되며 상기 제 2 인에이블 신호에 응답하여 턴온되는 제 6 스위칭 소자, 및일단에 상기 제 6 스위칭 소자의 타단이 연결되며 타단에 상기 데이터 출력 드라이버의 출력단이 연결된 제 4 저항 소자를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
- 제 7 항에 있어서,상기 데이터 출력 드라이버는상기 제 1 인에이블 신호, 상기 제 2 인에이블 신호, 상기 제 1 제어 신호, 및 상기 제 2 제어 신호의 조합에 따라 상기 데이터 출력 드라이버의 총 임피던스가 결정되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
Priority Applications (1)
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|---|---|---|---|
| KR1020070138290A KR20090070318A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치의 데이터 출력 드라이버 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020070138290A KR20090070318A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치의 데이터 출력 드라이버 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090070318A true KR20090070318A (ko) | 2009-07-01 |
Family
ID=41321880
Family Applications (1)
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| KR1020070138290A KR20090070318A (ko) | 2007-12-27 | 2007-12-27 | 반도체 메모리 장치의 데이터 출력 드라이버 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090070318A (ko) |
-
2007
- 2007-12-27 KR KR1020070138290A patent/KR20090070318A/ko not_active Application Discontinuation
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