KR100951668B1 - 반도체 메모리 장치의 버퍼 - Google Patents

반도체 메모리 장치의 버퍼 Download PDF

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Abstract

본 발명은 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼링부, 및 상기 버퍼링부를 구성하는 제 1 트랜지스터와 같은 타입인 제 2 트랜지스터의 사이즈에 대응하여 제어 전압을 생성하는 미스 매치 보상부를 포함하며, 상기 버퍼링부는 상기 제어 전압 레벨에 응답하여 상기 출력 신호의 천이 시간을 제어하는 것을 특징으로 한다.
입력 신호, 출력 신호, 천이 시간

Description

반도체 메모리 장치의 버퍼{Buffer of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 버퍼에 관한 것이다.
일반적인 버퍼는 도 1에 도시된 바와 같이, 제 1 내지 제 5 트랜지스터(P1, P2, N1~N3)를 포함한다. 상기 제 1 트랜지스터(P1)는 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P2)는 게이트에 상기 제 1 트랜지스터(P1)의 게이트가 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 3 트랜지스터(N1)는 게이트에 반전 입력 신호(inb)를 입력 받고 드레인에 상기 제 1 트랜지스터(P1)의 게이트와 드레인이 연결된다. 상기 제 4 트랜지스터(N2)는 게이트에 입력 신호(in)를 입력 받고 드레인에 상기 제 2 트랜지스터(P2)의 드레인이 연결된다. 상기 제 5 트랜지스터(N3)는 게이트에 인에이블 신호(en)를 입력 받고 드레인에 상기 제 3 트랜지스터(N1)의 소오스와 상기 제 4 트랜지스터(N2)의 소오스가 연결된 노드에 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 반전 입력 신호(inb)는 상기 입력 신호(in)가 반전된 신호이다. 상기 제 2 트랜지스터(P2)와 상기 제 4 트랜지스터(N2)가 연결된 노드에서 출력 신호(outb)가 출력된다.
이와 같이 구성된 일반적인 버퍼는 다음과 같이 동작한다.
상기 인에이블 신호(en)가 하이 레벨로 인에이블되고 상기 입력 신호(in)가 하이 레벨일 경우, 상기 제 4 및 제 5 트랜지스터(N2, N3)가 턴온되어 상기 출력 신호(outb)는 로우 레벨이 된다.
상기 인에이블 신호(en)가 하이 레벨로 인에이블되고 상기 입력 신호(in)가 로우 레벨일 경우, 상기 제 1 내지 제 3 트랜지스터(P1, P2, N1)가 턴온되어 상기 출력 신호(outb)는 하이 레벨이 된다.
하지만 이러한 구조의 버퍼는 공정 변화(process variation)에 취약하다. 자세히 설명하면, 상기 입력 신호(in)가 하이 레벨일 경우 상기 출력 신호(outb)가 로우 레벨로 천이하는 과정에서 공정 변화로 인해 상기 제 4 및 제 5 트랜지스터(N2, N3)의 사이즈(size)가 설계된 값보다 커지면 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간이 설계된 시간보다 짧아질 수 있다. 반면, 상기 제 2 및 제 4 트랜지스터(N2)의 사이즈가 설계된 값보다 작아지면 상기 출력 신호(outb)가 로우 레벨로 천이되는 시간이 길어지게 된다.
또한, 상기 입력 신호(in)가 로우 레벨일 경우, 상기 제 1 내지 제 3 트랜지스터(P1, P2, N1)의 사이즈가 공정 변화로 인해 설계된 값보다 커지거나 작아지면 상기 출력 신호(outb)가 하이 레벨로 천이되는 시간이 짧아지거나 길어지게 된다. 이러한 문제점은 일반적으로 턴온된 트랜지스터는 사이즈가 커질수록 많은 양의 전류를 출력하고, 사이즈가 작아질수록 적은 양의 전류를 출력하기 때문이다.
이와 같이 상기 출력 신호(outb)의 천이 시간이 짧아지거나 길어지면 상기 출력 신호(outb)를 입력 받는 내부 회로는 정상적인 동작을 수행하지 못하게 되는 경우가 발생할 수도 있으며, 반도체 메모리 장치의 동작 신뢰성 감소의 문제점이 발생한다. 이상에서는 공정 변화만을 버퍼 동작의 문제점으로 지적하고 있으나, 일반적인 버퍼는 온도 및 전압 변화에도 트랜지스터의 문턱 전압이 변해 트랜지스터에서 출력되는 전류의 양이 달라져 출력 신호의 천이 시간이 변하는 문제점을 발생시킬 수 있다. 또한 상기 입력 신호(in)가 클럭일 경우 버퍼를 통해 출력되는 클럭은 버퍼 입력시와 다른 듀티비를 갖는 클럭이 될 수 있다.
본 발명은 상술한 문제점을 해결하지 위하여 안출된 것으로, P.V.T(process, voltage, temperature) 변화에도 안정된 동작을 수행할 수 있는 반도체 메모리 장치의 버퍼를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼는 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼링부, 및 상기 버퍼링부를 구성하는 제 1 트랜지스터와 같은 타입인 제 2 트랜지스터의 사이즈에 대응하여 제어 전압을 생성하는 미스 매치 보상부를 포함하며, 상기 버퍼링부는 상기 제어 전압 레벨에 응답하여 상기 출력 신호의 천이 시간을 제어하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼는 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼링부, 및 상기 출력 신호가 로우 레벨로 천이하는 시간이 증가할수록 제 1 제어 전압 레벨을 높이고, 상기 출력 신호가 하이 레벨로 천이하는 시간이 증가할수록 제 2 제어 전압 레벨을 낮추는 미스 매치 보상부를 포함하며, 상기 버퍼링부는 상기 제 1 제어 전압 레벨이 높아지면 상기 버퍼링부에서 접지단으로 흐르는 전류의 양을 증가시키고, 상기 제 2 제어 전압 레벨이 낮아지면 상기 버퍼링부에 공급되는 전류의 양을 증가시키는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 버퍼는 P.V.T 변화에도 안정된 동작 즉, 출력 신호의 천이 시간이 설계시와 동일하게 유지될 수 있어 반도체 메모리 장치의 동작 신뢰성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼는 도 2에 도시된 바와 같이, 미스 매치 보상부(100), 및 버퍼링부(200)를 포함한다.
상기 미스 매치 보상부(100)는 트랜지스터의 사이즈에 대응하여 제어 전압을 생성하도록 구성된다. 이때, 상기 미스 매치 보상부(100)는 엔모스 타입의 트랜지스터의 사이즈에 대응하여 제 1 제어 전압(nbias)을 생성할 수 있다. 또한 상기 미스 매치 보상부(100)는 피모스 타입의 트랜지스터의 사이즈에 대응하여 제 2 제어 전압(pbias)을 생성할 수 있다. 예를 들어, 상기 미스 매치 보상부(100)는 상기 버퍼링부(200)를 구성하는 엔모스 타입의 트랜지스터의 사이즈(size)가 커질수록 상기 제 1 제어 전압(nbias)의 레벨을 낮추고, 상기 버퍼링부(200)를 구성하는 피모스 타입의 트랜지스터의 사이즈가 커질수록 상기 제 2 제어 전압(pbias)의 레벨을 높인다. 일반적으로 트랜지스터의 사이즈는 트랜지스터가 턴온되었을 경우 트랜지스터에서 출력하는 전류의 양으로 그 크기를 판단할 수 있으며, 턴온된 트랜지스터의 사이즈가 클수록 트랜지스터는 많은 양의 전류를 출력하고, 턴온된 트랜지스터의 사이즈가 작을수록 트랜지스터는 적은 양의 전류를 출력한다.
상기 버퍼링부(200)는 입력 신호(in)를 버퍼링하여 출력 신호(outb)로서 출력한다. 이때, 상기 버퍼링부(200)는 상기 제어 전압 레벨에 따라 상기 출력 신호(outb)의 천이 시간을 제어한다. 예를 들어, 상기 버퍼링부(200)는 상기 제 1 제 어 전압(nbias) 레벨이 높아지면 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간이 빨라지도록 구성된다. 또한 상기 버퍼링부(200)는 상기 제 2 제어 전압(pbias) 레벨이 낮아지면 상기 출력 신호(outb)가 하이 레벨로 천이하는 시간이 빨라지도록 구성된다.
상기 미스 매치 보상부(100)는 도 3에 도시된 바와 같이, 제 1 제어 전압 생성부(110), 및 제 2 제어 전압 생성부(120)를 포함할 수 있다.
상기 제 1 제어 전압 생성부(110)는 상기 버퍼링부(200)를 구성하는 트랜지스터 중 엔모스 타입의 트랜지스터 사이즈가 커질수록 상기 제 1 제어 전압(nbais) 레벨을 낮춘다. 반도체 메모리 장치의 내부 회로(버퍼, 드라이버 등등)를 구성하는 엔모스 트랜지스터들은 같은 공정에서 만들어지기 때문에 동일한 공정 변화의 영향을 받는다.
상기 제 1 제어 전압 생성부(110)는 제 1 내지 제 3 트랜지스터(P11, N11, N12), 및 제 1 저항 소자(R11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 레벨이 반전된 인에이블 신호(enb)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 1 저항 소자(R11)는 일단에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 인에이블 신호(en)를 입력 받고 드레인에 상기 제 1 저항 소자(R11)의 타단이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 3 트랜지스터(N12)는 게이트와 드레인에 상기 제 1 저항 소자(R11)의 타단이 연결되고 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 1 저항 소자(R11)와 상기 제 2 및 제 3 트랜지스터(N11, N12)가 연결된 노드에 서 상기 제 1 제어 전압(nbias)이 출력된다.
이렇게 구성된 상기 제 1 제어 전압 생성부(110)는 상기 제 1 저항 소자(R11)의 타단과 접지단(VSS) 사이의 전압이 상기 제 1 제어 전압(nbias)로서 출력된다. 따라서 상기 제 1 저항 소자(R11)와 접지단(VSS) 사이에 연결된 상기 제 2 및 제 3 트랜지스터(N11, N12)의 사이즈가 커지면 상기 제 2 및 제 3 트랜지스터(N11, N12)는 접지단(VSS)으로 전류를 많이 흐르게 함으로 상기 제 1 제어 전압(nbias)은 레벨이 낮아진다.
상기 제 2 제어 전압 생성부(120)는 상기 버퍼링부(200)를 구성하는 피모스 트랜지스터 사이즈가 커지면 상기 제 2 제어 전압(pbias) 레벨을 높이도록 구성된다. 반도체 메모리 장치의 내부 회로(버퍼, 드라이버 등등)를 구성하는 피모스 트랜지스터들은 같은 공정에서 만들어지기 때문에 동일한 공정 변화의 영향을 받는다.
상기 제 2 제어 전압 생성부(120)는 제 4 내지 6 트랜지스터(P12, P13, R12)를 포함한다. 상기 제 4 트랜지스터(P12)는 소오스에 외부 전압(VDD)이 인가된다. 상기 제 5 트랜지스터(P13)는 게이트에 상기 레벨이 반전된 인에이블 신호(enb)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 4 트랜지스터(P12)의 게이트와 드레인이 연결된다. 상기 제 2 저항 소자(R12)는 일단에 상기 제 4 및 제 5 트랜지스터(P12, P13)가 연결된 노드가 연결된다. 상기 제 6 트랜지스터(N13)는 게이트에 상기 인에이블 신호(en)가 입력되고 드레인에 상기 제 2 저항 소자(R12)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 4 및 제 5 트랜지스터(P12, P13)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 상기 제 2 제어 전압(pbias)이 출력된다.
이와 같이 구성된 상기 제 2 제어 전압 생성부(120)는 상기 제 4 및 제 5 트랜지스터(P12, P13)의 사이즈가 커지면 상기 제 2 저항 소자(R12)에 공급하는 전류의 양이 많아짐으로 상기 제 2 제어 전압(pbias)은 레벨이 높아진다.
상기 버퍼링부(200)는 버퍼 유닛(210), 제 1 및 제 2 전류 소오스부(220, 230), 및 전류 싱크부(240)를 포함한다.
상기 버퍼 유닛(210)은 상기 입력 신호(in)를 버퍼링하여 상기 출력 신호(outb)를 생성한다.
상기 버퍼 유닛(210)은 상기 입력 신호(in)와 반전 입력 신호(inb)의 레벨차에 의해 상기 출력 신호(outb)의 레벨을 결정한다. 예를 들어, 상기 버퍼 유닛(210)은 상기 입력 신호(in)가 하이 레벨이고 상기 반전 입력 신호(inb)가 로우 레벨일 경우 상기 출력 신호(outb)를 로우 레벨로 천이시킨다. 한편, 상기 버퍼 유닛(210)은 상기 입력 신호(in)가 로우 레벨이고 상기 반전 입력 신호(inb)가 하이 레벨일 경우 상기 출력 신호(outb)를 하이 레벨로 천이시킨다.
상기 버퍼 유닛(210)은 제 7 내지 제 11 트랜지스터(P21, P22, N21, N22, N23)를 포함한다. 상기 제 7 트랜지스터(P21)는 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 8 트랜지스터(P22)는 소오스에 외부 전압(VDD)을 인가 받고 게이트에 상기 제 7 트랜지스터(P21)의 게이트가 연결된다. 상기 제 9 트랜지스터(N21)는 게이트에 상기 반전 입력 신호(inb)를 입력 받고 드레인에 상기 제 7 트랜지스 터(P21)의 드레인과 게이트가 연결된다. 상기 제 10 트랜지스터(N22)는 게이트에 상기 입력 신호(in)를 입력 받고 드레인에 상기 제 8 트랜지스터(P22)의 드레인이 연결된다. 상기 제 11 트랜지스터(N23)는 게이트에 상기 인에이블 신호(en)를 입력 받고 드레인에 상기 제 10 및 제 11 트랜지스터(N21, N22)의 소오스가 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 8 트랜지스터(P22)와 상기 제 10 트랜지스터(N22)가 연결된 노드에서 상기 출력 신호(outb)가 출력된다.
상기 제 1 전류 소오스부(220)는 상기 제 1 제어 전압(pbias) 레벨에 따라 상기 버퍼 유닛(210)에 공급하는 전류의 양을 제어한다. 예를 들어, 상기 제 1 전류 소오스부(220)는 상기 제 1 제어 전압(pbias) 레벨이 낮아질수록 상기 버퍼 유닛(210)에 공급하는 전류의 양을 증가시킨다. 한편, 상기 제 1 전류 소오스부(220)는 상기 제 1 제어 전압(pbias) 레벨이 높아질수록 상기 버퍼 유닛(210)에 공급하는 전류의 양을 감소시킨다.
상기 제 1 전류 소오스부(220)는 제 12 트랜지스터(P23)를 포함한다. 상기 제 12 트랜지스터(P23)는 게이트에 상기 제 1 제어 전압(pbias)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 7 및 제 9 트랜지스터(P21, N21)가 연결된 노드가 연결된다.
상기 제 2 전류 소오스부(230)는 상기 제 1 제어 전압(pbias) 레벨에 따라 상기 버퍼 유닛(210)에 공급하는 전류의 양을 제어한다. 예를 들어, 상기 제 2 전류 소오스부(230)는 상기 제 1 제어 전압(pbias) 레벨이 낮아질수록 상기 버퍼 유 닛(210)에 공급하는 전류의 양을 증가시킨다. 한편, 상기 제 2 전류 소오스부(230)는 상기 제 1 제어 전압(pbias) 레벨이 높아질수록 상기 버퍼 유닛(210)에 공급하는 전류의 양을 감소시킨다.
상기 제 2 전류 소오스부(230)는 제 13 트랜지스터(P24)를 포함한다. 상기 제 13 트랜지스터(P24)는 게이트에 상기 제 1 제어 전압(pbias)을 인가 받고 소오스에 외부 전압(VDD)이 인가되며 드레인에 상기 제 8 및 제 10 트랜지스터(P22, N22)가 연결된 노드에 연결된다.
상기 전류 싱크부(240)는 상기 제 2 제어 전압(nbias) 레벨에 응답하여 상기 버퍼 유닛(210)에서 접지단(VSS)으로 흐르는 전류의 양을 제어한다. 예를 들어, 상기 전류 싱크부(240)는 상기 제 2 제어 전압(nbias) 레벨이 높아질수록 상기 버퍼 유닛(210)에서 접지단(VSS)으로 흐르는 전류의 양을 증가시킨다.
상기 전류 싱크부(240)는 제 14 트랜지스터(N24)를 포함한다. 상기 제 14 트랜지스터(N24)는 게이트에 상기 제 2 제어 전압(nbias)을 인가 받고 드레인에 상기 제 9 및 제 10 트랜지스터(N21, N22)의 소오스가 연결된 노드가 연결되고 소오스에 접지단(VSS)이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼의 동작을 일반적인 버퍼의 동작과 비교 설명하면 다음과 같다.
도 1에 도시된 일반적인 반도체 메모리 장치의 버퍼는 입력 신호(in)가 하이 레벨일 경우 트랜지스터(N2)가 턴온되어 출력 신호(outb)를 로우 레벨로 천이시킨다. 또한 상기 입력 신호(in)가 로우 레벨일 경우 트랜지스터(P2)가 턴온되어 상기 출력 신호(outb)가 하이 레벨로 천이된다. 이때, 상기 출력 신호(outb)가 로우 레벨로 천이할 경우 트랜지스터(N2)의 사이즈가 작으면 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간이 길어진다. 상기 출력 신호(outb)가 로우 레벨로 천이할 경우 트랜지스터(N2)의 사이즈가 크면 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간짧아진다. 또한 상기 출력 신호(outb)가 하이 레벨로 천이할 경우 트랜지스터(P2)의 사이즈가 작으면 상기 출력 신호(outb)가 하이 레벨로 천이하는 시간이 길어지고, 트랜지스터(P2)의 사이즈가 크면 상기 출력 신호(outb)가 하이 레벨로 천이하는 시간이 짧아진다.
일반적인 버퍼는 버퍼를 구성하는 트랜지스터의 사이즈에 따라 출력 신호의 천이 타이밍이 달라질 수 있다. 반도체 메모리 장치의 외부와 내부 회로 또는 내부 회로와 내부 회로 사이에서 신호를 전달하는 버퍼가 상기와 같이 천이 타이밍이 변하는 출력 신호를 생성할 경우, 상호 회로간의 오동작을 유발시킬 수 있다.
본 발명에 따른 반도체 메모리 장치의 버퍼의 동작을 도 3과 도 4를 참조하여 설명하면 다음과 같다.
출력 신호(outb)를 로우 레벨로 천이시키는 제 10 트랜지스터(N22)의 사이즈가 작을 경우, 제 1 제어 전압 생성부(110)를 구성하는 트랜지스터(P11, N11, N12) 중 제 2 및 제 3 트랜지스터(N11, N12)의 사이즈 또한 작다. 이유는 같은 타입의 트랜지스터가 같은 공정을 통해 만들어지기 때문이다. 상기 제 2 및 제 3 트랜지스터(N11, N12)의 사이즈가 작을수록 제 1 제어 전압(nbias) 레벨이 높아진다.
상기 제 1 제어 전압(nbias) 레벨이 높아지면 상기 제 1 제어 전압(nbias)을 인가 받는 제 14 트랜지스터(N24)의 턴온 정도가 커져 상기 제 10 트랜지스터(N22)의 소오스 전압 레벨을 낮아지게 한다. 상기 제 10 트랜지스터(N22)는 게이트-소오스 전압 차가 커져 턴온 정도가 커진다. 따라서 상기 제 10 트랜지스터(N22)는 사이즈가 작아져도 턴온 정도가 커지기 때문에 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간이 길어지는 것을 방지한다.
반대의 경우로, 상기 제 10 트랜지스터(N22)의 사이즈가 커지면 같은 타입의 상기 제 2 및 제 3 트랜지스터(N11, N12)의 사이즈도 커진다. 상기 제 2 및 제 3 트랜지스터(N11, N12)의 사이즈가 커지면 상기 제 1 제어 전압(nbias) 레벨이 낮아진다. 상기 제 1 제어 전압(nbias) 레벨이 낮아지면 상기 제 14 트랜지스터(N24)의 턴온 정도가 작아져 상기 제 10 트랜지스터(N22)의 소오스 전압 레벨이 낮아지는 것을 방지한다. 상기 제 10 트랜지스터(N22)의 게이트-소오스 전압 차가 낮아지지 않아 상기 제 10 트랜지스터(N22)는 턴온 정도가 커지지 않는다. 따라서 상기 제 10 트랜지스터(N22)는 사이즈가 커져도 턴온 정도가 커지지 않아 상기 출력 신호(outb)가 로우 레벨로 천이하는 시간이 짧아지는 것을 방지한다.
한편, 상기 출력 신호(outb)를 하이 레벨로 천이시키는 제 8 트랜지스터(P22)의 사이즈가 작을 경우, 상기 제 2 제어 전압 생성부(120)를 구성하는 제 4 및 제 5 트랜지스터(P12, P13)의 사이즈 또한 작다. 이유는 같은 타입의 트랜지스터가 같은 공정을 통해 만들어지기 때문이다. 상기 제 4 및 제 5 트랜지스터(P12, P13)의 사이즈가 작아지면 제 2 제어 전압(pbias) 레벨이 낮아진다.
상기 제 2 제어 전압(pbias) 레벨이 낮아지면 상기 제 2 제어 전압(pbias)을 인가 받는 제 13 트랜지스터(P24)의 턴온 정도가 커진다. 상기 제 8 트랜지스터(P22)의 사이즈가 작아도 상기 제 13 트랜지스터(P24)의 턴온 정도가 커져 상기 출력 신호(outb)가 하이 레벨로 천이하는 시간이 길어지는 것을 방지한다.
반대의 경우로, 상기 제 8 트랜지스터(P22)의 사이즈가 커지는 경우, 상기 제 2 제어 전압(pbias) 레벨이 높아진다. 상기 제 2 제어 전압(pbias) 전압 레벨이 높아지면 상기 제 2 제어 전압(pbias)을 인가 받는 상기 제 13 트랜지스터(P24)의 턴온 정도가 작아진다. 상기 제 8 트랜지스터(P22)의 사이즈가 커져도 상기 제 13 트랜지스터(P24)의 턴온 정도가 작아져 상기 출력 신호(outb)가 하이 레벨로 천이하는 시간이 짧아지는 것을 방지한다.
전류 측면에서 본 발명에 따른 반도체 메모리 장치의 버퍼 동작을 설명하면 다음과 같다. 일반적으로 반도체 메모리 장치를 구성하는 회로는 회로 내부에 흐르는 전류의 양에 따라 그 응답 속도가 달라진다. 즉, 회로 내부에 흐르는 전류의 양이 많아질수록 입력 신호에 따라 출력 신호를 생성하는 속도가 빨라지고 전류의 양이 적어질수록 입력 신호에 따라 출력 신호를 생성하는 속도가 느려진다.
도 4에 도시된 버퍼 유닛(210)을 구성하는 트랜지스터(P21, P22)은 상기 버퍼 유닛(210)에 전류를 공급하는 역할을 수행한다. 상기 버퍼 유닛(210)에 전류을 공급하는 트랜지스터(P21, P22)의 사이즈가 작아지면 제 1 제어 전압(pbias) 레벨이 낮아지게 되고 제 12 및 제 13 트랜지스터(P23, P24)의 턴온 정도가 커져 상기 버퍼 유닛(210)에 상기 제 12 및 제 13 트랜지스터(P23, P24)를 통해 상기 버퍼 유닛(210)에 공급되는 전류의 양이 많아지게 된다. 따라서 상기 제 7 및 제 8 트랜지 스터(P21, P22)를 통해 상기 버퍼 유닛(210)에 공급되는 전류의 양이 적어지더라도 상기 제 12 및 제 13 트랜지스터(P23, P24)를 통해 상기 버퍼 유닛(210)에 공급되는 전류의 양이 많아져 상기 버퍼 유닛(210)에 공급되는 전류의 양은 일정하게 된다.
또한, 상기 제 7 및 제 8 트랜지스터(P21, P22)의 사이즈가 켜져 상기 제 7 및 제 8 트랜지스터(P21, P22)를 통해 상기 버퍼 유닛(210)에 공급되는 전류의 양이 많아지면 상기 제 12 및 제 13 트랜지스터(P23, P24)를 통해 상기 버퍼 유닛(210)에 공급되는 전류의 양이 적어지게 된다. 따라서 상기 버퍼 유닛(210)에 공급되는 전류의 양은 일정하게 된다.
한편, 상기 버퍼 유닛(210)을 구성하는 제 9 내지 제 11 트랜지스터(N21~N23)는 상기 버퍼 유닛(210)에서 접지단(VSS)으로 전류를 흐르게 하는 역할을 수행한다. 상기 제 9 내지 제 11 트랜지스터(N21~N23)의 사이즈가 작아지면 제 2 제어 전압(nbias) 레벨이 높아져 제 14 트랜지스터(N24)의 턴온 정도를 크게 한다.
상기 버퍼 유닛(210)에서 흘러나가는 전류는 상기 제 9 내지 제 11 트랜지스터(N21~N23)를 통해 흘러나가는 전류와 상기 제 14 트랜지스터(N24)를 통해 흘러나가는 전류의 합과 같다. 상기 제 9 내지 제 11 트랜지스터(N21~N23)를 통해 흘러나가는 전류의 양이 많아지면 상기 제 14 트랜지스터(N24)를 통해 흘러나가는 전류의 양이 적어지게 되고, 상기 제 9 내지 제 11 트랜지스터(N21~N23)를 통해 흘러나가는 전류의 양이 적어지면 상기 제 14 트랜지스터(N24)를 통해 흘러나가는 전류의 양이 많아지게 된다. 결국, 상기 제 9 내지 제 11 트랜지스터(N21~N23)를 통해 흘러나가는 전류와 상기 제 14 트랜지스터(N24)를 통해 흘러나가는 전류의 양의 합은 일정하다.
따라서 본 발명에 따른 반도체 메모리 장치의 버퍼는 공급받는 전류의 양과 흐리는 전류의 양을 일정하게 제어함으로써 응답속도를 일정하게 유지시킬 수 있다. 결국, 본 발명에 따른 반도체 메모리 장치의 버퍼는 내부에 흐르는 전류의 양은 공정 변화 또는 외부 요인(온도, 및 전압)으로 인해 변하지 않아 안정적인 동작을 수행할 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치의 버퍼는 출력 신호의 천이 시간을 일정하게 유지시킬 수 있어 반도체 메모리 장치의 동작 신뢰도를 향상시키는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 버퍼의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼의 구성도,
도 3은 도 2에 도시된 미스 매치 보상부의 상세 구성도,
도 4는 도 2에 도시된 버퍼링부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 미스 매치 보상부 200: 버피링부

Claims (22)

  1. 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼링부; 및
    상기 버퍼링부를 구성하는 제 1 트랜지스터와 같은 타입인 제 2 트랜지스터의 사이즈에 대응하여 제어 전압을 생성하는 미스 매치 보상부를 포함하며,
    상기 버퍼링부는 상기 제어 전압 레벨에 응답하여 상기 출력 신호의 천이 시간을 제어하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  2. 제 1 항에 있어서,
    상기 버퍼링부를 구성하는 상기 제 1 트랜지스터와 상기 미스 매치 보상부를 구성하는 상기 제 2 트랜지스터는 같은 타입일 경우 동일한 공정을 통해 생성되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  3. 제 2 항에 있어서,
    상기 미스 매치 보상부는
    상기 제 2 트랜지스터의 사이즈가 커질수록 상기 제어 전압의 레벨이 낮아지도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  4. 제 3 항에 있어서,
    상기 미스 매치 보상부는
    일단에 구동 전압이 인가되는 저항 소자, 및
    드레인과 게이트가 연결된 노드에 상기 저항 소자의 타단이 연결되고 소오스에 접지 전압이 인가되는 상기 제 2 트랜지스터를 포함하며,
    상기 저항 소자와 상기 제 2 트랜지스터가 연결된 노드에서 상기 제어 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  5. 제 2 항에 있어서,
    상기 미스 매치 보상부는
    상기 제 2 트랜지스터의 사이즈가 커질수록 상기 제어 전압 레벨이 높아지도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  6. 제 5 항에 있어서,
    상기 미스 매치 보상부는
    소오스에 구동 전압이 인가되는 상기 제 2 트랜지스터, 및
    일단에 상기 제 2 트랜지스터의 드레인과 게이트가 연결된 노드가 연결되며 타단에 접지 전압을 인가 받는 저항 소자를 포함하며,
    상기 제 2 트랜지스터와 상기 저항 소자가 연결된 노드에서 상기 제어 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  7. 제 2 항에 있어서,
    상기 제 2 트랜지스터는 엔모스 트랜지스터, 및 피모스 트랜지스터를 포함하고,
    상기 제어 전압은 제 1 제어 전압, 및 제 2 제어 전압을 포함하며,
    상기 미스 매치 보상부는
    상기 엔모스 트랜지스터의 사이즈가 커질수록 상기 제 1 제어 전압 레벨을 낮추도록 구성된 제 1 제어 전압 생성부, 및
    상기 피모스 트랜지스터의 사이즈가 커질수록 상기 제 2 제어 전압 레벨을 높이도록 구성된 제 2 제어 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  8. 제 7 항에 있어서,
    상기 제 1 제어 전압 생성부는
    일단에 구동 전압을 인가 받는 저항 소자, 및
    드레인과 게이트가 연결된 노드가 상기 저항 소자의 타단과 연결되고 소오스에 접지 전압을 인가 받는 상기 엔모스 트랜지스터를 포함하며,
    상기 저항 소자와 상기 엔모스 트랜지스터가 연결된 노드에서 상기 제 1 제어 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  9. 제 7 항에 있어서,
    상기 제 2 제어 전압 생성부는
    소오스에 구동 전압을 인가 받는 상기 피모스 트랜지스터,
    일단에 상기 제 2 트랜지스터의 드레인과 게이트가 연결된 노드가 연결되고 타단에 접지 전압을 인가 받는 저항 소자를 포함하며,
    상기 피모스 트랜지스터와 상기 저항 소자가 연결된 노드에서 상기 제 2 제어 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  10. 제 1 항에 있어서,
    상기 버퍼링부는
    상기 제어 전압 레벨이 높아지면 상기 출력 신호가 하이 레벨에서 로우 레벨로 천이하는 시간이 짧아지는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  11. 제 10 항에 있어서,
    상기 버퍼링부는
    상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼 유닛, 및
    상기 제어 전압 레벨에 따라 상기 버퍼 유닛에서 접지단으로 흐르는 전류의 양을 제어하는 전류 싱크부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  12. 제 1 항에 있어서,
    상기 버퍼링부는
    상기 제어 전압 레벨이 낮아지면 상기 출력 신호가 로우 레벨에서 하이 레벨로 천이하는 시간이 짧아지는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  13. 제 12 항에 있어서,
    상기 버퍼링부는
    상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼 유닛, 및
    상기 제어 전압 레벨에 따라 상기 버퍼 유닛에 공급하는 전류의 양을 제어하는 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  14. 제 1 항에 있어서,
    상기 제어 전압은 제 1 제어 전압, 및 제 2 제어 전압을 포함하며,
    상기 버퍼링부는
    상기 제 1 제어 전압 레벨이 높아지면 상기 출력 신호가 하이 레벨에서 로우 레벨로 천이하는 시간이 짧아지고,
    상기 제 2 제어 전압 레벨이 낮아지면 상기 출력 신호가 로우 레벨에서 하이 레벨로 천이하는 시간이 짧아지는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  15. 제 14 항에 있어서,
    상기 버퍼링부는
    상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼 유닛,
    상기 제 1 제어 전압 레벨에 따라 상기 버퍼 유닛에서 접지단으로 흐르는 전류의 양을 제어하는 전류 싱크부, 및
    상기 제 2 제어 전압 레벨에 따라 상기 버퍼 유닛에 공급되는 전류의 양을 제어하는 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  16. 입력 신호를 버퍼링하여 출력 신호를 생성하는 버퍼링부; 및
    상기 출력 신호가 로우 레벨로 천이하는 시간이 증가할수록 제 1 제어 전압 레벨을 높이고, 상기 출력 신호가 하이 레벨로 천이하는 시간이 증가할수록 제 2 제어 전압 레벨을 낮추는 미스 매치 보상부를 포함하며,
    상기 버퍼링부는 상기 제 1 제어 전압 레벨이 높아지면 상기 버퍼링부에서 접지단으로 흐르는 전류의 양을 증가시키고, 상기 제 2 제어 전압 레벨이 낮아지면 상기 버퍼링부에 공급되는 전류의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  17. 제 16 항에 있어서,
    상기 미스 매치 보상부는
    상기 출력 신호가 로우 레벨로 천이하는 시간이 증가할수록 제 1 제어 전압 레벨을 높이는 제 1 제어 전압 생성부, 및
    상기 출력 신호가 하이 레벨로 천이하는 시간이 증가할수록 제 2 제어 전압 레벨을 낮추는 제 2 제어 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  18. 제 17 항에 있어서,
    상기 제 1 제어 전압 생성부는
    상기 버퍼링부를 구성하는 트랜지스터 중 상기 출력 신호가 로우 레벨로 천이할 경우 상기 출력 신호를 출력하는 출력 노드와 접지단을 연결시키는 트랜지스터와 같은 타입의 트랜지스터를 이용하여 상기 제 1 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  19. 제 18 항에 있어서,
    상기 제 1 제어 전압 생성부는
    일단에 구동 전압을 인가 받는 저항 소자, 및
    드레인과 게이트가 연결된 노드에 상기 저항 소자의 타단이 연결되고 소오스에 접지 전압을 인가 받는 상기 트랜지스터를 포함하며,
    상기 저항 소자와 상기 트랜지스터가 연결된 노드에서 상기 제 1 제어 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  20. 제 17 항에 있어서,
    상기 제 2 제어 전압 생성부는
    상기 버퍼링부를 구성하는 트랜지스터 중 상기 출력 신호가 하이 레벨로 천이할 경우 상기 출력 노드와 외부 전압단을 연결시키는 트랜지스터와 같은 타입의 트랜지스터를 이용하여 상기 제 2 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  21. 제 20 항에 있어서,
    상기 제 2 제어 전압 생성부는
    소오스에 구동 전압을 인가 받는 상기 트랜지스터, 및
    일단에 상기 트랜지스터의 드레인과 게이트가 연결된 노드가 연결되고 타단에 접지 전압을 인가 받는 저항 소자를 포함하며,
    상기 트랜지스터와 상기 저항 소자가 연결된 노드에서 상기 제 2 제어 전압이 출력되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  22. 제 16 항에 있어서,
    상기 버퍼링부는
    상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하는 버퍼 유닛,
    상기 제 1 제어 전압 레벨이 높아질수록 상기 버퍼 유닛에서 상기 접지단으로 흐르는 전류의 양을 증가시키는 전류 싱크부, 및
    상기 제 2 제어 전압 레벨이 낮아질수록 상기 버퍼 유닛이 공급 받는 전류의 양을 증가시키는 전류 소오스부를 포함하는 것을 특징으로 하는 반도체 메모리 장 치의 버퍼.
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