KR20100103146A - 반도체 메모리 장치의 임피던스 캘리브레이션 회로 - Google Patents

반도체 메모리 장치의 임피던스 캘리브레이션 회로 Download PDF

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KR20100103146A
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Abstract

본 발명의 반도체 메모리 장치의 임피던스 캘리브레이션 회로는, 기준 전압을 생성하는 기준 전압 생성부; 제 1 풀업 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 1 풀업 저항부의 저항값을 가변시키되, 패드를 통해 연결되는 외부 저항의 저항값보다 작은 저항값을 갖도록 제어하여 풀업 코드를 생성하는 풀업 코드 생성부; 및 제 2 풀업 저항부와 풀다운 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 2 풀업 저항부와 상기 풀다운 저항부의 저항값을 가변시켜 풀다운 코드를 생성하는 풀다운 코드 생성부;를 포함한다.
Figure P1020090021609
반도체 메모리 장치, 임피던스 캘리브레이션, 기준 전압

Description

반도체 메모리 장치의 임피던스 캘리브레이션 회로{Impedance Calibration Circuit in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 임피던스 캘리브레이션 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 마이크로 프로세서(Micro Processor)의 메인 메모리로 주로 사용되며, 칩셋(Chipset)이라고 하는 회로 블록이 마이크로 프로세서와 반도체 메모리 장치 사이의 데이터 교환을 중계해 주는 역할을 한다. 칩셋에서 반도체 메모리 장치로 데이터를 전달할 때, 칩셋의 출력 버퍼에서 출력된 데이터 신호가 반도체 메모리 장치의 입력 버퍼로 입력되는데, 이 때 필연적으로 발생하는 것이 신호 반사 현상(Signal Reflection)이다. 신호 반사 현상이란 반도체 메모리 장치에 구비되는 입력 버퍼의 입출력단 입력 임피던스와 데이터 전송 라인의 임피던스 간의 임피던스 매칭이 이루어지지 않아, 반도체 메모리 장치의 입력 버퍼에 입력된 데이터 신호 중 일부분이 데이터 전송 라인으로 반사되는 현상을 일컫는다.
칩셋에서 데이터 신호를 연속해서 출력할 때, 출력되는 속도가 빠르지 않을 때에는 상기 신호 반사 현상은 크게 문제되지 않으나, 출력되는 데이터 신호의 속도가 일정한 속도 이상이 되면 신호 반사 현상으로 인해 반도체 메모리 장치가 데이터를 안정적으로 입력 받지 못하게 된다. 즉, 칩셋에서 기 출력된 데이터 신호의 반사 신호와 이후에 출력되는 데이터 신호 사이에 간섭 현상이 발생하여 데이터가 기 설정된 대로 반도체 메모리 장치에 입력되지 않는 경우가 발생하는 것이다. 이와 같은 신호 반사 현상은 데이터 출력시에도 마찬가지의 원리로 발생하며, 이를 방지하기 위해 반도체 메모리 장치의 데이터 입출력단에 온 다이 터미네이션 캘리브레이션(On Die Termination Calibration) 회로와 같은 임피던스 캘리브레이션 회로를 구비하여 반도체 메모리 장치의 데이터 입출력단의 임피던스를 데이터 전송 라인의 임피던스와 매칭시키고 있다.
반도체 메모리 장치의 임피던스 캘리브레이션 회로는, ZQ 패드를 통해 외부 저항과 연결되었으며, 복수 비트의 디지털 코드의 논리값을 조정하여 내부의 가변 저항부의 저항값이 외부 저항과 같아지도록 제어하였다. 그리고, 이 때의 가변 저항부를 제어하는 디지털 코드를 데이터 입출력 버퍼에 전달하여, 각 데이터 입출력 버퍼의 저항값을 제어하였다.
최근, 반도체 메모리 장치는 면적 마진의 증가를 위해 데이터 입출력 버퍼의 점유 면적을 감소시키고 있으며, 이를 위해 각 데이터 입출력 버퍼는 이전에 비해 작은 저항값을 갖는 드라이버들의 조합에 의해 구현되고 있다. 데이터 입출력 버퍼의 각 드라이버들은 임피던스 캘리브레이션 회로에서 생성되는 디지털 코드의 각 비트를 입력 받는 순서에 따라 각각 다른 저항값을 가질 수 있다. 그런데, 이와 같 은 방식으로 디지털 코드의 각 비트의 입력 순서를 변경하게 되면, 실질적으로 각 드라이버들의 저항값에는 오차가 발생하게 되어, 정확한 임피던스 매칭이 이루어지지 않는다. 특히, 각 드라이버의 저항값은 PVT(Process, Voltage, Temperature)의 변화에 영향을 크게 받아, 반도체 메모리 장치의 성능을 저하시키는 결과가 초래된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 버퍼 내에 구비되는 각 드라이버가 각각 다른 저항값을 가질 수 있도록, 보다 작은 저항값에 대한 디지털 코드를 생성할 수 있는 반도체 메모리 장치의 임피던스 캘리브레이션 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 임피던스 캘리브레이션 회로는, 기준 전압을 생성하는 기준 전압 생성부; 제 1 풀업 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 1 풀업 저항부의 저항값을 가변시키되, 패드를 통해 연결되는 외부 저항의 저항값보다 작은 저항값을 갖도록 제어하여 풀업 코드를 생성하는 풀업 코드 생성부; 및 제 2 풀업 저항부와 풀다운 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 2 풀업 저항부와 상기 풀다운 저항부의 저항값을 가변시켜 풀다운 코드를 생성하는 풀다운 코드 생성부;를 포함한다.
본 발명의 반도체 메모리 장치의 임피던스 캘리브레이션 회로는, 가변 저항부가 보다 낮은 저항값을 갖도록 기준 전압의 레벨을 조정하고, 이 때 생성되는 디지털 코드를 버퍼 내의 드라이버에 전송함으로써, 각 드라이버가 각각 다른 저항값을 갖는 데에서 발생하는 오차를 감소시켜, 보다 효율적인 임피던스 매칭 동작을 지원하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 임피던스 캘리브레이션 회로의 구성도로서, 각각 6비트의 풀업 코드(pu<1:6>)와 풀다운 코드(pd<1:6>)를 생성하는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 임피던스 캘리브레이션 회로는, 기준 전압(Vref)을 생성하는 기준 전압 생성부(10); 상기 기준 전압(Vref)에 응답하여 풀업 코드(pu<1:6>)를 생성하는 풀업 코드 생성부(20); 및 상기 기준 전압(Vref)에 응답하여 풀다운 코드(pd<1:6>)를 생성하는 풀다운 코드 생성부(30);를 포함한다.
도면에는, ZQ 패드(PAD)를 통해 상기 풀업 코드 생성부(20)와 연결되는 외부 저항(Rext)을 함께 도시하였다.
상기 풀업 코드 생성부(20)는, 상기 ZQ 패드(PAD)와 접속되며, 제 1 분배 전압(Vdiv1)이 인가되는 제 1 노드(N1); 외부 공급전원(VDDQ)의 공급단과 상기 제 1 노드(N1) 사이에 배치되며, 상기 풀업 코드(pu<1:6>)에 대응되는 가변적인 저항값을 갖는 제 1 풀업 저항부(210); 상기 제 1 분배 전압(Vdiv1)과 상기 기준 전압(Vref)을 비교하여 제 1 카운팅 인에이블 신호(cnten1)를 생성하는 제 1 비교부(220); 및 상기 제 1 카운팅 인에이블 신호(cnten1)에 응답하여 카운팅 동작을 수행하여 상기 풀업 코드(pu<1:6>)를 생성하는 풀업 카운터(230);를 포함한다.
상기 제 1 분배 전압(Vdiv1)은 상기 제 1 풀업 저항부(210)가 갖는 저항값과 상기 외부 저항(Rext)의 저항값의 저항비에 따라 상기 외부 공급전원(VDDQ)이 전압 분배됨에 의해 생성되는 전압이다.
일반적으로, 상기 기준 전압(Vref)은 상기 외부 공급전원(VDDQ)의 1/2 레벨의 전위를 갖는다. 그러나, 본 발명에서는 상기 기준 전압(Vref)이 상기 외부 공급전원(VDDQ)의 1/2 레벨보다 높은 전위를 가지며, 여기에서는 2/3 레벨을 갖는 것으로 이해하기로 한다.
상기 임피던스 캘리브레이션 회로의 동작 시작 시점에서, 상기 제 1 풀업 저항부(210)는 낮은 저항값을 갖는다. 이 때, 상기 제 1 분배 전압(Vdiv1)은 상기 기준 전압(Vref)보다 높은 레벨을 가지므로, 상기 제 1 비교부(210)로부터 출력되는 상기 제 1 카운팅 인에이블 신호(cnten1)는 인에이블 된다. 이후, 상기 풀업 카운터(230)는 카운팅 동작을 수행하여 상기 6비트의 풀업 코드(pu<1:6>)의 논리값을 증가시키고, 이에 따라 상기 제 1 풀업 저항부(210)가 갖는 저항값은 증가하게 된다. 이와 같은 동작은 상기 제 1 풀업 저항부(210)가 갖는 저항값이 증가함에 의해 상기 제 1 분배 전압(Vdiv1)의 레벨이 낮아지다가, 상기 제 1 분배 전압(Vdiv1)의 레벨이 상기 기준 전압(Vref)의 레벨과 같아질 때까지 지속된다. 앞서 가정한 것처럼, 상기 기준 전압(Vref)의 레벨이 상기 외부 공급전원(VDDQ)의 2/3의 레벨을 갖는다면, 상기 제 1 풀업 저항부(210)는 최종적으로 상기 외부 저항(Rext)의 1/2에 해당하는 저항값을 갖게 될 것이다.
한편, 상기 풀다운 코드 생성부(30)는, 제 2 분배 전압(Vdiv2)이 인가되는 제 2 노드(N2); 상기 외부 공급전원(VDDQ)의 공급단과 상기 제 2 노드(N2) 사이에 배치되며, 상기 풀업 코드(pu<1:6>)에 대응되는 가변적인 저항값을 갖는 제 2 풀업 저항부(310); 상기 외부 공급전원(VDDQ)의 공급단과 상기 제 2 노드(N2) 사이에 배치되며, 상기 풀업 코드(pu<1:6>)에 대응되는 가변적인 저항값을 갖는 제 3 풀업 저항부(320); 상기 제 2 노드(N2)와 접지단 사이에 배치되며,상기 풀다운 코드(pd<1:6>)에 대응되는 가변적인 저항값을 갖는 풀다운 저항부(330); 상기 제 1 분배 전압(Vdiv1)과 상기 제 2 분배 전압(Vdiv2)을 비교하여 제 2 카운팅 인에이블 신호(cnten2)를 생성하는 제 2 비교부(340); 및 상기 제 2 카운팅 인에이블 신호(cnten1)에 응답하여 카운팅 동작을 수행하여 상기 풀다운 코드(pd<1:6>)를 생성하는 풀다운 카운터(350);를 포함한다.
상기 제 2 분배 전압(Vdiv2)은 상기 제 2 풀업 저항부(310)와 상기 제 3 풀업 저항부(320)가 갖는 저항값과 상기 풀다운 저항부(330)가 갖는 저항값의 저항비에 따라 상기 외부 공급전원(VDDQ)이 전압 분배됨에 의해 생성되는 전압이다.
상기 풀다운 코드 생성부(30)의 동작은 상기 풀업 코드 생성부(20)의 동작과 유사하다. 즉, 상기 풀다운 카운터(350)는 상기 제 1 분배 전압(Vdiv1)과 상기 제 2 분배 전압(Vdiv2)의 레벨이 같아질 때까지 상기 풀다운 코드(pd<1:6>)의 논리값을 조정하여 상기 풀다운 저항부(330)의 저항값을 변화시키는 동작을 수행한다. 이와 같은 동작을 통해, 상기 풀다운 저항부(330)는, 병렬 연결된 상기 제 2 풀업 저항부(310)와 상기 제 3 풀업 저항부(320)의 총 저항값에 비해 두 배의 저항값을 갖 게 된다.
즉, 상기 풀업 코드 생성부(20)의 상기 제 1 풀업 저항부(210)의 저항값이 상기 외부 저항(Rext)의 저항값의 1/2로 설정되었으므로, 상기 풀다운 코드 생성부(30)는 풀업 저항부를 병렬로 두 개 구비함으로써, 두 개의 풀업 저항부(310, 320)의 총 저항값이 상기 풀다운 저항부(330)의 저항값의 1/2이 되도록 한 것이다.
이와 같은 구성 및 동작에 의해 생성되는 상기 풀업 코드(pu<1:6>)와 풀다운 코드(pd<1:6>)는 데이터 입출력 버퍼에 전달되어, 각 드라이버들이 종래보다 낮은 저항값을 갖도록 제어할 수 있다. 이처럼, 공정상의 변화 없이 각 드라이버들의 저항값이 제어됨에 따라 각 드라이버들은 보다 안정적인 임피던스 매칭 효과를 취할 수 있게 된다.
도 2는 도 1에 도시한 기준 전압 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 기준 전압 생성부(10)는, 상기 기준 전압(Vref)을 출력하는 제 3 노드(N3); 일측이 상기 외부 공급전원(VDDQ)의 공급단에 접속되는 제 1 저항(R1); 상기 제 1 저항(R1)과 상기 제 3 노드(N3)의 사이에 구비되며, 인에이블 신호 쌍(en, /en)에 의해 제어되는 제 1 패스게이트(PG1); 일측이 접지단에 접속되는 제 2 저항(R2); 상기 제 2 저항(R2)과 상기 제 3 노드(N3)의 사이에 구비되며, 상기 인에이블 신호 쌍(en, /en)에 의해 제어되는 제 2 패스게이트(PG2); 상기 외부 공급전원(VDDQ)의 공급단과 상기 제 3 노드(N3) 사이에 구비되는 제 3 저항(R3); 상기 접지단과 상기 제 3 노드(N3) 사이에 구비되는 제 4 저항(R4); 상기 외부 공급전원(VDDQ)의 공급단과 상기 제 3 노드(N3) 사이에 구비되는 제 1 캐패시 터(CAP1); 및 상기 접지단과 상기 제 3 노드(N3) 사이에 구비되는 제 2 캐패시터(CAP2);를 포함한다.
여기에서, 상기 인에이블 신호 쌍(en, /en)은 상기 임피던스 캘리브레이션 회로의 동작 여부를 제어하는 신호이다.
상술한 예에 따르면, 상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 저항비와 상기 제 3 저항(R3)과 상기 제 4 저항(R4)의 저항비는 서로 같으며, 각각 1:2가 되어야만 한다. 단, 상기 제 1 저항(R1)과 상기 제 2 저항(R2)은 상기 제 3 저항(R3)과 상기 제 4 저항(R4)에 비해 낮은 저항값을 갖는다. 이와 같은 구성에 의해, 상기 임피던스 캘리브레이션 회로가 활성화될 때에는 노이즈(Noise)를 감소시키는 이점을 얻을 수 있고, 상기 임피던스 캘리브레이션 회로가 비활성화되면 소모 전류를 감소시키는 이점을 얻을 수 있다.
도 3a는 도 1에 도시한 제 1 풀업 저항부의 구성을 나타낸 회로도로서, 상기 제 1 내지 제 3 풀업 저항부(210, 310, 320)는 모두 같은 형태로 구성되므로, 상기 제 1 풀업 저항부(210)의 구성을 설명하여, 나머지 풀업 저항부(310, 320)의 구성에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 풀업 저항부(210)는, 각 게이트 단에 상기 풀업 코드(pu<1:6>)가 각각 한 비트씩 입력되고 소스 단에 상기 외부 공급전원(VDDQ)이 인가되는 제 1 ~ 제 6 트랜지스터(TR1 ~ TR6); 및 상기 제 1 ~ 제 6 트랜지스터(TR1 ~ TR6)의 각 드레인 단과 상기 제 1 노드(N1) 사이에 각각 구비되는 제 5 ~ 제 10 저항(R5 ~ R10);을 포함한다.
여기에서, 하나의 트랜지스터와 그에 연결된 하나의 저항으로 이루어지는 하나의 라인에 대한 구성을 핑거(Finger)라고 이르기로 한다. 각각의 핑거들은 서로 다른 저항값을 가지며, 바람직하게는 상기 풀업 코드(pu<1:6>)의 최하위 비트가 입력되는 핑거의 저항값에 대해, 상위 비트가 입력되는 핑거일수록 2배, 4배, 8배, 16배, 32배의 저항값을 갖는다. 이와 같은 구성에 의해, 상기 풀업 코드(pu<1:6>)의 논리값이 ‘1’씩 증가하게 되면, 상기 제 1 풀업 저항부(210)는 그에 비례하여 저항값을 증가시킬 수 있다.
도 3b는 도 1에 도시한 풀다운 저항부의 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 풀다운 저항부(330)는, 각 게이트 단에 상기 풀다운 코드(pd<1:6>)가 각각 한 비트씩 입력되고 소스 단이 접지되는 제 7 ~ 제 12 트랜지스터(TR7 ~ TR12); 및 상기 제 7 ~ 제 12 트랜지스터(TR7 ~ TR12)의 각 드레인 단과 상기 제 2 노드(N2) 사이에 각각 구비되는 제 11 ~ 제 16 저항(R11 ~ R16);을 포함한다.
여기에서도, 각각의 핑거들은 서로 다른 저항값을 가지며, 상기 풀다운 코드(pd<1:6>)의 최하위 비트가 입력되는 핑거의 저항값에 대해, 상위 비트가 입력되는 핑거일수록 2배, 4배, 8배, 16배, 32배의 저항값을 갖는다. 이와 같은 구성에 의해, 상기 풀다운 코드(pd<1:6>)의 논리값이 ‘1’씩 증가하게 되면, 상기 풀다운 저항부(330)는 그에 비례하여 저항값을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 임피던스 캘리브레이션 회로는, 종래에 비해 기준 전압의 레벨을 높임으로써, 가변 저항부인 풀업 저항부와 풀다운 저항부가 종래에 비해 낮은 저항값을 갖도록 한다. 그리고, 이 때 생성되는 풀업 코드와 풀다운 코드를 데이터 입출력 버퍼에 전송함으로써, 데이터 입출력 버퍼의 각 드라이버들이 공정상의 변화 없이 보다 작은 저항값을 가질 수 있도록 한다. 결과적으로, 보다 안정적이고 효율적인 임피던스 매칭 동작이 가능하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 임피던스 캘리브레이션 회로의 구성도,
도 2는 도 1에 도시한 기준 전압 생성부의 상세 구성도,
도 3a는 도 1에 도시한 제 1 풀업 저항부의 구성을 나타낸 회로도,
도 3b는 도 1에 도시한 풀다운 저항부의 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 기준 전압 생성부 20 : 풀업 코드 생성부
30 : 풀다운 코드 생성부

Claims (7)

  1. 기준 전압을 생성하는 기준 전압 생성부;
    제 1 풀업 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 1 풀업 저항부의 저항값을 가변시키되, 패드를 통해 연결되는 외부 저항의 저항값보다 작은 저항값을 갖도록 제어하여 풀업 코드를 생성하는 풀업 코드 생성부; 및
    제 2 풀업 저항부와 풀다운 저항부를 구비하고, 상기 기준 전압에 응답하여 상기 제 2 풀업 저항부와 상기 풀다운 저항부의 저항값을 가변시켜 풀다운 코드를 생성하는 풀다운 코드 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  2. 제 1 항에 있어서,
    상기 기준 전압 생성부는, 외부 공급전원의 1/2 레벨보다 높은 레벨의 상기 기준 전압을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  3. 제 1 항에 있어서,
    상기 풀업 코드 생성부는,
    상기 패드에 접속되며, 제 1 분배 전압이 인가되는 제 1 노드;
    외부 공급전원의 공급단과 상기 제 1 노드 사이에 배치되며, 상기 풀업 코드에 대응되는 가변적인 저항값을 갖는 상기 제 1 풀업 저항부;
    상기 제 1 분배 전압과 상기 기준 전압을 비교하여 제 1 카운팅 인에이블 신호를 생성하는 제 1 비교부; 및
    상기 제 1 카운팅 인에이블 신호에 응답하여 카운팅 동작을 수행하여 상기 풀업 코드를 생성하는 풀업 카운터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  4. 제 3 항에 있어서,
    상기 제 1 분배 전압은 상기 제 1 풀업 저항부가 갖는 저항값과 상기 외부 저항의 저항값의 저항비에 따라 상기 외부 공급전원이 전압 분배됨에 의해 생성되는 전압인 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  5. 제 3 항에 있어서,
    상기 풀다운 코드 생성부는, 상기 제 2 풀업 저항부와 병렬 연결되어 배치되는 제 3 풀업 저항부를 추가로 포함하며, 상기 제 2 풀업 저항부와 상기 제 3 풀업 저항부가 같은 저항값을 갖도록 제어하는 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  6. 제 5 항에 있어서,
    상기 풀다운 코드 생성부는,
    제 2 분배 전압이 인가되는 제 2 노드;
    상기 외부 공급전원의 공급단과 상기 제 2 노드 사이에 배치되며, 상기 풀업 코드에 대응되는 가변적인 저항값을 갖는 상기 제 2 풀업 저항부;
    상기 외부 공급전원의 공급단과 상기 제 2 노드 사이에 배치되며, 상기 풀업 코드에 대응되는 가변적인 저항값을 갖는 상기 제 3 풀업 저항부;
    상기 제 2 노드와 접지단 사이에 배치되며, 상기 풀다운 코드에 대응되는 가변적인 저항값을 갖는 풀다운 저항부;
    상기 제 1 분배 전압과 상기 제 2 분배 전압을 비교하여 제 2 카운팅 인에이블 신호를 생성하는 제 2 비교부; 및
    상기 제 2 카운팅 인에이블 신호에 응답하여 카운팅 동작을 수행하여 상기 풀다운 코드를 생성하는 풀다운 카운터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
  7. 제 6 항에 있어서,
    상기 제 2 분배 전압은 상기 제 2 풀업 저항부와 상기 제 3 풀업 저항부가 갖는 저항값과 상기 풀다운 저항부의 저항값의 저항비에 따라 상기 외부 공급전원이 전압 분배됨에 의해 생성되는 전압인 것을 특징으로 하는 반도체 메모리 장치의 임피던스 캘리브레이션 회로.
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* Cited by examiner, † Cited by third party
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KR20190029011A (ko) * 2017-09-11 2019-03-20 에스케이하이닉스 주식회사 데이터 출력 드라이버를 포함하는 메모리 시스템
US10325671B2 (en) 2017-09-11 2019-06-18 SK Hynix Inc. Memory system having impedance calibration circuit
US10748585B2 (en) 2018-08-16 2020-08-18 Samsung Electronics Co., Ltd. Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same
US11296698B2 (en) 2020-05-25 2022-04-05 Winbond Electronics Corp. Impedance calibration circuit

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