KR20100006887A - 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 - Google Patents

캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것으로서, 캘리브래이션 노드에 접속되며 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항수단; 및 기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교수단을 포함함. 본 발명에 따르면, 양자화 에러를 제거함으로써 보다 정확하게 임피던스 부정합을 제거함.
캘리브래이션, 양자화 에러, 샘플앤홀드

Description

캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치{CLAIBRATION CIRCUIT, ON DIE TERMINATION DEVICE, AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 캘리브래이션 회로, 온 다이 터미네이션 장치(on die termination device) 및 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 양자화 에러(quantisation error)를 제거한 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것이다.
양자화 에러 설명을 위해 우선 온 다이 터미네이션 장치 및 반도체 메모리 장치의 캘리브래이션 회로에 대해 설명된다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치는 PC, 서버 또는 워크스테이션 등의 다양한 전기 제품에 채택된된다. 대부분의 경우, 상기 반도체 장치는 입력 패드를 통해 외부로부터 전송되는 각종 신호를 수신하는 수신회로와 출력 패드를 통해 내부 신호를 외부로 제공하는 출력 회로를 포함한다.
전기 제품의 동작이 고속화 됨에 따라 상기 반도체 장치간에 교환되는 신호의 스윙 폭을 감소시켜 신호전달 과정에서 발생하는 지연시간을 최소화한다. 그러나 신호의 스윙 폭이 감소될수록 노이즈 영향은 증가되고, 상기 반도체 장치간의 인터페이스에서 임피던스 부정합에 따른 신호의 반사도 심각해 진다. 상기 임피던스 부정합은 외부 노이즈, 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 의해 발생한다. 임피던스 부정합으로 인해 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될 수 있다. 따라서, 수신 장치가 상기 왜곡된 출력 데이터를 수신하면 셋업/홀드 페일(setup/hold fail) 또는 입력 레벨의 판단미스 등의 문제들이 발생될 수 있다.
따라서, 고속 동작이 요구되는 메모리장치는 상기 문제의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 칩 내부의 패드 근방에 채용한다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송 장치는 출력 회로에 의한 소스 터미네이션(Source Termination)을 수행하며, 수신 장치는 상기 입력 패드에 연결된 수신 회로에 병렬로 접속된 터미네이션 회로를 통해 병렬 터미네이션을 수행한다.
ZQ 캘리브래이션(ZQ calibration)은 캘리브래이션을 위한 노드인 ZQ 노드에서 수행되는 과정으로서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건에 따라 변화하는 풀업(pull up) 캘리브레이션 코드(PCODE) 및 풀다 운(pull down) 캘리브래이션 코드(NCODE)를 생성하는 과정이다. ZQ 캘리브래이션 결과로 생성된 상기 코드를 이용하여 온 다이 터미네이션 장치의 저항값, 반도체 메모리 장치의 경우에는 DQ 패드의 터미네이션 저항값을 조정한다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(101), 더미 캘리브래이션 저항 회로(103), 풀다운 캘리브래이션 저항 회로(105), 기준전압 발생기(107), 비교기(109, 111), 풀업 카운터(113) 및 풀다운 카운터(113)로 구성된다.
풀업 캘리브래이션 저항 회로(101)는 풀업 캘리브래이션 코드(PCODE<N:0>)에 의해 온/오프되는 다수의 풀업 저항을 포함한다. 풀업 캘리브래이션 저항 회로(101)는 ZQ 노드에 연결된 외부저항(117)과 캘리브래이션 되면서 PCODE<N:0>를 생성한다.
비교기(109)는 ZQ 핀에 연결되는 외부저항(117)과 풀업 캘리브래이션 저항부(101)가 접속되는 ZQ 노드의 전압과 기준전압 발생기(109)에서 생성되며 일반적으로 VDDQ/2로 설정되는 기준전압(VREF)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업 카운터(113)는 비교기(109)로부터 출력되는 업/다운 신호에 기초하여 PCODE<N:0>를 생성한다. 생성된 PCODE<N:0>는 풀업 캘리브래이션 저항 회로(101)의 병렬 저항을 온/오프하여 저항값을 조절한다. 풀업 캘리브래이션 저항 회로(101)의 조절된 저항값은 다시 ZQ 노드의 전압을 변동시킨다.
상기된 과정이 반복됨으로써 풀업 캘리브래이션 저항 회로(101)의 전체 저항값은 외부저항(117)의 저항값, 일반적으로 240오옴과 일치된다. 이로써 풀업 캘리브레이션 과정이 완성된다.
더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 구성이다. 풀다운 캘리브래이션 저항 회로(105)는 풀다운 캘리브래이션 코드(NCODE<N:0>)에 의해 온/오프되는 다수의 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(103)와 풀다운 캘리브래이션 저항 회로(105)는 풀업 캘리브래이션 저항 회로(101)에 의해 생성된 PCODE<N:0>에 기초하여 NCODE<N:0>를 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 PCODE<N:0>는 더미 캘리브래이션 저항 회로(103)로 입력되어 더미 캘리브래이션 저항 회로(103)의 전체 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(105)의 전체 저항값이 더미 캘리브래이션 저항 회로(103)의 전체 저항값과 일치하도록 캘 리브래이션 된다.
상기 풀업 및 풀다운 캘리브래이션 과정에 의해 생성된 PCODE<N:0> 및 NCODE<N:0>에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 반도체 메모리 장치의 DQ 패드의 풀업 및 풀다운 터미네이션 저항값이 결정된다. 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 풀업 및 풀다운 저항은 도1의 풀업 및 풀다운 캘리브래이션 저항 회로(101, 105)와 동일한 레이아웃이다.
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205), 상기 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 입력단에 각각 구비된 프리 드라이버(203, 207)를 포함한다.
프리 드라이버(203, 207)가 출력하는 신호에 의해 풀업 터미네이션 저항 회로(201)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버(203, 207)가 출력하는 신호에 의해 풀다운 터미네이션 저항 회로(205)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
여기서, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회 로(205)의 턴온 저항의 개수는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다. 즉, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 턴온 여부는 프리 드라이버(203, 207)가 출력하는 PCODE<N:0>와 NCODE<N:0>의 논리 상태에 따라 결정되지만, 터미네이션 저항 회로(201, 205)을 구성하는 개별 저항의 온/오프는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다.
프리 드라이버(203, 207)로 입력되는 DQp_CTRL, DQn_CTRL은 여러 제어신호를 나타낸다.
도3은 도1의 ZQ 캘리브래이션 회로의 캘리브래이션 과정을 설명하는 전압 그래프이다. 도3은 PCODE를 생성하는 과정에서 발생되는 뱅뱅 에러(bang bang error) 현상을 나타내고 있다. 뱅뱅 에러는 도3에 도시된 바와 같이 캘리브래이션에 따른 ZQ 노드의 전압이 기준전압(VREF)을 중심으로 일정한 오차를 가지며 토글하는 현상이다.
도4는 도1의 캘리브래이션 회로에 의해 발생하는 뱅뱅 에러를 제거하는 개선된 캘리브래이션 회로의 구성도이다.
도4에 도시된 캘리브래이션 회로의 기준전압 발생기(409)는, 도1의 회로와 달리, 기준전압(VREF)으로부터 ±a의 허용 오차를 갖는 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)을 생성한다. 또한, 4개의 비교기(403_1, 403_2, 405_1, 405_2) 와 홀드로직 회로(407, 409)가 구비된다.
풀업 캘리브래이션 저항 회로(101)의 2개 비교기(403_1, 403_2)는 각각 ZQ 노드의 전압과 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)의 값을 비교한다. 각 비교기(403_1, 403_2)의 출력이 서로 다른 경우에는 ZQ 노드의 전압이 제1기준전압(VREF+a) 및 제2기준전압(VREF-a)사이의 값이라는 것을 뜻하고, 이때 홀드로직 회로(407)는 예를 들어 하이 인에이블되는 홀드신호(P_HOLD)를 발생시켜 카운터(113)의 동작을 디스에이블 시킴으로써 PCODE를 고정시킨다. 제1기준전압(VREF+a)과 제2기준전압(VREF-a)간 범위는 타깃 레인지(target range)로 불리운다. 반면, 각 비교기(403_1, 403_2)의 출력이 서로 동일한 경우에는 ZQ 노드의 전압이 제1기준전압(VREF+a) 보다 크거나 제2기준전압(VREF-a) 보다 작다는 의미로서, 홀드로직 회로(407)는 홀드신호(P_HOLD)를 디스에이블시키고 2개 비교기(403_1, 403_2) 중 어느 하나의 출력(P_CNT)을 전달한다. 카운터(113)는 홀드로직 회로(407)로부터 전달되는 출력(P_CNT)에 기초하여 PCODE를 출력한다.
더미 캘리브래이션 저항 회로(103) 및 풀다운 캘리브래이션 저항 회로(105)는 도1 및 도4의 상기 과정과 유사하게 캘리브래이션 동작을 수행한다.
도5는 도4의 ZQ 캘리브래이션 회로의 캘리브래이션 과정을 설명하는 전압 그래프이다. 도면에 도시된 바와 같이 ZQ 노드의 전압이 타깃 레인지(target range)에 속하게 되면 캘리브래이션 과정은 종료된다.
도4의 개선된 ZQ 캘리브래이션 회로는 타깃 레인지(target range) 개념을 도입함으로써 도1의 ZQ 캘리브래이션 회로가 갖는 뱅뱅 에러의 문제점을 해결하고 있으나, 디지털 회로의 특성상 여전히 ZQ 노드의 전압이 기준전압(VREF)과 일치하지 못하는 양자화 에러가 상존한다는 문제점이 있으며 이러한 문제점은 임피던스 부정합의 제거에 장애 요소로 작용한다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 양자화 에러를 제거한 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 캘리브래이션 노드에 접속되며 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항수 단; 및 기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교수단을 포함하는 캘리브래이션 회로를 제공한다.
또한, 상기 목적을 달성하기 위해 본 발명은 터미네이션 저항값을 결정하기 위해, 기준전압과 캘리브래이션 노드 전압의 레벨차가 반영된 캘리브래이션 제어전압을 생성하는 캘리브래이션 회로수단; 캘리브래이션 과정중에 토글하는 샘플링 신호에 응답하여 상기 생성된 캘리브래이션 제어전압을 샘플앤홀드하는 샘플앤홀드수단; 및 상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 상기 터미네이션 저항값을 조절하는 터미네이션 저항수단을 포함하는 온 다이 터미네이션 장치를 제공한다.
그리고, 상기 목적을 달성하기 위해 본 발명은 터미네이션 저항값을 결정하기 위해, 기준전압과 캘리브래이션 노드 전압의 레벨차가 반영된 캘리브래이션 제어전압을 생성하는 캘리브래이션 회로수단; 캘리브래이션 과정중에 토글하는 샘플링 신호에 응답하여 상기 생성된 캘리브래이션 제어전압을 샘플앤홀드하는 샘플앤홀드수단; 및 상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 상기 터미네이션 저항값을 조절하는 출력드라이버수단을 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 양자화 에러를 제거함으로써 보다 정확하게 임피던스 부정합을 제거할 수 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필 요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도6은 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따라 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(601), 더미 캘리브래이션 저항 회로(603), 풀다운 캘리브래이션 저항 회로(605), 기준전압 발생기(607) 및 비교기(609, 611)를 포함한다.
도1 및 도4의 ZQ 캘리브래이션 회로와 비교하면, 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로는 PCODE 및 NCODE를 생성하는 카운터 및 홀드로직 회로를 채택하지 않는다. 따라서 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로는 디지털 코드인 PCODE 및 NCODE를 생성하지 않는다.
대신, 비교기(609, 611)는 ZQ 노드 또는 풀다운 캘리브래이션 노드(a)의 전압과 기준전압 발생기(607)의 기준전압(VREF)을 비교하여 풀업 제어전압(VCON_PU) 및 풀다운 제어전압(VCON_DN)을 생성한다. 예를 들어, 풀업 제어전압(VCON_PU)은 ZQ 노드의 전압이 기준전압(VREF)보다 높으면 증가하며 ZQ 노드의 전압이 기준전압(VREF)보다 낮으면 감소한다. 또한 예를 들어, 풀다운 제어전압(VCON_DN)은 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)보다 높으면 감소하며 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)보다 낮으면 증가한다.
비교기(609, 611)에 의해 생성된 풀업 제어전압(VCON_PU) 풀다운 제어전압(VCON_DN)은 각각 풀업 캘리브래이션 저항 회로(601), 더미 캘리브래이션 저항 회로(603) 및 풀다운 캘리브래이션 저항 회로(605)로 입력되며, 각 저항 회로를 구성하는 피모스 트랜지스터 및 엔모스 트랜지스터는 풀업 제어전압(VCON_PU) 또는 풀다운 제어전압(VCON_DN)에 따라 점차로 턴온 또는 턴오프되며 각 트랜지스터의 점진적인 턴온 또는 턴오프에 따라 ZQ 노드 또는 풀다운 캘리브래이션 노드(a)는 점진적으로 풀업 또는 풀다운되어 캘리브래이션된다.
풀업 캘리브래이션 과정에서 ZQ 노드의 전압이 기준전압(VREF)보다 높으면 풀업 제어전압(VCON_PU)은 상승하게 되고 따라서 풀업 캘리브래이션 저항 회로(601)를 구성하는 피모스 트랜지스터가 턴온되어 풀업 캘리브레이션 저항 회로(601)의 저항값이 증가되며 이에 따라 ZQ 노드의 전압이 하강한다. 반대로, ZQ 노드의 전압이 기준전압(VREF)보다 낮으면 풀업 제어전압(VCON_PU)은 하강하게 되고 따라서 풀업 캘리브래이션 저항 회로(601)를 구성하는 피모스 트랜지스터가 턴오프되어 풀업 캘리브레이션 저항 회로(601)의 저항값이 감소되며 이에 따라 ZQ 노드의 전압이 상승한다.
이처럼 ZQ 노드의 전압과 기준전압(VREF)의 차이에 따라 점진적으로 상승 또는 하강하는 풀업 제어전압(VCON_PU)에 의해 풀업 캘리브래이션 저항 회로(601)를 구성하는 피모스 트랜지스터가 점진적으로 턴온 또는 턴오프됨으로써 ZQ 노드의 전압이, 양자화 에러 없이, 점진적으로 기준전압(VREF)에 근접함으로써 풀업 캘리브래이션 과정이 완성된다.
더미 캘리브래이션 저항 회로(603)는 풀업 캘리브래이션 저항 회로(601)와 동일한 구성이다. 풀다운 캘리브래이션 저항 회로(605)는 상기 풀다운 제어전압(VCON_DN)에 의해 점진적으로 턴온 및 턴오프되는 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(603)와 풀다운 캘리브래이션 저항 회로(605)는 풀업 캘리브래이션 저항 회로(601)에 의해 생성된 풀업 제어전압(VCON_PU)에 기초하여 풀다운 제어전압(VCON_DN)을 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 풀업 제어전압(VCON_PU)은 더미 캘리브래이션 저항 회로(603)로 입력되어 더미 캘리브래이션 저항 회로(603)의 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(603)는 풀업 캘리브래이션 저항 회로(601)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(605)의 전체 저항값이 더미 캘리브래이션 저항 회로(603)의 전체 저항값과 일치하도록 캘리브래이션 된다. 즉, 풀다운 캘리브래이션 과정에서 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)보다 높으면 풀다운 제어전압(VCON_DN)은 하강하게 되고 따라서 풀다운 캘리브래이션 저항 회로(603)를 구성하는 엔모스 트랜지스터가 턴오프되어 풀다운 캘리브레이션 저항 회로(603)의 저항값이 감소되며 이에 따라 풀다운 캘리브래이션 노드(a)의 전압이 하강한다. 반대로, 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)보다 낮으면 풀다운 제어전압(VCON_DN)은 상승하게 되고 따라서 풀다운 캘리브래이션 저항 회로(603)를 구성하는 엔모스 트랜지스터가 턴온되어 풀다운 캘리브레이션 저항 회로(603)의 저항값이 상승되며 이에 따라 풀다운 캘리브래이션 노드(a)의 전압이 상승한다.
이처럼 풀다운 캘리브래이션 노드(a)의 전압과 기준전압(VREF)의 차이에 따라 점진적으로 상승 또는 하강하는 풀다운 제어전압(VCON_DN)에 의해 풀다운 캘리브래이션 저항 회로(603)를 구성하는 엔모스 트랜지스터가 점진적으로 턴온 또는 턴오프됨으로써 풀다운 캘리브래이션 노드(a)의 전압이, 양자화 에러 없이, 점진적으로 기준전압(VREF)에 근접함으로써 풀다운 캘리브래이션 과정이 완성된다.
한편, 종래의 온 다이 터미네이션 장치 또는 반도체 메모리 장치는 캘리브래이션 회로에 의해 생성된 PCODE 및 NCODE를 터미네이션 저항 회로로 전달하기 위해 레지스터를 채용한다. 그러나, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치 또는 반도체 메모리 장치는 캘리브래이션 회로에 의해 생성된 풀업 제어전압(VCON_PU) 및 풀다운 제어전압(VCON_DN)을 터미네이션 저항 회로로 전달하기 위해 샘플앤홀드회로를 채택한다.
도7은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 포함되는 샘플앤홀드회로를 나타내는 구성도이다. 본 발명의 일실시예에 따르면 풀업 제어전압(VCON_PU)의 전달을 위한 샘플앤홀드회로와 풀다운 제어전압(VCON_DN)의 전달을 위한 샘플앤홀드회로가 별개로 채택될 수 있으나, 그 구성은 동일하다. 도7은 풀업 제어전압(VCON_PU)의 전달을 위한 샘플앤홀드회로와 풀다운 제어전압(VCON_DN)의 전달을 위한 샘플앤홀드회로의 구성을 통합하여 도시한다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 포함되는 샘플앤홀드회로는 풀업 제어전압(VCON_PU) 및 풀다운 제어전압(VCON_DN)을 전달하는 제1전압전달부(701), 제1전압전달부(701)로부터 전달되는 전압을 유지시키는 전압유지부(703), 전압유지부(703)에 의해 유지되는 전압을 터미네이션 저항 회로로 전달하는 제2전압전달부(705), 및 제1전압전달부(701)로부터 전압유지부(703)로의 전압 전달을 제어하는 제어부(707)를 포함한다.
도7은 제1, 2전압전달부(701, 705)의 일실시예로서 전압 팔로워(voltage follower)를, 전압유지부(703)의 일실시예로서 커패시터를, 제어부(707)의 일실시예로서 트랜스미션 게이트를 도시한다.
제어부(707)의 온/오프는 하이 인에이블되는 샘플링 신호(CNTL_UP, CNTL_DN)에 의해 제어된다. 예를 들어, 풀업 샘플링 신호(CNTL_UP)는 풀업 제어전압(VCON_PU)의 전달을 위해 이용되는 신호이며, 풀다운 샘플링 신호(CNTL_DN)는 풀다운 제어전압(VCON_DN)의 전달을 위해 이용되는 신호이다. 따라서, 풀업 제어전압(VCON_PU)과 풀다운 제어전압(VCON_DN)의 샘플링 및 홀딩은 샘플링 신호(CNTL_UP, CNTL_DN)의 위상, 주기 및 펄스폭에 의해 결정된다. 도면에 도시되지는 않았으나, 샘플링 신호(CNTL_UP, CNTL_DN)는 샘플링 신호 생성부에 의해 생성될 수 있다.
도8은 본 발명의 일실시예에 따른 샘플앤홀드회로의 동작을 설명하기 위한 그래프로서, 풀업 샘플링 신호(CNTL_UP), 풀업 제어전압(VCON_PU) 및 샘플앤홀드회로의 출력전압(V_UP)의 관계를 나타낸다.
예를 들어, 풀업 캘리브래이션 과정에서 ZQ 노드의 전압이 기준전압(VREF)보다 높으면 풀업 제어전압(VCON_PU)은 상승하게 되고 따라서 풀업 캘리브래이션 저항 회로(601)를 구성하는 피모스 트랜지스터가 턴온되어 풀업 캘리브레이션 저항 회로(601)의 저항값이 증가되며 이에 따라 ZQ 노드의 전압이 하강한다. 이러한 풀업 캘리브래이션 과정중, 풀업 샘플링 신호(CNTL_UP)가 주기적으로 하이 인에이블되는 구간에서 제어부(707)는 제1전압전달부(701)로부터 출력되는 풀업 제어전압(VCON_PU)이 전압유지부(703)로 전달되도록 제어한다. 따라서 전압유지부(703)는 풀업 샘플링 신호(CNTL_UP)의 하이 인에이블 구간동안 풀업 제어전압(VCON_PU)을 따르는 전압을 저장 즉 샘플링한다. 한편, 풀업 샘플링 신호(CNTL_UP)가 로우 디스에이블됨으로써 제1전압전달부(701)로부터 출력되는 풀업 제어전압(VCON_PU)의 전달이 제어부(707)에 의해 차단되는 되는 구간에서 전압유지부(703)는 상기 로우 디스에이블 직전까지 샘플링된 풀업 제어전압(VCON_PU)을 유지 즉 홀드한다. 이러한 과정을 통해 전압유지부(703)는 샘플링 및 홀드한 풀업 제어전압(VCON_PU)을 풀업 출력전압(V_UP)으로서 제2전압전달부(705)로 전달한다. 제2전압전달부(705)는 풀업 출력전압(V_UP)을 풀업 터미네이션 저항 회로로 출력한다.
도9는 본 발명의 일실시예에 따른 캘리브래이션 회로 및 샘플앤홀드회로의 동작을 설명하기 위한 그래프로서, 풀업 및 풀다운 샘플링 신호(CNTL_UP, CNTL_DN), 풀업 및 풀다운 제어전압(VCON_PU, VCON_DN) 및 샘플앤홀드회로의 풀업 및 풀다운 출력전압(V_UP, V_DN)의 관계를 나타낸다. 도면에 도시된 바와 같이, ZQ_EN으로 표시되는 캘리브래이션 과정 동안, 예를 들어, ZQ 노드의 전압이 기준전압(VREF)보다 높은 경우에 풀업 제어전압(VCON_PU)이 상승함에 따라 ZQ 노드의 전압이 하강하며, 이러한 풀업 캘리브래이션 과정중, 샘플앤홀드회로는 샘플링 및 홀드한 풀업 제어전압(VCON_PU)을 풀업 출력전압(V_UP)으로서 풀업 터미네이션 저항 회로로 출력한다. 또한, 풀다운 캘리브래이션 노드(a)의 전압이 기준전압(VREF)보다 낮은 경우에 풀다운 제어전압(VCON_DN)이 하강함에 따라 풀다운 캘리브래이션 노드(a)의 전압이 상승하며, 이러한 풀다운 캘리브래이션 과정중, 샘플앤홀드회로는 샘플링 및 홀드한 풀다운 제어전압(VCON_DN)을 풀다운 출력전압(V_DN)으로서 풀다운 터미네이션 저항 회로로 출력한다.
본 발명에 따른 샘플앤홀드회로로부터 출력되는 풀업 및 풀다운 출력전압(V_UP,V_DN)에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 반도체 메모리 장치의 DQ 패드의 풀업 및 풀다운 터미네이션 저항값이 결정된다. 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 풀업 및 풀다운 저항은 도6의 풀업 및 풀다운 캘리브래이션 저항 회로(601, 605)와 동일한 레이아웃이다.
도10은 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀업 터미네이션 저항 회로(1001)와 풀다운 터미네이션 저항 회로(1005), 상기 풀업 터미네이션 저항 회로(1001)와 풀다운 터미네이션 저항 회로(1005)의 입력단에 각각 구비된 프리 드라이버(1003, 1007)를 포함한다.
프리 드라이버(1003)가 출력하는 풀업 출력전압(V_UP)에 의해 풀업 터미네이션 저항 회로(1001)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버(1007)가 출력하는 풀다운 출력전압(V_DN)에 의해 풀다운 터미네이션 저항 회로(1005)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
프리 드라이버(1003, 1007)로 입력되는 DQp_CTRL, DQn_CTRL은 여러 제어신호를 나타낸다.
이상에서 설명된 본 발명은 일실시예로서 캘리브래이션 회로 및 터미네이션 저항 회로를 중심으로 설명되었으나, 본 발명의 일실시예에 따른 캘리브래이션 회로 및 터미네이션 저항 회로는, 다른 일실시예로서 온 다이 터미네이션 장치 및 반도체 메모리 장치에서 구현될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도,
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도3은 도1의 ZQ 캘리브래이션 회로의 캘리브래이션 과정을 설명하는 전압 그래프,
도4는 도1의 캘리브래이션 회로에 의해 발생하는 뱅뱅 에러를 제거하는 개선된 캘리브래이션 회로의 구성도,
도5는 도4의 ZQ 캘리브래이션 회로의 캘리브래이션 과정을 설명하는 전압 그래프,
도6은 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로를 나타내는 구성도,
도7은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 포함되는 샘플앤홀드회로를 나타내는 구성도,
도8은 본 발명의 일실시예에 따른 샘플앤홀드회로의 동작을 설명하기 위한 그래프,
도9는 본 발명의 일실시예에 따른 캘리브래이션 회로 및 샘플앤홀드회로의 동작을 설명하기 위한 그래프,
도10은 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.

Claims (24)

  1. 캘리브래이션 노드에 접속되며 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항수단; 및
    기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교수단
    을 포함하는 캘리브래이션 회로.
  2. 제1항에 있어서,
    캘리브래이션 과정중에 토글하는 샘플링 신호에 응답하여 상기 캘리브래이션 제어전압을 샘플앤홀드하는 샘플앤홀드수단
    을 더 포함하는 캘리브래이션 회로.
  3. 제2항에 있어서,
    상기 샘플앤홀드수단은
    상기 샘플링 신호에 응답하여 상기 캘리브래이션 제어전압의 전달을 제어하는 제어부; 및
    상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되는 동안에는 상 기 캘리브래이션 제어전압을 저장하며, 상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되지 않는 동안에는 저장된 상기 캘리브래이션 제어전압을 유지하는 전압유지부
    를 포함하는 캘리브래이션 회로.
  4. 제3항에 있어서,
    상기 샘플앤홀드수단은
    상기 비교수단에 의해 생성된 상기 캘리브래이션 제어전압을 상기 제어부로 전달하는 제1전압전달부; 및
    상기 전압유지부에 의해 유지되는 상기 캘리브래이션 제어전압을 터미네이션 저항수단으로 전달하는 제2전압전달부
    를 더 포함하는 캘리브래이션 회로.
  5. 제2항에 있어서,
    상기 샘플링 신호를 생성하는 샘플링 신호 생성수단
    을 더 포함하는 캘리브래이션 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 캘리브래이션 회로는
    풀업 캘리브래이션 회로이며,
    상기 캘리브래이션 노드는
    외부 저항에 접속되는
    캘리브래이션 회로.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 캘리브래이션 회로는
    풀다운 캘리브래이션 회로이며,
    상기 캘리브래이션 노드는
    더미 캘리브래이션 저항 회로에 접속되는
    캘리브래이션 회로.
  8. 제1항에 있어서,
    상기 캘리브래이션 저항수단은
    상기 캘리브래이션 제어전압에 응답하여 점진적으로 턴온 또는 턴오프되는 트랜지스터를 포함하는
    캘리브래이션 회로.
  9. 터미네이션 저항값을 결정하기 위해, 기준전압과 캘리브래이션 노드 전압의 레벨차가 반영된 캘리브래이션 제어전압을 생성하는 캘리브래이션 회로수단;
    캘리브래이션 과정중에 토글하는 샘플링 신호에 응답하여 상기 생성된 캘리브래이션 제어전압을 샘플앤홀드하는 샘플앤홀드수단; 및
    상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 상기 터미네이션 저항값을 조절하는 터미네이션 저항수단
    을 포함하는 온 다이 터미네이션 장치.
  10. 제9항에 있어서,
    상기 캘리브래이션 회로수단은
    캘리브래이션 노드에 접속되며 상기 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항부; 및
    기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교부
    를 포함하는 온 다이 터미네이션 장치.
  11. 제10항에 있어서,
    상기 캘리브래이션 회로수단은
    풀업 캘리브래이션 회로수단이며,
    상기 캘리브래이션 노드는
    외부 저항에 접속되는
    온 다이 터미네이션 장치.
  12. 제10항에 있어서,
    상기 캘리브래이션 회로수단은
    풀다운 캘리브래이션 회로수단이며,
    상기 캘리브래이션 노드는
    더미 캘리브래이션 저항수단에 접속되는
    온 다이 터미네이션 장치.
  13. 제10항에 있어서,
    상기 캘리브래이션 저항부는
    상기 캘리브래이션 제어전압에 응답하여 점진적으로 턴온 또는 턴오프되는 트랜지스터를 포함하는
    온 다이 터미네이션 장치.
  14. 제9항에 있어서,
    상기 샘플앤홀드수단은
    상기 샘플링 신호에 응답하여 상기 캘리브래이션 제어전압의 전달을 제어하는 제어부; 및
    상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되는 동안에는 상기 캘리브래이션 제어전압을 저장하며, 상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되지 않는 동안에는 저장된 상기 캘리브래이션 제어전압을 유지하는 전압유지부
    를 포함하는 온 다이 터미네이션 장치.
  15. 제14항에 있어서,
    상기 샘플앤홀드수단은
    상기 비교부에 의해 생성된 상기 캘리브래이션 제어전압을 상기 제어부로 전달하는 제1전압전달부; 및
    상기 전압유지부에 의해 유지되는 상기 캘리브래이션 제어전압을 상기 터미 네이션 저항수단으로 전달하는 제2전압전달부
    를 더 포함하는 온 다이 터미네이션 장치.
  16. 제9항에 있어서,
    상기 터미네이션 저항수단은
    상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 점진적으로 턴온 또는 턴오프되는 트랜지스터를 포함하는
    온 다이 터미네이션 장치.
  17. 터미네이션 저항값을 결정하기 위해, 기준전압과 캘리브래이션 노드 전압의 레벨차가 반영된 캘리브래이션 제어전압을 생성하는 캘리브래이션 회로수단;
    캘리브래이션 과정중에 토글하는 샘플링 신호에 응답하여 상기 생성된 캘리브래이션 제어전압을 샘플앤홀드하는 샘플앤홀드수단; 및
    상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 상기 터미네이션 저항값을 조절하는 출력드라이버수단
    을 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 캘리브래이션 회로수단은
    캘리브래이션 노드에 접속되며 상기 캘리브래이션 제어전압에 응답하여 저항값을 점진적으로 조절하는 캘리브래이션 저항부; 및
    기준전압과 상기 캘리브래이션 노드 전압의 레벨차가 반영된 상기 캘리브래이션 제어전압을 생성하는 비교부
    를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 캘리브래이션 회로수단은
    풀업 캘리브래이션 회로수단이며,
    상기 캘리브래이션 노드는
    외부 저항에 접속되는
    반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 캘리브래이션 회로수단은
    풀다운 캘리브래이션 회로수단이며,
    상기 캘리브래이션 노드는
    더미 캘리브래이션 저항수단에 접속되는
    반도체 메모리 장치.
  21. 제18항에 있어서,
    상기 캘리브래이션 저항부는
    상기 캘리브래이션 제어전압에 응답하여 점진적으로 턴온 또는 턴오프되는 트랜지스터를 포함하는
    반도체 메모리 장치.
  22. 제17항에 있어서,
    상기 샘플앤홀드수단은
    상기 샘플링 신호에 응답하여 상기 캘리브래이션 제어전압의 전달을 제어하는 제어부; 및
    상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되는 동안에는 상기 캘리브래이션 제어전압을 저장하며, 상기 제어부의 제어에 의해 상기 캘리브래이션 전압이 입력되지 않는 동안에는 저장된 상기 캘리브래이션 제어전압을 유지하는 전압유지부
    를 포함하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 샘플앤홀드수단은
    상기 비교부에 의해 생성된 상기 캘리브래이션 제어전압을 상기 제어부로 전달하는 제1전압전달부; 및
    상기 전압유지부에 의해 유지되는 상기 캘리브래이션 제어전압을 상기 출력드라이버수단으로 전달하는 제2전압전달부
    를 더 포함하는 반도체 메모리 장치.
  24. 제17항에 있어서,
    상기 출력드라이버수단은
    상기 샘플앤홀드수단으로부터 출력되는 전압에 응답하여 점진적으로 턴온 또는 턴오프되는 트랜지스터를 포함하는
    반도체 메모리 장치.
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