KR20090023833A - 온 다이 터미네이션 장치 - Google Patents

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KR20090023833A
KR20090023833A KR1020070088898A KR20070088898A KR20090023833A KR 20090023833 A KR20090023833 A KR 20090023833A KR 1020070088898 A KR1020070088898 A KR 1020070088898A KR 20070088898 A KR20070088898 A KR 20070088898A KR 20090023833 A KR20090023833 A KR 20090023833A
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주식회사 하이닉스반도체
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Abstract

본 발명은 타겟 저항값을 손쉽게 변경하는 것이 가능한 온 다이 터미네이션 장치에 관한 것으로, 본 발명에 따른 온 다이 터미네이션 장치는, 캘리브래이션 코드에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항과 캘리브래이션 되며, 상기 캘리브래이션 코드를 생성하기 위한 캘리브래이션 저항부를 하나 이상 포함하는 캘리브래이션 회로; 및 상기 캘리브래이션 코드를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭을 이루는 터미네이션 저항부를 하나 이상 포함하는 터미네이션 회로를 포함하며, 상기 터미네이션 저항들 중 전부 또는 일부의 저항값은 제어신호에 의해 변경되는 것을 특징으로 한다.
Figure P1020070088898
온 다이 터미네이션, 반도체 메모리장치, 캘리브래이션

Description

온 다이 터미네이션 장치{On Die Termination Device}
본 발명은 메모리장치와 같은 각종 반도체 집적회로에 사용되는 온 다이 터미네이션 장치에 관한 것으로, 상세하게는 손쉽게 타겟 저항값을 변경할 수 있는 온 다이 터미네이션 장치에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다.
임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 따라 변화하는 풀업 및 풀다운 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)을 조정하게 된다.(캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래 이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)
이하, 온 다이 터미네이션 장치에서 행해지는 ZQ캘리브래이션에 대해 알아본다.
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 캘리브래이션 회로의 구성도이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1캘리브래이션 저항부(110), 더미 캘리브래이션 저항부(120), 제2캘리브래이션 저항부(130), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 ZQ 캘리브래이션 동작을 수행한다. 제1캘리브래이션 저항부(110)는 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 풀업저항을 포함해 구성된다. 그리고 더미 캘리브래이션 저항부(120)는 제1캘리브래이션 저항부(110)와 동일하게 구성되며, 풀다운 캘리브래이션 저항부(130)는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 풀다운저항을 포함해 구성된다.
제1캘리브래이션 저항부(110)는 ZQ노드에 연결된 외부저항(101)과 캘리브래이션 되면서 1차적인 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 것이며, 제2캘리브래이션 저항부(130)는 제1캘리브래이션 저항부(110)를 통해 생성된 캘리브래이션 코드(PCODE<0:N>)를 이용하여 두번째의 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한 것이다. 그리고 그 과정에서 제1캘리브래이션 저항부(110)와 동일한 저항값을 갖게 되는 더미 캘리브래이션 저항부(120)가 사용된다.
그 동작을 보면, 비교기(comparator)(103)는 ZQ핀(ZQ노드의 칩 외부)에 연결 된 외부저항(101)(일반적으로 240Ω)과 제1캘리브래이션 저항부(110)를 연결하여 생성되는 ZQ노드의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 제1캘리브래이션 저항부(110)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제1캘리브래이션 저항부(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 제1캘리브래이션 저항부(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 제1캘리브래이션 저항부(110)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)
상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>, 풀업 캘리브래이션 코드)는 더미 캘리브래이션 저항부(120)에 입력되어 풀업 캘리브래이션 저항부(120)의 전체 저항값을 결정하게 된다(제1캘리브래이션 저항부, 외부저항과 동일한 저항값을 갖는다). 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104)와 풀다운카운터(106)를 사용하여 a노드의 전압이 기준전압(VREF)과 같아지도록, 즉 제2캘리브래이션 저항부(130)의 전체 저항값이 더미 캘리브래이션 저항부(120)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)
상술한 ZQ캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진 코드들(PCODE<0:N>, NCODE<0:N>)은, 도 1의 캘리브래이션 회로의 풀업 및 풀다운 캘리브래이션 저항부와 동일하게 레이아웃 되어있는 입/출력 패드 측의 풀업 및 풀다운저항(터미네이션 저항)에 입력되어 온 다이 터미네이션 장치의 저항값을 결정하게 된다.(메모리장치의 경우에는 DQ패드 측에 있는 풀업 및 풀다운 터미네이션 저항값을 결정)
참고로, 상술한 종래기술에는 풀업 및 풀다운 캘리브래이션을 모두 실시해 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성해 온 다이 터미네이션 장치의 풀업 터미네이션 저항부와 풀다운 터미내이션 저항부의 저항값을 결정하는 경우에 대해 설명했지만, 온 다이 터미네이션 장치에서 항상 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부 모두를 구비하고 있는 것은 아니다.
예를 들어, 반도체 메모리장치의 경우에는 출력드라이버 측에는 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부를 모두 사용하고 있지만, 입력버퍼 측에는 풀업 터미네이션 저항부만을 사용하고 있다.
따라서 온 다이 터미네이션 장치가 입/출력패드 측에 풀업 터미네이션 저항부만으로 구성된 경우에는, 도 1의 캘리브래이션 회로에서도, 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 부분인 풀업 캘리브래이션 저항부(110), 카운터(105), 비교기(103)만으로 구성되면 된다. 그리고 그때의 동작은 상술한 풀업 캘리브래이션 과정과 동일하다.
도 2는 온 다이 터미네이션 장치가 반도체 메모리장치에 적용된 예를 도시한 것으로, 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면이다.
즉, 온 다이 터미네이션 장치의 캘리브래이션 회로가 도 1이 되고, 온 다이 터미네이션 장치의 터미네이션 회로가 출력드라이버(도 2)가 되는 예를 도시하였다.
출력드라이버(output driver)는 반도체 메모리장치에서 데이터를 출력하는 곳으로 도면과 같이, 업/다운에 구비된 프리드라이버(pre-driver)(210, 220)와 데이터를 출력하기 위한 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 포함하여 구성된다.
그 동작을 간략히 보면, 업/다운에 구비된 프리드라이버(210, 220)는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 각각 제어하는데, '하이'데이터를 출력할 때는 풀업 터미네이션 저항부(230)가 턴온되어 데이터 핀(DQ)을 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저항부(240)가 턴온되어 데이터 핀(DQ)을 '로우' 상태로 만든다. 즉, 풀업 또는 풀다운으로 터미네이션을 시켜서 '하이'또는 '로우'의 데이터를 출력한다.
이때 턴온되는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240) 내의 저항의 갯수는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 결정된다. 즉, 풀업 터미네이션 저항부(230)를 턴온하는지 풀다운 터미네이션 저항부(240)를 턴온하는지의 여부는 출력하는 데이터 의 논리상태에 따라 결정되지만, 턴온되는 터미네이션 저항부(230, 240) 내의 저항 하나하나의 온/오프는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 의해 결정된다.
참고로, 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)의 타겟(target) 값은 반드시 캘리브래이션 저항부(도 1의 110, 120, 130)의 저항값(240Ω)과 동일한 것이 아니라 240Ω의 1/2 또는 1/4인 120Ω, 60Ω 등의 값을 가질 수도 있다. 도면의 프리드라이버(210, 220)로 입력되는 DQp_CTRL, DQn_CTRL은 프리드라이버(210, 220)로 입력되는 여러 제어신호들을 묶어서 나타낸 것이다.
상술한 바와 같은, 종래의 온 다이 터미네이션 장치는 터미네이션 저항부의 타겟 저항값이 이미 결정되어 있다. 즉, 출력드라이버의 터미네이션 저항부들(230, 240)은 240Ω, 120Ω 또는 60Ω 등의 이미 결정된 타겟 저항값을 가지고 있으며, 캘리브래이션 동작의 결과로 타겟 저항값과 근접한 값을 가지고 입/출력패드를 터미네이션한다. 그러나 온 다이 터미네이션 장치는 하나 이상의 타겟 저항값을 가져야 하는 경우가 있다. 동일한 반도체 칩이라도 서로 다른 시스템에 적용되는 경우가 있을 수 있으며, 테스트시 필요성에 의해 타겟 저항값을 변경시켜 주어야 할 필요성이 있을 수 있다.
그러나 종래와 같은 구성을 갖는 온 다이 터미네이션 장치의 경우 타겟저항값을 변경시켜야 할 경우, 마스크 작업(masking)을 통한 재공정을 통해 저항값을 변경시켜야 한다. 따라서 타겟 저항값을 변경할 때마다 마스크 작업을 통한 재공정이 필요하게 되고, 이러한 재공정에는 시간과 비용이 들게 되어 온 다이 터미네이 션 장치가 적용된 반도체 칩의 경쟁력을 떨어뜨릴 수 있다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 온 다이 터미네이션 장치의 타겟(target) 저항값을 손쉽게 변경가능하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위해, 본 발명에 따른 온 다이 터미네이션 장치는, 캘리브래이션 코드에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항과 캘리브래이션 되며, 상기 캘리브래이션 코드를 생성하기 위한 캘리브래이션 저항부를 하나 이상 포함하는 캘리브래이션 회로; 및 상기 캘리브래이션 코드를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭을 이루는 터미네이션 저항부를 하나 이상 포함하는 터미네이션 회로를 포함하며, 상기 터미네이션 저항들 중 전부 또는 일부의 저항값은 제어신호에 의해 변경되는 것을 일 특징으로 한다.
또한, 본 발명에 따른 온 다이 터미네이션 장치는 캘리브래이션 코드에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항과 캘리브래이션 되며, 상기 캘리브래이션 코드를 생성하기 위한 캘리브래이션 저항부를 하나 이상 포함하는 캘리브래이션 회로; 및 상기 캘리브래이션 코드를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭을 이루는 터미네이션 저항부를 하나 이 상 포함하는 터미네이션 회로를 포함하며, 상기 캘리브래이션 저항들의 저항값은 제어신호에 의해 변경되는 것을 또 다른 특징으로 한다.
즉, 본 발명에 따른 온 다이 터미네이션 장치는 터미네이션 저항부 내의 저항들의 저항값이 제어신호에 의해 변경되거나, 캘리브래이션 저항부 내의 저항들의 저항값이 제어신호에 의해 변경된다. 또는 터미네이션 저항부와 캘리브래이션 저항부 내의 저항들의 저항값이 제어신호에 의해 변경된다. 따라서 온 다이 터미네이션 장치의 타겟 저항값을 손쉽게 변경하는 것이 가능하다.
본 발명에 따른 온 다이 터미네이션 장치는 단지 제어신호의 인가로 온 다이 터미네이션 장치의 타겟 저항값을 바꿔준다. 따라서 온 다이 터미네이션 장치의 타겟 저항값을 바꾸기 위해 마스크 작업 등의 재공정 작업을 할 필요가 없어지고, 이는 온 다이 터미네이션 장치가 적용되는 반도체 칩의 경쟁력을 높인다는 장점이 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하세 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 구성도이다.
온 다이 터미네이션 장치는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항(301)과 캘리브래이션 되며, 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 생성하기 위한 캘리브래이션 저항부(320, 330, 340)를 하나 이상 포함하는 캘리브래이션 회로(310); 및 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭(impedance mztching)을 이루는 터미네이션 저항부(380, 390)를 하나 이상 포함하는 터미네이션 회로(350)를 포함하여 구성된다. 그리고 캘리브래이션 저항부(320, 330, 340) 내의 저항들 또는 터미네이션 저항부(380, 390) 내의 저항들 중 일부의 저항값은 제어신호(control)에 의해 변경되는 것을 특징으로 한다.
본 발명에 따른 온 다이 터미네이션 장치는 기본적으로 종래의 온 다이 터미네이션 장치와 동일하게 동작한다. 캘리브래이션 회로(310) 내의 풀업 캘리브래이션 저항부(320), 더미 캘리브래이션 저항부(330), 풀다운 캘리브래이션 저항부(340)는 외부저항(301)과 동일한 저항값을 가지도록 캘리브래이션 되면서 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성한다. 그리고 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)는 터미네이션 회로(350)의 풀업 터미네이션 저항부(380)와 풀다운 캘리브래이션 저항부(390)에 입력되어 입/출력 패드(DQ)를 터미네이션 한다.
도면의 경우에는 터미네이션 회로(350)의 예로 반도체 메모리장치의 출력 드라이버를 도시하고 있기 때문에, 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘 리브래이션 코드(NCODE<0:N>)가 풀업 터미네이션 저항부(380)와 풀다운 터미네이션 저항부(390)에 직접적으로 입력되지 않지만, 종래기술에서 설명한 바와 같이, 풀업 터미네이션 저항부(380)와 풀다운 터미네이션 저항부(390)의 내부 저항들의 온/오프는 결국 풀업 캘리브래이션 코드(PCODE<0:N>) 및 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해서 결정된다.(데이터의 논리 값에 따라 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부 중 하나가 선택되고 내부 저항들의 온/오프는 캘리브래이션 코드에 의해 결정)
본 발명은 터미네이션 저항부(380. 390) 내의 저항들 중 전부 또는 일부의 저항값이 제어신호(control)에 의해 변하는 것을 일 특징으로 하며, 캘리브래이션 저항부(320, 330, 340) 내의 저항들 중 전부 또는 일부의 저항이 제어신호(control)에 의해 변하는 것을 또 다른 특징으로 한다. 이러한 두 가지의 특징은 각각 따로 적용될 수도 있고, 동시에 적용될 수 있다.
제어신호(control)에 의해 터미네이션 저항부(380. 390) 내의 저항들 중 전부 또는 일부의 저항값이 변하면 터미네이션 저항부(380, 390)의 전체 저항값이 변하게 된다. 따라서 온 다이 터미네이션 장치의 타겟(target) 저항값(터미네이션 저항값)이 바뀐다.
또한, 제어신호(control)에 의해 캘리브래이션 저항부(320, 330, 340) 내의 저항들 중 전부 또는 일부의 저항값이 변하면 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 변화가 생기게 된다. 캘리브래이션 동작은 캘리브래이션 저항부(320, 330, 340)의 저항값이 외부저항(301)과 동일하게 되도록 캘리브래이션 코 드(PCODE<0:N>, NCODE<0:N>)를 생성하는 것이기 때문에 캘리브래이션 저항부(320, 330, 340) 내의 저항들의 저항값에 변화가 생기면 캘리브래이션 코드(PCODE<0:N>), NCODE<0:N>)에 변화가 생기는 것이다. 이러한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)의 변화는 결과적으로 터미네이션 저항부(380, 390)의 저항값을 변화시키게 되고, 이는 온 다이 터미네이션 장치의 타겟 저항값에 변화가 생김을 의미한다.
물론, 이러한 두 가지의 특징이 동시에 적용되어도 온 다이 터미네이션 장치의 타겟 저항값은 변하게 된다.
비록 도면에는 캘리브래이션 회로(310)가 풀업 캘리브래이션 저항부(320), 더미 캘리브래이션 저항부(330), 풀다운 캘리브래이션 저항부(340)를 모두 포함해 두 개의 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 생성하고, 터미네이션 회로(350)는 풀업 터미네이션 저항부(380)와 풀다운 터미네이션 저항부(390)를 구비해 입/출력 패드(DQ)를 풀업 및 풀다운으로 터미네이션 시키는 경우를 도시하였지만, 온 다이 터미네이션 장치는 항상 입/출력 패드(DQ)를 풀업 및 풀다운으로 터미네이션 시키는 것은 아니다.
온 다이 터미네이션 장치가 입/출력 패드(DQ)를 풀업으로만 터미네이션 하는 경우도 있을 수 있으며, 풀다운으로만 터미네이션 하는 경우도 있을 수 있다. 이러한 경우 캘리브래이션 회로(310)와 터미네이션 회로(350)는 각각 캘리브래이션 저항부(320, 340)와 터미네이션 저항부(380, 390)를 하나씩만 구비하게 된다. 참고로, 더미 캘리브래이션 저항부(330)는 단지 두 개의 캘리브래이션 코 드(PCODE<0:N>, NCODE<0:N>)를 생성할 때만 필요한 것이므로, 이러한 경우 더미 캘리브래이션 저항부(330)는 필요없다.
도 4는 도 3의 풀업 캘리브래이션 저항부(320), 더미 캘리브래이션 저항부(330), 풀업 터미네이션 저항부(380)의 상세 실시예이다.
풀업 캘리브래이션 저항부(320), 더미 캘리브래이션 저항부(330), 풀업 터미네이션 저항부(380)는 모두 동일하게 구성될 수 있다. 다만, 풀업 터미네이션 저항부(380)는 프리드라이버(360)를 통해 캘리브래이션 코드(PCODE<0:N>)를 입력받으므로 (직접적으로)입력되는 신호만 달라질 뿐이다.
도면에 도시된 바와 같이, 저항부(320, 330, 380) 내의 저항들(R1,2,3) 중 전부 또는 일부에는, 제어신호(control)를 입력받는 트랜지스터(P1,2,3)와 트랜지스터(P1,2,3)에 직렬로 연결된 저항(R4,5,6)이 병렬로 연결된다. 따라서 제어신호(control)에 따라 기존의 저항들(R1,2,3)에 병렬 저항들(R4,5,6)이 연결되기도 하고 끊어지기도 한다. 즉, 저항부(320, 330, 380) 내의 전체 저항값이 제어신호(control)에 의해 바뀐다. 이는 앞서 설명한 바와 같이 온 다이 터미네이션 장치의 타겟 저항값을 변화시키게 된다. 도면과 같은 경우에는 제어신호(control)가 인에이블 되는지 디스에이블 되는지에 따라 모든 병렬저항(R4,5,6)이 연결되거나 끊어지거나 하기 때문에 온 다이 터미네이션 장치는 두 가지의 타겟 저항값을 가지게 된다. 만약, 각각의 병렬저항들(R4,5,6)을 서로 다른 제어신호(control)로 제어한다면 온 다이 터미네이션 장치는 더욱 다양한 타겟 저항값을 가질 수도 있다.
제어신호(control)는 온 다이 터미네이션 장치의 타겟 저항값을 변경하기 위 한 신호로, 테스트모드(testmode) 신호로 배정하여 MRS세팅 등에 의해 논리값이 변하도록 설정할 수 있다. 또한, 퓨즈(fuse)회로 등을 이용하여 제어신호(control)의 논리값이 변경되도록 설계할 수도 있다. 이러한 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하기 때문에 더 이상의 상세한 설명은 생략하기로 한다.
도 5는 도 3의 풀다운 캘리브래이션 저항부(340)와 풀다운 터미네이션 저항부(390)의 상세 실시예이다.
그 구성 및 동작 원리는 도 4에 도시된 저항부들(320, 330, 380)과 동일하며, 단지 풀업 저항들(R1~R6)이 풀다운 저항들(R7~R12)로 대체되었다. 또한 NMOS트랜지스터(N1,2,3)를 사용하므로 제어신호(control)를 반전하여(controlb) 입력받는다는 점이 도 4와 다르다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 캘리브래이션 회로의 구성도.
도 2는 온 다이 터미네이션 장치의 터미네이션 회로(출력드라이버)의 구성도.
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 구성도.
도 4는 도 3의 풀업 캘리브래이션 저항부(320), 더미 캘리브래이션 저항부(330), 풀업 터미네이션 저항부(380)의 상세 실시예.
도 5는 도 3의 풀다운 캘리브래이션 저항부(340)와 풀다운 터미네이션 저항부(390)의 상세 실시예.
*도면의 주요 부분에 대한 부호의 설명
310: 캘리브래이션 회로 350: 터미네이션 회로
320, 330, 340: 캘리브래이션 저항부 380,390: 터미네이션 저항부

Claims (9)

  1. 캘리브래이션 코드에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항과 캘리브래이션 되며, 상기 캘리브래이션 코드를 생성하기 위한 캘리브래이션 저항부를 하나 이상 포함하는 캘리브래이션 회로; 및
    상기 캘리브래이션 코드를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭을 이루는 터미네이션 저항부를 하나 이상 포함하는 터미네이션 회로를 포함하며,
    상기 터미네이션 저항들 중 전부 또는 일부의 저항값은 제어신호에 의해 변경되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  2. 제 1항에 있어서,
    상기 캘리브래이션 저항들 중 전부 또는 일부의 저항값은 상기 제어신호에 의해 변경되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  3. 제 1항에 있어서,
    상기 터미네이션 저항들 중 전부 또는 일부에는,
    상기 제어신호를 입력받는 트랜지스터와 상기 트랜지스터에 직렬로 연결된 저항이 병렬로 연결되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  4. 제 2항에 있어서,
    상기 캘리브래이션 저항들 중 전부 또는 일부에는,
    상기 제어신호를 입력받는 트랜지스터와 상기 트랜지스터에 직렬로 연결된 저항이 병렬로 연결되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  5. 제 1항에 있어서,
    상기 캘리브래이션 회로는 상기 하나 이상의 캘리브래이션 저항부로,
    풀업 캘리브래이션 저항부와 풀다운 캘리브래이션 저항부를 포함하며,
    이들 각각은 풀업 캘리브래이션 코드와 풀다운 캘리브래이션 코드를 생성하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  6. 제 5항에 있어서,
    상기 터미네이션 회로는 상기 하나 이상의 터미네이션 저항부로,
    풀업 터미네이션 저항부와 풀다운 터미네이션 저항부를 포함하며,
    이들 각각은 입/출력 패드를 풀업, 풀다운으로 터미네이션 시키는 것을 특징 으로 하는 온 다이 터미네이션 장치.
  7. 제 1항에 있어서,
    상기 온 다이 터미네이션 장치가 반도체 메모리장치에 적용되는 경우,
    상기 터미네이션 회로는, 데이터를 출력하기 위한 출력드라이버에 적용되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  8. 캘리브래이션 코드에 따라 온/오프되는 내부의 캘리브래이션 저항들을 이용하여 외부저항과 캘리브래이션 되며, 상기 캘리브래이션 코드를 생성하기 위한 캘리브래이션 저항부를 하나 이상 포함하는 캘리브래이션 회로; 및
    상기 캘리브래이션 코드를 입력받아 내부의 터미네이션 저항들이 온/오프되며 임피던스 매칭을 이루는 터미네이션 저항부를 하나 이상 포함하는 터미네이션 회로를 포함하며,
    상기 캘리브래이션 저항들의 저항값은 제어신호에 의해 변경되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  9. 제 8항에 있어서,
    상기 캘리브래이션 저항들 중 전부 또는 일부에는,
    상기 제어신호를 입력받는 트랜지스터와 상기 트랜지스터에 직렬로 연결된 저항이 병렬로 연결되는 것을 특징으로 하는 온 다이 터미네이션 장치.
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* Cited by examiner, † Cited by third party
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