KR100879783B1

KR100879783B1 - 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치

Info

Publication number: KR100879783B1
Application number: KR1020070063313A
Authority: KR
Inventors: 김기호; 윤석철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2009-01-22
Also published as: CN101335516B; US7843211B2; TW200901220A; KR20080114086A; CN101335516A; TWI383401B; US20090003090A1

Abstract

본 발명은 적은 면적을 사용하는 온 다이 터미네이션 장치 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 온 다이 터미네이션 장치는, 터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드 및 제2캘리브래이션 코드를 생성하는 캘리브래이션 회로; 제1구간 동안에는 상기 제1캘리브래이션 코드를 전달하고 제2구간 동안에는 상기 제2캘리브래이션 코드를 전달하는 전송라인부; 및 상기 제1캘리브래이션 코드와 상기 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부를 포함한다.

온 다이 터미네이션, 캘리브래이션, 메모리장치

Description

온 다이 터미네이션 장치 및 이를 포함하는 반도체 메모리장치{On Die Termination Device and Semiconcuctor Memory Device including thereof}

도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도

도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면

도 3은 도 1의 캘리브래이션 동작으로 ZQ노드의 전압이 기준전압을 향해가는 과정을 나타낸 도면

도 4는 도 3에서 도시한 뱅뱅에러를 제거하기 위해 도 1의 비교기 부분을 개선한 종래의 캘리브래이션 회로의 구성도

도 5는 도 4의 홀드로직(407, 408)의 상세 회로도

도 6은 도 4의 ZQ노드가 캘리브래이션 동작으로 기준전압을 따라가는 것을 나타낸 도면

도 7은 종래의 캘리브래이션 회로에서 생성된 캘리브래이션 코드가 출력드라이버로 전달되는 것을 도시한 도면

도 8은 본 발명에 따른 온 다이 터미네이션 장치의 일실시예 구성도

도 9는 도 8의 전송라인부(820)의 일실시예 구성도

도 10은 도 8의 터미네이션 저항부(830)의 일실시예 구성도

도 11은 본 발명의 전체적인 동작을 나타낸 타이밍도

*도면의 주요 부분에 대한 부호의 설명

810: 캘리브래이션 회로 820: 전송라인부

830: 터미네이션 저항부

본 발명은 온 다이 터미네이션(On Die Termination) 장치 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 온 다이 터미네이션 장치의 면적을 줄이기 위한 것이다.

CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제 공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)을 조정하게 된다.(캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)

이하, 온 다이 터미네이션 장치에서 행해지는 ZQ캘리브래이션에 대해 알아본다.

도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도이다.

도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1캘리브래이션 저항부(110), 제2캘리브래이션 저항부(120+130), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 ZQ 캘리브래이션 동작을 수행한다. 제1캘리브래이션 저항부(110)는 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 풀업저항을 포함해 구성된다. 그리고 제2캘리브래이션 저항부(120+130)는 풀업 캘리브래이션 저항부(120)와 풀다운 캘리브래이션 저항부(130)를 포함하여 구성되는데, 풀업 캘리브래이션 저항부(120)는 제1캘리브래이션 저항부(110)와 동일하게 구성되며, 풀다운 캘리브래이션 저항부(130)는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 풀다운저항을 포함해 구성된다.

제1캘리브래이션 저항부(110)는 ZQ노드에 연결된 외부저항(101)과 캘리브래이션 되면서 1차적인 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 것이며, 제2 캘리브래이션 저항부(120+130)는 제1캘리브래이션 저항부(110)를 통해 생성된 캘리브래이션 코드(PCODE<0:N>)를 이용하여 두번째의 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한 것이다.

그 동작을 보면, 비교기(comparator)(103)는 ZQ핀(ZQ노드의 칩 외부)에 연결된 외부저항(101)(일반적으로 240Ω)과 제1캘리브래이션 저항부(110)를 연결하여 생성되는 ZQ노드의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.

풀업카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 제1캘리브래이션 저항부(110)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제1캘리브래이션 저항부(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 제1캘리브래이션 저항부(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 제1캘리브래이션 저항부(110)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)

상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>, 풀업 캘리브래이션 코드)는 제2캘리브래이션 저항부(120+130)의 풀업 캘리브래이션 저항부(120)에 입력되어 풀업 캘리브래이션 저항부(120)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104)와 풀다운카운터(106)를 사용하여 a노드의 전압이 기준전 압(VREF)과 같아지도록, 즉 풀다운 캘리브래이션 저항부(130)의 전체 저항값이 풀업 캘리브래이션 저항부(120)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)

상술한 ZQ캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진코드들(PCODE<0:N>, NCODE<0:N>)은, 도 1의 캘리브래이션 회로의 풀업 및 풀다운 캘리브래이션 저항부와 동일하게 레이아웃 되어있는 입/출력 패드 측의 풀업 및 풀다운저항(터미네이션 저항)에 입력되어 온 다이 터미네이션 장치의 저항값을 결정하게 된다.(메모리장치의 경우에는 DQ패드 측에 있는 풀업 및 풀다운 터미네이션 저항값을 결정)

도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면이다.

출력드라이버(output driver)는 반도체 메모리장치에서 데이터를 출력하는 곳으로 도면과 같이, 업/다운에 구비된 프리드라이버(pre-driver)(210, 220)와 데이터를 출력하기 위한 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 포함하여 구성된다.

그 동작을 간략히 보면, 업/다운에 구비된 프리드라이버(210, 220)는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 각각 제어하는데, '하이'데이터를 출력할 때는 풀업 터미네이션 저항부(230)가 턴온되어 데이터 핀(DQ)을 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저항 부(240)가 턴온되어 데이터 핀(DQ)을 '로우' 상태로 만든다. 즉, 풀업 또는 풀다운으로 터미네이션을 시켜서 '하이'또는 '로우'의 데이터를 출력한다.

이때 턴온되는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240) 내의 저항의 갯수는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 결정된다. 즉, 풀업 터미네이션 저항부(230)를 턴온하는지 풀다운 터미네이션 저항부(240)를 턴온하는지의 여부는 출력하는 데이터의 논리상태에 따라 결정되지만, 턴온되는 터미네이션 저항부(230, 240) 내의 저항 하나하나의 온/오프는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 의해 결정된다.

참고로, 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(230)의 타겟(target) 값은 반드시 캘리브래이션 저항부(도 1의 110, 120, 130)의 저항값(240Ω)과 동일한 것이 아니라 240Ω의 1/2, 1/4인 120Ω, 60Ω 등의 값을 가지게 된다. 도면의 프리드라이버(210, 220)로 입력되는 DQp_CTRL, DQn_CTRL은 프리드라이버(210, 220)로 입력되는 여러 제어신호들을 묶어서 나타낸 것이다.

도 3은 도 1의 캘리브래이션 동작으로 ZQ노드의 전압이 기준전압을 향해가는 과정을 나타낸 도면이다.

도 3은 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성할때 생기는 뱅뱅에러(bang bang error) 현상을 나타내고 있는데, 뱅뱅에러란 도면과 같이 캘리브래이션 동작 중 ZQ노드의 전압이 정확히 기준전압(VREF)만큼이 되지 못해서 기준전압(VREF)을 기준으로 일정한 스텝(step)으로 오르락 내리락 하는 현상을 말한다.

도 4는 도 3에서 도시한 뱅뱅에러를 제거하기 위해 도 1의 비교기 부분을 개선한 종래의 캘리브래이션 회로의 구성도이다.

도면은 보면 도 1에서는 두 개의 비교기(103, 104)를 사용했지만 도 4에서는 4개의 비교기(403_1, 403_2, 404_1, 404_2)를 사용하며, 업/다운에 각각의 홀드로직(hold logic)(407, 408)이 추가되었음을 확인할 수 있다.

기본적인 풀업 측의 동작을 보면 비교기 403_1과 403_2는 각각 ZQ노드의 전압과 VREF+a, VREF-a의 값을 비교한다. 각각의 비교기(403_1, 403_2)의 출력이 서로 다른 경우에는 ZQ노드의 전압이 VREF-a~VREF+a사이의 값을 가진다는 것을 뜻하고, 이때는 홀드로직(407)에서 홀드신호(P_HOLD)를 발생시켜 카운터(405)의 동작을 디스에이블 시키고 풀업 캘리브래이션 코드(PCODE<0:N>)가 고정되게 한다. 또한 홀드신호(P_HOLD)가 인에이블 되지 않았을 때, 카운터(405)의 카운팅(counting)은 비교기(403_1, 403_2) 둘 중 하나의 출력(P_CNT)을 이용하여 하게 된다. 풀다운 측 역시 상술한 풀업 측과 동일하게 동작한다.

도 5는 도 4의 홀드로직(407, 408)의 상세 회로도이다.

두 홀드로직(407, 408)은 동일하게 구성될 수 있으며, 도면의 OUT_A, OUT_B는 두 비교기(403_1,403_2 또는 404_1,404_2) 출력을 나타낸다. 동작을 보면 OUT_A, OUT_B의 논리값이 다른 경우에는 HOLD신호가 '하이'로 인에이블 되며, 카운터(405 또는 406)의 카운팅은 OUT_A와 동일한 논리값을 가지는 CNT신호가 담당하게 된다.

도 6은 도 4의 ZQ노드가 캘리브래이션 동작으로 기준전압을 따라가는 것을 나타낸 도면인데, 도면에 도시된 바와 같이 ZQ노드의 전압이 목표 범위에 들어간 후에는 고정되는 것을 확인할 수 있다.

도 7은 종래의 캘리브래이션 회로에서 생성된 캘리브래이션 코드가 출력드라이버로 전달되는 것을 도시한 도면이다.

캘리브래이션 회로(710)에서는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)가 생성되는데, 이는 도면과 같이 캘리브래이션 회로(710)로부터 출력드라이버(720)까지 뻗어있는 메탈라인(metal line)을 통해 전달된다. 풀업 풀다운을 합한 코드의 총 개수는 2(N+1)개이기 때문에 메탈라인의 갯수도 2(N+1)개가 필요하다. 이러한 많은 수의 메탈라인은 칩의 면적증가에 영향을 준다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캘리브래이션 코드를 전달하는 라인의 갯수를 줄여 온 다이 터미네이션 장치 및 이를 적용한 칩의 전체 면적을 줄이고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 온 다이 터미네이션 장치는, 터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드 및 제2캘리브래이션 코드를 생성하는 캘리브래이션 회로; 제1구간 동안에는 상기 제1캘리브래이션 코드를 전달하고 제2구간 동안에는 상기 제2캘리브래이션 코드를 전달하는 전송라인부; 및 상기 제1캘리브래이션 코드와 상기 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부를 포함한다.

또한, 본 발명에 따른 반도체 메모리장치는, 터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드 및 제2캘리브래이션 코드를 생성하는 캘리브래이션 회로; 제1구간 동안에는 상기 제1캘리브래이션 코드를 전달하고 제2구간 동안에는 상기 제2캘리브래이션 코드를 전달하는 전송라인부; 및 상기 제1캘리브래이션 코드와 상기 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 DQ노드를 풀업 또는 풀다운으로 터미네이션 시키며 데이터를 출력하는 출력드라이버를 포함한다.

상기 온 다이 터미네이션 장치 또는 반도체 메모리장치의, 상기 제1캘리브래이션 코드는 상기 제2캘리브래이션 코드보다 먼저 생성되는 캘리브래이션 코드임을 특징으로 할 수 있으며, 이 경우 상기 제1구간과 상기 제2구간은 상기 제2캘리브래이션 코드가 목표 범위에 들어가면 인에이블 되는 제2홀드신호를 기준으로 나누어지는 것을 특징으로 할 수 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 8은 본 발명에 따른 온 다이 터미네이션 장치의 일실시예 구성도이다.

본 발명에 따른 온 다이 터미네이션 장치는, 터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드(PCODE<0:N>) 및 제2캘리브래이션 코드(NCODE<0:N>)를 생성하는 캘리브래이션 회로(810), 제1구간 동안에는 제1캘리브래이션 코드(PCODE<0:N>)를 전달하고 제2구간 동안에는 제2캘리브래이션 코드(NCODE<0:N>)를 전달하는 전송라인부(820), 및 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부(830)를 포함한다.

여기서의 제1캘리브래이션 코드란 처음에 생성되는 캘리브래이션 코드를 의미하며, 제2캘리브래이션 코드란 제1캘리브래이션 코드를 바탕으로 생성되는 캘리브래이션 코드를 말하는데, 종래와 같이 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하고 이를 바탕으로 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 경우에는, 풀업 캘리브래이션 코드(PCODE<0:N>)가 제1캘리브래이션 코드 풀다운 캘리브래이션 코드(NCODE<0:N>)가 제2캘리브래이션 코드가 된다.

본 발명의 전송라인부(820)는 동일한 전송라인(CODE<0:N>)으로 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)를 캘리브래이션 회로(810)로부터 터미네이션 저항부(830)로 전달한다. 즉, 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)는 동일한 라인을 공유한다. 이러한 라인을 공유하기 위해서 전송라인부(820)는 제1구간과 제2구간을 나누어 제1구간 동안에는 제1캘리브래이션 코드(PCODE<0:N>)를 전송하고 제2구간 동안에는 제2캘리브래이션 코드(NCODE<0:N>)를 전송한다.

제1구간과 제2구간은 제2캘리브래이션 코드(NCODE<0:N>)가 목표 범위에 들어 가면 인에이블 되는 신호인 제2홀드신호(N_HOLD)에 의해서 나누어질 수 있다.(제2홀드신호에 대한 자세한 설명은 종래기술 부분 참조) 앞서 설명한 바와 같이 제1캘리브래이션 코드(PCODE<0:N>)는 먼저 생성되어 먼저 고정되고(제1홀드신호(P_HOLD)가 먼저 인에이블), 그 후에 제2캘리브래이션 코드(NCODE<0:N>)가 생성되어 고정되며 제2홀드신호(N_HOLD)가 인에이블 된다. 따라서 제2홀드신호(N_HOLD)가 인에이블 되기 전 구간을 제1구간 제2홀드신호(N_HOLD)가 인에이블 된 이후의 구간을 제2구간으로 나누어 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)를 각각 전달하는 것이 가능하다.

터미네이션 저항부(830)는, 전송라인부(820)로부터 전달된 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)를 입력받아 결정되는 저항값으로 임피던스(impedance) 정합(matching)을 한다. 상술한 바와 같이, 제1캘리브래이션 코드가 풀업 캘리브래이션 코드(PCODE<0:N>)이고 제2캘리브래이션 코드가 풀다운 캘리브래이션 코드(NCODE<0:N>)인 경우에는 제1캘리브래이션 코드(PCODE<0:N>)는 터미네이션 저항부(830) 내의 풀업 터미네이션 저항들을 온/오프하고, 제2캘리브래이션 코드(NCODE<0:N>)는 터미네이션 저항부(830) 내의 풀다운 터미네이션 저항들을 온/오프한다. 전송라인부(820)로는 제1구간 제2구간에 따라 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)가 전달된다. 따라서 제1구간 동안에는 터미네이션 저항부(830) 내의 풀업 터미네이션 저항들이 전송라인부(820)와 연결되고, 제2구간 동안에는 터미네이션 저항부(830) 내의 풀다운 터미네이션 저항들이 전송라인부(820)와 연결된다.

본 발명의 온 다이 터미네이션 장치가 반도체 메모리장치에 적용되는 경우에는 터미네이션 저항부(830)는 출력 드라이버(output driver)가 된다.

도 9는 도 8의 전송라인부(820)의 일실시예 구성도이다.

전송라인부는 전송라인들(CODE<0:N>), 제1구간동안 온 되어 제1캘리브래이션 코드(PCODE<0:N>)를 전송라인들(CODE<0:N>)로 전달하는 제1패스게이트들(PG91), 및 제2구간동안 온 되어 제2캘리브래이션 코드(NCODE<0:N>)를 전송라인들(CODE<0:N>)로 전달하는 제2패스게이트들(PG92)을 포함하여 구성된다. 도면에는 다수개의 전송라인들(CODE<0:N>), 제1패스게이트들(PG91), 제2패스게이트들(PG92) 중 하나씩만을 도시하였으며, 실제로는 코드의 갯수만큼(N+1)의 전송라인과 제1패스게이트들(PG91) 제2패스게이트들(PG92)이 필요하다.

그 동작을 보면 제1구간과 제2구간의 기준이 되는 제2홀드신호(N_HOLD)가 디스에이블 된 구간에서는 제1패스게이트(PG91)가 온 되어 제1캘리브래이션 코드(PCODE<0:N>)를 전송라인(CODE<0:N>)으로 전달하고, 제2홀드신호(N_HOLD)가 인에이블 되면 제2패스게이트(PG92)가 온 되어 제2캘리브래이션 코드(NCODE<0:N>)를 전송라인(CODE<0:N>)으로 전달한다.

도 10은 도 8의 터미네이션 저항부(830)의 일실시예 구성도이다.

본 발명의 터미네이션 저항부는 풀업 터미네이션 저항들(1030) 및 풀다운 터미네이션 저항들(1040)을 포함하며, 제1구간인지 제2구간인지에 따라 전송라인부(CODE<0:N>)로 전달된 코드(PCODE<0:N>, NCODE<0:N>)를 풀업 터미네이션 저항들(1030) 또는 풀다운 터미네이션 저항들(1040)로 입력받는다. 즉, 제1캘리브래이 션 코드가 풀업 캘리브래이션 코드(PCODE<0:N>)이고, 제2캘리브래이션 코드가 풀다운 캘리브래이션 코드(NCODE<0:N>)인 경우, 제1구간 동안에는 전송라인부(CODE<0:N>)가 풀업 캘리브래이션 저항들(1030)과 연결되어 풀업 캘리브래이션 저항들(1030)은 제1캘리브래이션 코드(PCODE<0:N>)를 입력받으며, 제2구간 동안에는 전송라인부(CODE<0:N>)가 풀다운 캘리브래이션 저항들(1040)과 연결되어 풀다운 캘리브래이션 저항들(1040)은 제2캘리브래이션 코드(NCODE<0:N>)를 입력받는다.

도면에는 본 발명의 온 다이 터미네이션 장치가 반도체 메모리장치에 적용되어 터미네이션 저항부가 출력드라이버인 경우를 도시하고 있다. 따라서 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)는 풀업 프리드라이버(1010)와 풀다운 프리드라이버(1020)에 입력되어 풀업 캘리브래이션 저항들(1030)과 풀다운 캘리브래이션 저항들(1040)을 제어하게 된다. 잘 알려진 바와 같이, 출력드라이버의 풀업 캘리브래이션 저항들(1030)은 DQ노드를 풀업으로 터미네이션 시켜 '하이'데이터가 출력되게 하고, 풀다운 캘리브래이션 저항들(1040)은 DQ노드를 풀다운으로 터미네이션 시켜 '로우'데이터가 출력되게 한다.

도면에는 PCODE<0>와 NCODE<0>만 프리드라이버(1010, 1020)에 입력되는 것을 도시하였지만 나머지 PCODE<1:N>, NCODE<1:N>도 PCODE<0>, NCODE<0>과 동일한 방식으로 프리드라이버(1010, 1020)로 입력된다.

그 동작을 보면 제2홀드신호(N_HOLD)가 디스에이블 된 제1구간에서는 패스게이트 PG101이 온 되어 전송라인(CODE<0:N>)이 풀업 프리드라이버(1010)와 연결되고, 제2홀드신호(N_HOLD)가 인에이블 되는 제2구간에서는 패스게이트 PG102가 온 되어 전송라인(CODE<0:N>)이 풀다운 프리드라이버(1020)와 연결된다.

도 11은 본 발명의 전체적인 동작을 나타낸 타이밍도이다.

캘리브래이션이 시작되면 제1캘리브래이션 코드(PCODE<0:N>)가 먼저 생성되며, 제1홀드신호(P_HOLD)가 인에이블 되어 고정된다(FIXED PCODE<0:N>). 그 후 제2홀드신호(N_HOLD)가 인에이블 되어 제2캘리브래이션 코드(NCODE<0:N>)도 고정된다(FIXED NCODE<0:N>). 그리고 전송라인(CODE<0:N>)에는 제2홀드신호(N_HOLD)가 디스에이블 된 제1구간에서는 제1캘리브래이션 코드(PCODE<0:N>)가 실리고, 제2홀드신호(N_HOLD)가 인에이블 된 제2구간에서는 제2캘리브래이션 코드(NCODE<0:N>)가 실린다. 따라서 제1캘리브래이션 코드(PCODE<0:N>)와 제2캘리브래이션 코드(NCODE<0:N>)는 동일한 전송라인(CODE<0:N>)을 통해 전달되는 것이 가능하며, 전송라인(CODE<0:N>)에 필요한 면적은 반으로 줄어든다.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

상술한 본 발명에 따른 온 다이 터미네이션 장치는, 기존에 서로 다른 전송라인으로 전달되던 제1캘리브래이션 코드와 제2캘리브래이션 코드가 동일한 전송라인으로 전달된다.

따라서 전송라인의 면적이 반으로 줄게되고, 이는 칩 전체 면적을 줄인다는 장점이 있다.

Claims

터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드 및 제2캘리브래이션 코드를 생성하는 캘리브래이션 회로;

제1구간 동안에는 상기 제1캘리브래이션 코드를 전달하고 제2구간 동안에는 상기 제2캘리브래이션 코드를 전달하는 전송라인부; 및

상기 제1캘리브래이션 코드와 상기 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 임피던스 정합을 하기 위한 터미네이션 저항부

를 포함하는 온 다이 터미네이션 장치.
제 1항에 있어서,

상기 제1캘리브래이션 코드는 상기 제2캘리브래이션 코드보다 먼저 생성되는 것을 특징으로 하는 온 다이 터미네이션 장치.
제 2항에 있어서,

상기 제1구간과 제2구간은,

상기 제2캘리브래이션 코드가 목표 범위에 들어가면 인에이블 되는 제2홀드신호에 의해 나누어지는 것을 특징으로 하는 온 다이 터미네이션 장치.
제 1항에 있어서,

상기 전송라인부는,

전송라인들;

상기 제1구간동안 온 되어 상기 제1캘리브래이션 코드를 상기 전송라인들로 전달하는 제1패스게이트들; 및

상기 제2구간동안 온 되어 상기 제2캘리브래이션 코드를 상기 전송라인들로 전달하는 제2패스게이트들

을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
제 4항에 있어서,

상기 제1패스게이트들 및 제2패스게이트들은,

상기 제1캘리브래이션 코드보다 나중에 생성되는 상기 제2캘리브래이션 코드가 목표 범위에 들어가면 인에이블 되는 제2홀드신호에 응답하여 온/오프되는 것을 특징으로 하는 온 다이 터미네이션 장치.
제 1항에 있어서,

상기 터미네이션 저항부는,

풀업 터미네이션 저항들 및 풀다운 터미네이션 저항들을 포함하며,

상기 제1구간인지 또는 제2구간인지에 따라 상기 전송라인부로 전달된 코드를 상기 풀업 터미네이션 저항들 또는 풀다운 터미네이션 저항들로 입력하는 것을 특징으로 하는 온 다이 터미네이션 장치.
제 1항에 있어서,

상기 제1캘리브래이션 코드는 풀업 캘리브래이션 코드이며,

상기 제2캘리브래이션 코드는 풀다운 캘리브래이션 코드인 것을 특징으로 하는 온 다이 터미네이션 장치.
터미네이션 저항값을 결정하기 위한 제1캘리브래이션 코드 및 제2캘리브래이션 코드를 생성하는 캘리브래이션 회로;

제1구간 동안에는 상기 제1캘리브래이션 코드를 전달하고 제2구간 동안에는 상기 제2캘리브래이션 코드를 전달하는 전송라인부; 및

상기 제1캘리브래이션 코드와 상기 제2캘리브래이션 코드를 입력받아 결정되는 저항값으로 DQ노드를 풀업 또는 풀다운으로 터미네이션 시키며 데이터를 출력하는 출력드라이버

를 포함하는 반도체 메모리장치.
제 8항에 있어서,

상기 제1캘리브래이션 코드는 상기 제2캘리브래이션 코드보다 먼저 생성되는 것을 특징으로 하는 반도체 메모리장치.
제 9항에 있어서,

상기 제1구간과 제2구간은,

상기 제2캘리브래이션 코드가 목표 범위에 들어가면 인에이블 되는 제2홀드 신호에 의해 나누어지는 것을 특징으로 하는 반도체 메모리장치.
제 8항에 있어서,

상기 전송라인부는,

전송라인들;

상기 제1구간동안 온 되어 상기 제1캘리브래이션 코드를 상기 전송라인들로 전달하는 제1패스게이트들; 및

상기 제2구간동안 온 되어 상기 제2캘리브래이션 코드를 상기 전송라인들로 전달하는 제2패스게이트들

을 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 11항에 있어서,

상기 제1패스게이트들 및 제2패스게이트들은,

상기 제1캘리브래이션 코드보다 나중에 생성되는 상기 제2캘리브래이션 코드가 목표 범위에 들어가면 인에이블 되는 제2홀드신호에 응답하여 온/오프되는 것을 특징으로 하는 반도체 메모리장치.
제 8항에 있어서,

상기 출력드라이버는,

풀업 프리드라이버와 풀다운 프리드라이버;

상기 풀업 프리드라이버의 제어에 따라 온/오프되어 '하이'데이터를 출력하는 풀업 터미네이션 저항들; 및

상기 풀다운 프리드라이버의 제어에 따라 온/오프되며 '로우'데이터를 출력하는 풀다운 터미네이션 저항들을 포함하며,

상기 제1구간인지 또는 제2구간인지에 따라 상기 전송라인부로 전달된 코드는 상기 풀업 프리드라이버 또는 풀다운 프리드라이버에 입력되는 것을 특징으로 하는 반도체 메모리장치.
제 8항에 있어서,

상기 제1캘리브래이션 코드는 풀업 캘리브래이션 코드이며,

상기 제2캘리브래이션 코드는 풀다운 캘리브래이션 코드인 것을 특징으로 하는 반도체 메모리장치.
제 10항에 있어서,

상기 제2홀드신호는,

제2캘리브래이션 노드의 전압과 서로 상기 목표 범위의 폭만큼 다른 두개의 기준전압과의 비교를 통해 생성되는 것을 특징으로 하는 반도체 메모리장치.