KR20090089168A - 출력 임피던스 조절회로 및 그의 조절방법 - Google Patents

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Abstract

본 발명의 출력 임피던스 회로는 외부기준저항과 적어도 하나 이상의 제 1 풀업 구동 트랜지스터 사이에 연결되며, 제 1 비교전압을 제공하는 노드에 이어진 출력 저항값 테스트용 패드와 제 1 비교전압과 제 1 기준전압을 비교하는 제 1 전압 비교기와 제 1 전압 비교기의 출력값에 따라 제 1 비교전압이 제 1 기준전압과 동일할 때까지 상기 풀업 구동 트랜지스터의 개수를 조절하는 제 1 코드신호를 출력하는 제 1 업다운 카운터와 상기 제 1 코드신호에 의해 저항값이 결정되는 제 2 풀업 구동 트랜지스터와 적어도 하나 이상의 풀다운 구동 트랜지스터가 연결된 배선으로부터 인가된 제 2 비교전압과 제 2 기준전압을 비교하는 제 2 전압 비교기 및 제 2 전압 비교기의 출력값에 따라 제 2 비교전압이 제 2 기준전압과 동일할 때까지 상기 풀다운 구동 트랜지스터의 개수를 조절하는 제 2 코드신호를 출력하는 제 2 업다운 카운터를 포함한다.

Description

출력 임피던스 조절회로{CIRCUIT FOR REGULATING OUTPUT IMPEDANCE}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 출력 임피던스 캘리브레이션(ZQ calibration)을 수행하는데에 있어서 오차를 줄이는 출력 임피던스 조절회로에 관한 것이다.
일반적으로, 반도체 장치는 외부에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력 회로를 갖는다. 반도체 장치가 고속화됨에 따라 신호 전달에 걸리는 지연시간을 최소화하기 위해 상기 반도체 장치들 간에 전송되는 신호의 스윙폭이 점차로 줄어들고 있다.
그러나, 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 부정합(impedance mismatching)에 따른 신호의 반사도 심각해진다. 임피던스 부정합은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생된다. 이러한 임피던스 부정합으로 인하여 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다.
따라서, 반도체 장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리는 출력 임피던스 조절회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(source termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
출력 임피던스 캘리브레이션(ZQ calibration)이란 PVT(Process, Voltage, Temperatue) 조건이 변함에 변화하는 풀업 및 풀다운 캘리브레이션 코드를 생성하는 과정을 말하는데, 출력 임피던스 캘리브레이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값을 조정하게 된다.
도 1은 종래의 온 다이 터미네이션 장치의 구성도이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제 1 풀업구동 저항부(PU1), 제 2 풀업구동 저항부(PU2), 풀다운구동 저항부(PD), 전압 비교기(101, 102), 업다운 카운터(103, 104)를 포함하여 출력 임피던스 캘리브레이션 동작을 수행한다.
출력 임피던스 캘리브레이션 동작을 살펴보면, 비교기(101)는 한쪽 입력(-)에 기준전압(통상적으로 전원전압의 반)이 인가되고, 다른 쪽 입력(+)에 인가되는 전압이 기준전압보다 크면 비교기 출력은 하이레벨이 되고, 작으면 비교기 출력이 로우레벨이 된다. 이때 입력(+)에 인가되는 기준전압은 제 1 풀업구동 저항부(PU1)와 외부기준저항(120)의 비율에 의해서 결정된다. 즉, 제 1 풀업구동 저항부(PU1) 의 저항이 외부기준저항(120)보다 작으면 비교기(101)의 (+)단자에 입력되는 전압은 기준전압보다 크게 되고, 비교기(101) 출력은 하이레벨이 된다.
업다운 카운터(103)는 상기 비교기(101)의 출력을 받아서 이진코드 PCODE<0:n-1>로 제 1 풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제 1 풀업구동 저항부(PU1)의 저항값은 다시 ZQ 패드(110)의 전압에 영향을 주고 상기 언급한 동작이 반복된다. 즉, 제 1 풀업구동 저항부(PU1)의 전체 저항값이 외부기준저항(120)의 저항값과 같아지도록 제 1 풀업구동 저항부(PU1)가 캘리브레이션된다.(풀업 캘리브레이션)
풀다운 구동 저항부(PD)는 제 1 풀업구동 저항부(PU1)와 동일한 방법으로 동작하고, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값이 같아지도록 한다.(풀다운 캘리브레이션)
이러한 온 다이 터미네이션(100)에 있어서 비교기(101, 102)에 입력되는 비교전압의 레벨을 기준 전압 레벨로 조정하는 것이 관건인데, 도 1에 도시된 온 다이 터미네이션은 메탈 라인 배선의 기생 저항이 포함되지 않은 이상적인 경우로서, 실제로는 칩 내 배선의 기생저항의 영향이 크기 때문에 온 다이 터미네이션(100)의 레이아웃에서 주의가 요망된다.
도 2는 종래의 풀업 캘리브레이션 회로의 배선 레이아웃이다. 일반적으로 비교기(101)의 위치가 제 1 풀업구동 저항부(PU1)와 가깝고 ZQ 패드(110)와 멀기 때문에 비교기(101)의 입력으로 연결되는 배선이 제 1 풀업구동 저항부(PU1)에서 분기되어 나오게 된다.
이러한 경우, 도 3에 도시된 바와 같이 풀업 캘리브레이션 회로의 분기점(P1)에서 ZQ 패드(110) 사이 메탈 배선으로 인한 기생저항(R2)이 발생하게 되고, 제 1 풀업구동 저항부(PU1)와 분기점(P1)은 거의 붙어있기 때문에 기생저항을 무시할 수 있다. 이 경우, 제 1 풀업구동 저항부(PU1)의 저항값이 외부기준저항(120)의 저항값과 기생저항(R2)의 합으로 캘리브레이션 되기 때문에, 목표저항인 외부기준저항(120)에 비해 기생저항(R2) 만큼의 오차가 발생하게 된다.
도 4는 풀다운 캘리브레이션 회로의 배선레이아웃이다. 일반적으로, 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)는 각각 ZQ 패드(130)의 상부 및 하부에 위치하고, 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)를 연결하는 배선 상의 분기점(P2)은 비교기(102)에서 가까운 곳에 형성되기 때문에 분기점(P2)를 기준으로 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)로 연결된 배선이 비대칭 된다.
이러한 경우, 도 5에 도시된 바와 같이 풀다운 캘리브레이션은 제 2 풀업구동 저항부(PU2)에서 분기점(P2)까지의 배선 저항(R_up)과 분기점(P2)에서 풀다운 구동 저항부(PD)까지의 배선 저항(R_dn)이 서로 다르게 되어 결과적으로 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값은 저항차(R_up-R_dn)만큼의 오차를 갖게 된다.
따라서, 종래의 온 다이 터미네이션 회로(100)는 기생저항으로 인하여 임피던스 부정합이 발생함으로써, 데이터의 고속 전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡되는 문제점이 있다.
본 발명은 반도체 장치의 출력 임피던스 조절회로의 메탈배선에서 발생하는 기생저항으로 인한 오류를 방지함으로써, 출력 임피던스 캘리브레이션을 개선하고, 데이터의 고속 전송을 보장하는 반도체 장치의 출력 임피던스 조절회로의 형성 방법을 제공한다.
본 발명의 출력 임피던스 회로는 외부기준저항과 적어도 하나 이상의 제 1 풀업 구동 트랜지스터 사이에 연결되며, 제 1 비교전압을 제공하는 노드에 이어진 출력 저항값 테스트용 패드; 제 1 비교전압과 제 1 기준전압을 비교하는 제 1 전압 비교기; 제 1 전압 비교기의 출력값에 따라 제 1 비교전압이 제 1 기준전압과 동일할 때까지 상기 풀업 구동 트랜지스터의 개수를 조절하는 제 1 코드신호를 출력하는 제 1 업다운 카운터; 상기 제 1 코드신호에 의해 저항값이 결정되는 제 2 풀업 구동 트랜지스터와 적어도 하나 이상의 풀다운 구동 트랜지스터가 연결된 배선으로부터 인가된 제 2 비교전압과 제 2 기준전압을 비교하는 제 2 전압 비교기; 및 제 2 전압 비교기의 출력값에 따라 제 2 비교전압이 제 2 기준전압과 동일할 때까지 상기 풀다운 구동 트랜지스터의 개수를 조절하는 제 2 코드신호를 출력하는 제 2 업다운 카운터;를 포함한다.
이중, 상기 제 2 전압 비교기는 상기 풀업 구동 트랜지스터와 상기 풀다운 구동 트랜지스터가 연결된 배선의 정중앙으로부터 제 2 비교전압을 추출함이 바람 직하다.
본 발명의 출력 임피던스 조절방법은 제 1 및 제 2 풀업구동 저항부와 풀다운 구동 저항부를 생성하는 단계; 상기 제 1 풀업구동 저항부가 외부기준저항과 동일한 저항값을 갖도록 상기 제 1 풀업 구동 저항부와 외부기준저항 사이에 연결된 패드로부터 제 1 비교전압을 추출하여 제 1 기준전압과 비교하고, 상기 제 1 비교전압을 상기 제 1 기준전압과 동일하게 하기 위한 제 1 코드신호를 생성하는 단계;상기 제 1 코드신호를 제 2 풀업구동 저항부에 입력하는 단계; 및 풀다운 구동 저항부가 상기 제 2 풀업구동 저항부와 동일한 저항값을 갖도록 상기 제 2 풀업구동 저항부와 상기 풀다운 구동 저항부가 연결된 배선의 정중앙으로부터 제 2 비교전압을 추출하여 제 2 기준전압과 비교하고, 상기 제 2 비교전압을 상기 제 2 기준전압과 동일하게 하기 위한 제 2 코드신호를 생성하는 단계;를 포함한다.
본 발명에 의하면, 기준저항을 목표로 하는 출력 임피던스를 조절하는 출력 임피던스 조절회로에 있어서, 비교전압을 추출하는 분기점의 위치를 조정함으로써, 배선의 기생저항으로 인한 오류를 방지할 수 있다.
본 발명은 칩 외부에 장착되는 외부기준저항과 CMOS의 풀업 구동편 임피던스를 동일하게 하고, 또한 상기 풀업 구동편 임피던스와 풀다운 구동편 임피던스가 동일하도록 함으로써, 최종적으로 풀업 구동편 임피던스와 풀다운 구동편 임피던스를 외부기준저항과 동일하도록 하는 방법을 제시한다.
구체적으로, 도 6을 참조하면, 본 발명의 출력 임피던스 조절장치(200)는 제 1 풀업구동 저항부(PU1), 제 2 풀업구동 저항부(PU2), 풀다운 구동 저항부(PD), 전압 비교기(201, 202), 업다운 카운터(203, 204)를 포함하여 출력 임피던스 캘리브레이션 동작을 수행한다.
풀업 캘리브레이션 동작을 살펴보면, 전압 비교기(201)는 (-)입력에 제 1 기준전압(통상적으로 전원전압의 반)이 인가되고, (+)입력에 인가되는 제 1 비교전압이 제 1 기준전압보다 크면 비교기 출력은 하이레벨이 되고, 작으면 출력이 로우레벨이 된다.
이때, (+)입력에 인가되는 전압은 제 1 풀업구동 저항부(PU1)와 외부기준저항(220)의 비율에 의해서 결정된다. 즉, 제 1 풀업구동 저항부(PU1)의 저항이 외부기준저항(220)보다 작으면 전압 비교기(201)의 (+)단자에 입력되는 제 1 비교전압은 제 1 기준전압보다 크게 되고, 비교기(201) 출력은 하이레벨이 된다.
또한, 본 발명의 출력 임피던스 조절회로(200)는 풀업 캘리브레이션 동작에 있어서, 기생저항으로 인한 오류를 줄이기 위하여 제 1 풀업구동 저항부(PU1)와 외부기준저항(220) 사이에 연결된 ZQ 패드(220)에 분기점(P3)을 두고, 분기점(P3)으로부터 분기된 전압이 비교기(201)의 (+)입력에 인가된다.
업다운 카운터(203)는 전압 비교기(201)의 출력을 받아서 이진코드 PCODE<0:n-1>를 생성함으로써, 제 1 풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제 1 풀업구동 저항부(PU1)의 저항값은 다시 ZQ 패드(210)의 전압에 영향을 주고, 상기한 바와 같은 동작이 반복된다.
즉, 제 1 풀업구동 저항부(PU1)의 저항값이 외부저항(220)의 저항값과 같아질 때까지 제 1 풀업구동 저항부(PU1)가 캘리브레이션된다.(풀업 캘리브레이션)
상술한 풀업 캘리브레이션 과정 중에 생성되는 이진코드 PCODE<0:n-1>는 제 2 풀업구동 저항부(PU2)에 입력되어 제 2 풀업구동 저항부(PU2)의 저항값을 결정한다. 여기서 제 2 풀업구동 저항부(PU2)의 저항값은 이진코드 PCODE<0:n-1>에 의해 결정되기 때문에 제 1 풀업구동 저항부(PU1)의 저항값과 동일하게 되고, 따라서 외부기준저항(220)의 저항값과도 동일하게 된다.
이어서, 풀다운 구동 저항부(PD)의 저항값이 제 2 풀업구동 저항부(PU2)의 저항값과 동일해지도록 풀다운 캘리브레이션이 수행된다. 이러한 과정을 통하여 제 1 풀업구동 저항부(PU1) 및 풀다운 구동 저항부(PU2)의 저항값이 외부기준저항(220)의 저항값에 동일해질 수 있다.
자세히 설명하자면, 전압 비교기(202)의 (-)입력에는 제 2 기준전압이 인가되고, (+)입력에는 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)가 연결되는 배선의 정중앙으로부터 추출된 제 2 비교전압이 인가된다.
이와 같이, 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)가 연결되는 배선의 정중앙으로부터 제 2 비교전압이 분기되는 분기점(P4)을 형성함으로써, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값을 동일하게 캘리브레이션함에 있어서 오차를 줄일 수 있다.
다음, 전압 비교기(202)의 출력값에 따라 업다운 카운터(204)로부터 이진코드 NCODE<0:n-1>가 생성되고, 상기 이진코드 NCODE<0:n-1>에 의해 풀다운 구동 저 항부(PD)의 병렬로 연결된 복수의 저항들이 선택적으로 온/오프되고, 상기한 바와 같은 동작이 풀다운 구동 저항부(PD)의 저항값이 제 2 풀업구동 저항부(PU2)의 저항값과 동일해질 때까지 반복된다.(풀다운 캘리브레이션)
도 7 및 도 8은 각각 본 발명의 풀업 캘리브레이션 회로 및 상기 풀업 캘리브레이션 회로의 배선 레이아웃도로서, 이를 참조하면, 전압 비교기(201)의 (+)입력에 인가되는 제 1 비교전압의 분기점(P3)을 ZQ 패드(210)에 형성함으로써, 기준전압이 전원전압의 반일 때 제 1 풀업구동 저항부(PU1)의 저항값과 메탈배선으로 인한 기생저항(R2)의 합이 외부기준저항(220)과 동일한 값을 갖게 된다.
따라서, 본 발명의 출력 임피던스 조절회로(200)는 종래의 제 1 풀업구동 저항부(PU1)에 있던 분기점(P1)을 ZQ 패드(210)에 연결된 분기점(P3)에 형성함으로써, 기생저항(R2)으로 인한 캘리브레이션 에러(error)를 방지할 수 있다.
도 9 및 도 10은 각각 풀다운 캘리브레이션 회로도 및 상기 풀다운 캘리브레이션 회로의 레이아웃도로서, 이를 참조하면, 분기점(P4)을 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)가 연결된 배선의 정중앙에 형성함으로써, 분기점(P4)으로부터 제 2 풀업구동 저항부(PU2)까지의 배선 저항과 분기점(P4)으로부터 풀다운 구동 저항부(PD)까지의 배선 저항은 대칭된다.
따라서, 본 발명의 출력 임피던스 조절회로(200)는 종래의 제 2 풀업구동 저항부(PU2)에 있던 분기점(P2)을 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)가 연결된 배선의 중간에서 전압이 분기되는 분기점(P4)에 형성함으로써, 분기(P4)에서 제 2 풀업구동 저항부(PU2)까지의 배선 저항과 분기점(P4)에서 풀다운 구동 저항부(PD)까지의 배선 저항이 동일해지기 때문에, 풀다운 캘리브레이션을 통해서 제 2 풀업구동 저항부(PU2)의 저항값(R_up)과 풀다운 구동 저항부(PD)의 저항값(R_dn)을 동일하게 하는데 오차를 방지할 수 있다.
즉, 종래의 풀다운 캘리브레이션 회로(도 5참조)에서 제 2 풀업구동 저항부(PU2)에서 분기점(P2)까지 배선 저항(R_up)과 분기점(P2)에서 풀다운 구동 저항부(PD)까지의 배선 저항(R_dn)이 서로 다르기 때문에 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값 간에 발생된 (R_up-R_dn)만큼의 오차를 방지함으로써, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값을 동일하게 할 수 있다.
도 1은 일반적인 출력 임피던스 조절회로의 블럭도.
도 2는 도 1에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.
도 3은 도 2의 등가회로도.
도 4는 도 1에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.
도 5는 도 4의 등가회로도.
도 6은 본 발명의 출력 임피던스 조절회로의 블럭도.
도 7은 도 6에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.
도 8은 도 7의 등가회로도.
도 9는 도 6에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.
도 10은 도 9의 등가회로도.

Claims (3)

  1. 외부기준저항과 적어도 하나 이상의 제 1 풀업 구동 트랜지스터 사이에 연결되며, 제 1 비교전압을 제공하는 노드에 이어진 출력 저항값 테스트용 패드;
    제 1 비교전압과 제 1 기준전압을 비교하는 제 1 전압 비교기;
    제 1 전압 비교기의 출력값에 따라 제 1 비교전압이 제 1 기준전압과 동일할 때까지 상기 풀업 구동 트랜지스터의 개수를 조절하는 제 1 코드신호를 출력하는 제 1 업다운 카운터;
    상기 제 1 코드신호에 의해 저항값이 결정되는 제 2 풀업 구동 트랜지스터와 적어도 하나 이상의 풀다운 구동 트랜지스터가 연결된 배선으로부터 인가된 제 2 비교전압과 제 2 기준전압을 비교하는 제 2 전압 비교기; 및
    제 2 전압 비교기의 출력값에 따라 제 2 비교전압이 제 2 기준전압과 동일할 때까지 상기 풀다운 구동 트랜지스터의 개수를 조절하는 제 2 코드신호를 출력하는 제 2 업다운 카운터;
    를 포함하는 출력 임피던스 조절회로.
  2. 제 1 항에 있어서,
    상기 제 2 전압 비교기는
    상기 풀업 구동 트랜지스터와 상기 풀다운 구동 트랜지스터가 연결된 배선의 정중앙으로부터 제 2 비교전압을 추출하는 출력 임피던스 조절회로.
  3. 제 1 및 제 2 풀업구동 저항부와 풀다운 구동 저항부를 생성하는 단계;
    상기 제 1 풀업구동 저항부가 외부기준저항과 동일한 저항값을 갖도록 상기 제 1 풀업 구동 저항부와 외부기준저항 사이에 연결된 패드로부터 제 1 비교전압을 추출하여 제 1 기준전압과 비교하고, 상기 제 1 비교전압을 상기 제 1 기준전압과 동일하게 하기 위한 제 1 코드신호를 생성하는 단계;
    상기 제 1 코드신호를 제 2 풀업구동 저항부에 입력하는 단계; 및
    풀다운 구동 저항부가 상기 제 2 풀업구동 저항부와 동일한 저항값을 갖도록 상기 제 2 풀업구동 저항부와 상기 풀다운 구동 저항부가 연결된 배선의 정중앙으로부터 제 2 비교전압을 추출하여 제 2 기준전압과 비교하고, 상기 제 2 비교전압을 상기 제 2 기준전압과 동일하게 하기 위한 제 2 코드신호를 생성하는 단계;
    를 포함하는 출력 임피던스 조절방법.
KR1020080014578A 2008-02-18 2008-02-18 출력 임피던스 조절회로 및 그의 구동방법 KR101053660B1 (ko)

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