KR100933670B1 - 캘리브래이션 회로 및 집적회로 - Google Patents

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KR100933670B1
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정종호
이재진
곽계달
박경수
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한양대학교 산학협력단
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Abstract

본 발명은 터미네이션 저항 회로 및 집적회로에 관한 것으로서, 캘리브래이션 노드에서 상호 병렬 연결되며 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항을 포함하는 캘리브래이션 저항수단; 상기 캘리브래이션 노드의 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하는 제1차 캘리브래이션생성수단; 및 상기 제1차 캘리브래이션 코드의 갱신이 완료된 이후에 인에이블되며 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 제2차 캘리브래이션코드생성수단을 포함하되, 전체 캘리브래이션 코드는 상기 제1차 캘리브래이션 코드와 제2차 캘리브래이션 코드로 구성됨. 본 발명에 따르면, 양자화 에러를 감소시킴으로써 보다 정확하게 임피던스 부정합을 제거할 수 있음.
캘리브래이션, 양자화 에러, 2차 캘리브래이션

Description

캘리브래이션 회로 및 집적회로{CALIBRATION CIRCUIT, AND INTEGRATED CIRCUIT}
본 발명은 캘리브래이션 회로 및 집적회로에 관한 것으로, 보다 상세하게는 양자화 에러(quantisation error)를 감소시키는 캘리브래이션 회로 및 집적회로에 관한 것이다. 여기서, 상기 집적회로는 온 다이 터미네이션 장치(on die termination device) 및 반도체 메모리 장치를 포함한다.
양자화 에러 설명을 위해 우선 집적회로, 예를 들어 온 다이 터미네이션 장치 및 반도체 메모리 회로의 캘리브래이션 회로에 대해 설명된다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치는 PC, 서버 또는 워크스테이션 등의 다양한 전기 제품에 채택된된다. 대부분의 경우, 상기 반도체 장치는 입력 패드를 통해 외부로부터 전송되는 각종 신호를 수신하는 수신회로와 출력 패드를 통해 내부 신호를 외부로 제공하는 출력회로를 포함한다.
전기 제품의 동작이 고속화 됨에 따라 상기 반도체 장치간에 교환되는 신호의 스윙 폭을 감소시켜 신호전달 과정에서 발생하는 지연시간을 최소화한다. 그러나 신호의 스윙 폭이 감소될수록 노이즈 영향은 증가되고, 상기 반도체 장치간의 인터페이스에서 임피던스 부정합에 따른 신호의 반사도 심각해 진다. 상기 임피던스 부정합은 외부 노이즈, 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 의해 발생한다. 임피던스 부정합으로 인해 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될 수 있다. 따라서, 수신 장치가 상기 왜곡된 출력 데이터를 수신하면 셋업/홀드 실패(setup/hold fail) 또는 입력 레벨의 판단미스 등의 문제들이 발생될 수 있다.
따라서, 고속 동작이 요구되는 메모리장치는 상기 문제의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 칩 내부의 패드 근방에 채용한다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송 장치는 출력 회로에 의한 소스 터미네이션(Source Termination)을 수행하며, 수신 장치는 상기 입력 패드에 연결된 수신 회로에 병렬로 접속된 터미네이션 회로를 통해 병렬 터미네이션을 수행한다.
ZQ 캘리브래이션(ZQ calibration)은 캘리브래이션을 위한 노드인 ZQ 노드에서 수행되는 과정으로서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건에 따라 변화하는 풀업(pull up) 캘리브레이션 코드(PCODE) 및 풀다운(pull down) 캘리브래이션 코드(NCODE)를 생성하는 과정이다. ZQ 캘리브래이션 결과로 생성된 상기 코드를 이용하여 온 다이 터미네이션 장치의 저항값, 반도체 메모리 장치와 같은 집적회로의 경우에는 DQ 패드의 터미네이션 저항값을 조정한다.
도1은 온 다이 터미네이션 장치 또는 집적회로에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 장치 또는 집적회로에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(101), 더미 캘리브래이션 저항 회로(103), 풀다운 캘리브래이션 저항 회로(105), 기준전압 발생기(107), 제1풀업/풀다운 비교기(109, 111), 풀업/풀다운 홀드로직 회로(119, 121) 및 풀업/풀다운 카운터(113, 115)로 구성된다.
풀업 캘리브래이션 저항 회로(101)는 [N+1]비트의 풀업 캘리브래이션 코드(PCODE<N:0>)에 의해 온/오프되는 다수의 풀업 저항을 포함한다. 풀업 캘리브래이션 저항 회로(101)는 ZQ 노드에 연결된 외부저항(117)과 캘리브래이션 되면서 PCODE<N:0>를 생성한다.
제1풀업 비교기(109)는 ZQ 핀에 연결되는 외부저항(117)과 풀업 캘리브래이션 저항 회로(101)가 접속되는 ZQ 노드의 전압과 기준전압 발생기(107)에서 생성되며 일반적으로 VDDQ/2로 설정되는 제1기준전압(VREF)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업 카운터(113)는 제1풀업 비교기(109)로부터 출력되는 업/다운 신호에 기 초하여 PCODE<N:0>를 생성한다. 생성된 PCODE<N:0>는 풀업 캘리브래이션 저항 회로(101)의 병렬 저항을 온/오프하여 저항값을 조절한다. 풀업 캘리브래이션 저항 회로(101)의 조절된 저항값은 다시 ZQ 노드의 전압을 변동시킨다.
풀업 홀드로직 회로(119)는 ZQ 노드의 전압(VZQ)이 하기 [수학식1]로 표현되는 타깃 레인지(target range)에 속하는지 여부를 판단하여 당해 ZQ 노드의 전압(VZQ)이 상기 타깃 레인지에 속하는 경우에 풀업 홀드로직 회로(119)는 예를 들어 하이 인에이블되는 홀드신호(P_HOLD)를 발생시켜 풀업 카운터(113)의 동작을 디스에이블 시킴으로써 PCODE를 고정시킨다.
Figure 112008063149814-pat00001
단, 캘리브래이션 스텝은 0.5α이다. 여기서, 캘리브래이션 스텝은 예를 들어 상기 캘리브래이션 과정에서 PCODE<N:0>의 1비트 변화에 따라 변화하는 풀업 캘리브래이션 저항 회로(101)의 저항값에 대응하는 변화량을 의미한다.
상기된 과정이 반복됨으로써 풀업 캘리브래이션 저항 회로(101)의 전체 저항값은 외부저항(117)의 저항값, 일반적으로 240오옴과 일치된다. 이로써 풀업 캘리브레이션 과정이 완성된다.
더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 구성이다.
풀다운 캘리브래이션 저항 회로(105)는 풀다운 캘리브래이션 코드(NCODE<N:0>)에 의해 온/오프되는 다수의 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(103)와 풀다운 캘리브래이션 저항 회로(105)는 풀업 캘리브래이션 저항 회로(101)에 의해 생성된 PCODE<N:0>에 기초하여 NCODE<N:0>를 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 PCODE<N:0>는 더미 캘리브래이션 저항 회로(103)로 입력되어 더미 캘리브래이션 저항 회로(103)의 전체 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 풀다운 캘리브래이션 노드(a)의 전압이 제1기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(105)의 전체 저항값이 더미 캘리브래이션 저항 회로(103)의 전체 저항값과 일치하도록 캘리브래이션 된다.
상기 풀업 및 풀다운 캘리브래이션 과정에 의해 생성된 PCODE<N:0> 및 NCODE<N:0>에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 집적회로의 DQ 패드의 풀업 및 풀다운 터미네이 션 저항값이 결정된다. 예를 들어 집적회로의 경우, DQ 패드의 풀업 및 풀다운 저항은 도1의 풀업 및 풀다운 캘리브래이션 저항 회로(101, 105)와 동일한 레이아웃이다.
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 예를 들어 집적회로의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205), 상기 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 입력단에 각각 구비된 프리 드라이버(203, 207)를 포함한다.
프리 드라이버(203, 207)가 출력하는 신호에 의해 풀업 터미네이션 저항 회로(201)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버(203, 207)가 출력하는 신호에 의해 풀다운 터미네이션 저항 회로(205)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
여기서, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 턴온 저항의 개수는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다. 즉, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 턴온 여부는 프리 드라이버(203, 207)가 출력하는 PCODE<N:0>와 NCODE<N:0>의 논리 상태에 따라 결정되지만, 터미네이션 저항 회로(201, 205)을 구성하는 개별 저항의 온/오프는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다.
프리 드라이버(203, 207)로 입력되는 DQp_CTRL, DQn_CTRL은 여러 제어신호를 나타낸다.
이상에서 설명된 바와 같이, ZQ 노드의 전압(VZQ)이 상기 [수학식1]로 표현되는 타깃 레인지에 속하게 되면 캘리브래이션 과정은 종료된다. 그러나, 상기 [수학식1]로부터 유추될 수 있는 바와 같이, 디지털 회로의 특성상 ZQ 노드의 전압(VZQ)이 제1기준전압(VREF)과 일치하지 못하는 양자화 에러가 상존한다는 문제점이 있으며 이러한 문제점은 임피던스 부정합의 제거에 장애 요소로 작용한다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 양자화 에러를 감소시킴으로써 보다 정확한 캘리브래이션이 가능한 캘리브래이션 회로 및 집적회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 캘리브래이션 노드에서 상호 병렬 연결되며 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항을 포함하는 캘리브래이션 저항수단; 상기 캘리브래이션 노드의 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하는 제1차 캘리브래이션생성수단; 및 상기 제1차 캘리브래이션 코드의 갱신이 완료된 이후에 인에이블되며 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 제2차 캘리브래이션코드생성수단을 포함하되, 전체 캘리브래이션 코드는 상기 제1차 캘리브래이션 코드와 제2차 캘리브래이션 코드로 구성되는 캘리브래이션 회로를 제공한다.
또한, 상기 목적을 달성하기 위해 본 발명은 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 캘리브래이션 노드 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하며, 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 캘리브래이션 회로; 및 상기 제1차 캘리브래이션 코드에 응답하여 제1터미네이션 저항의 온오프를 제어하며, 상기 제2차 캘리브래이션 코드에 응답하여 서로 다른 저항값을 갖는 다수의 제2터미네이션 저항 중 어느 하나를 선택함으로써 전체 터미네이션 저항값을 조절하는 터미네이션 저항회로를 포함하되, 전체 캘리브래이션 코드는 상기 제1차 캘리브래이션 코드와 제2차 캘리브래이션 코드로 구성되는 집적 회로를 제공한다.
상기 집적 회로는 온 다이 터미네이션 장치 또는 반도체 메모리 장치 중 어느 하나일 수 있다.
본 발명에 따르면, 양자화 에러를 감소시킴으로써 보다 정확하게 임피던스 부정합을 제거할 수 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도3은 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따라 온 다이 터미네이션 장치 또는 집적회로에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(301), 더미 캘리브래이션 저항 회로(303), 풀다운 캘리브래이션 저항 회로(305), 기준전압 발생기(307), 제1풀업/풀다운 비교기(309, 311), 제2풀업/풀다운 비교기(323, 325), 풀업/풀다운 홀드로직 회로(319, 321) 및 풀업/풀다운 카운터(313, 315)로 구성된다.
본 발명의 일실시예에 따르면, 2차에 걸친 캘리브래이션이 수행된다. 예를 들어, 풀업 캘리브래이션의 경우, 풀업 캘리브래이션 저항 회로(301), 제1풀업 비교기(309), 풀업 홀드로직 회로(319) 및 풀업 카운터(313)에 의해 제1차 캘리브래이션이 수행되어 최하위 비트(PCODE<0>)를 제외한 N비트의 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)가 생성되며, 제2풀업 비교기(323)에 의해 제2차 캘리브래이션이 수행되어 최하위 비트인 제2차 풀업 캘리브래이션 코드(PCODE<0>)가 생성된다.
풀업 캘리브래이션 저항 회로(301)는 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)에 의해 온/오프되는 다수의 풀업 저항을 포함한다. 풀업 캘리브래이션 저항 회로(301)는 ZQ 노드에 연결된 외부저항(317)과 캘리브래이션 되면서 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)를 생성한다.
한편, 제1차 캘리브래이션 과정은, 풀업 캘리브래이션 저항(301)의 최대값을 초기값으로 하여 수행된다. 도3은 풀업 저항으로서 피모스 트랜지스터가 채용되는 실시예를 도시하고 있는데, 도3에 도시된 실시예에 따르면, 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)가 모두 1이어서 풀업 저항이 모두 오프됨으로써 풀업 캘리브래이션 저항(301)이 최대 저항값을 가진 상태에서 제1차 캘리브래이션 과정이 수행된다.
제1풀업 비교기(309)는 ZQ 핀에 연결되는 외부저항(317)과 풀업 캘리브래이션 저항 회로(301)가 접속되는 ZQ 노드의 전압과 기준전압 발생기(107)에 의해 생성되며 일반적으로 VDDQ/2로 설정되는 제1기준전압(VREF)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업 카운터(313)는 제1풀업 비교기(309)로부터 출력되는 업/다운 신호에 기 초하여 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)를 생성한다. 생성된 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)는 풀업 캘리브래이션 저항 회로(301)의 병렬 저항을 온/오프하여 저항값을 조절한다. 풀업 캘리브래이션 저항 회로(301)의 조절된 저항값은 다시 ZQ 노드의 전압을 변동시킨다.
풀업 홀드로직 회로(319)는 ZQ 노드의 전압(VZQ)이 하기 [수학식2]로 표현되는 타깃 레인지에 속하는지 여부를 판단하여 당해 ZQ 노드의 전압(VZQ)이 상기 타깃 레인지에 속하는 경우에 풀업 홀드로직 회로(319)는 예를 들어 하이 인에이블되는 홀드신호(P_HOLD)를 발생시켜 풀업 카운터(313)의 동작을 디스에이블 시킴으로써 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)를 고정시킨다. 이로써 제1차 풀업 캘리브래이션 과정이 완성된다.
Figure 112008063149814-pat00002
단, 캘리브래이션 스텝은 α이다. 여기서, 캘리브래이션 스텝은 예를 들어 상기 캘리브래이션 과정에서 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)의 1비트 변화에 따라 변화하는 풀업 캘리브래이션 저항 회로(301)의 저항값에 대응하는 변화량을 의미한다.
여기서, 상기 [수학식 1]과 [수학식2]를 비교하면, 타깃 레인지의 크기 및 위치가 상이하다.
타깃 레인지의 크기는 캘리브래이션 스텝과 관련된다. 예를 들어 풀업 캘리브래이션 코드(PCODE<N:0>)와 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)간에는 1비트, 즉 최하위 비트(PCODE<0>)인 제2차 풀업 캘리브래이션 코드의 차이가 있다. 한편 캘리브래이션 코드는 풀업 캘리브래이션 저항 회로를 구성하는 풀업 저항의 개수와 관련된다. 따라서 상기 1비트의 차이는 풀업 저항의 차이를 의미한다. 풀업 저항의 차이에 따라, 캘리브래이션 과정에서 캘리브래이션 코드의 1비트 변화에 대응하는 캘리브래이션 저항 회로의 저항값 변화량 즉 캘리브래이션 스텝이 다르다. 풀업 캘리브래이션 코드(PCODE<N:0>)에 대응하는 캘리브래이션 스텝은 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)에 대응하는 캘리브래이션 스텝의 0.5배이다. 아래의 [표1] 및 [표2]는 각각 4비트 및 3비트의 캘리브래이션 코드의 변화에 따른 캘리브래이션 저항 회로의 저항값 변화를 나타낸다. 표에서 RSUM1은 기본저항이다. [표1]의 4비트 캘리브래이션 과정에서 캘리브래이션 스텝 즉 캘리브래이션 변화에 따른 저항값의 변화량은 2 오옴 내지 2.7 오옴이다. 한편, [표2]의 3비트 캘리브래이션 과정에서 캘리브래이션 스텝 즉 캘리브래이션 변화에 따른 저항값의 변화량은 4.4 오옴 내지 5.7 오옴이다. 즉, 4비트 캘리브래이션 코드에 대응하는 캘리브래이션 스텝은 3비트 풀업 캘리브래이션 코드에 대응하는 캘리브래이션 스텝의 0.5배라는 점이 확인된다. 여기서, 4비트 캘리브래이션 과정을 나타내는 [표1]에서 캘리브래이션 스텝 즉 캘리브래이션 변화에 따른 저항값의 변화량인 2 오옴 내지 2.7 오 옴에 대응하는 전압 변화량 중에서 선택되는 어느 하나의 변화량이 0.5α에 해당하며, 3비트 캘리브래이션 과정을 나타내는 [표2]에서 캘리브래이션 스텝 즉 캘리브래이션 변화에 따른 저항값의 변화량인 4.4 오옴 내지 5.7 오옴에 대응하는 전압 변화량 중에서 선택되는 어느 하나의 변화량이 α에 해당한다.
Figure 112008063149814-pat00003
Figure 112008063149814-pat00004
결국, 0.5α의 캘리브래이션 스텝에 대응하는 풀업 캘리브래이션 코드(PCODE<N:0>)와 관련하여 [수학식1]로서 표현되는 타깃 레인지는, 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)로의 변경에 따라 캘리브래이션 스텝이 2배로 증가됨에 따라, [수학식2]로 표현되는 바와 같이 2배로 확장된다.
다음으로, [수학식2]로 표현되는 바와 같이 [제1기준전압(VREF-2α]을 중심으로 제1기준전압(VREF)으로부터 [제1기준전압(VREF-4α]까지로 설정된 타깃 레인지의 위치와 관련하여 설명된다. 참고로 [수학식1]로 표현되는 타깃 레인지의 위치는 제1기준전압(VREF)을 중심으로 [제1기준전압(VREF)+α]으로부터 [제1기준전압(VREF)-α]까지 이다. 상기된 바와 같이, 본 발명의 일실시예에 따라, 풀업 캘리브래이션 저항(301)의 최대값을 초기값으로 하여 제1차 풀업 캘리브래이션 과정이 수행된다. 따라서 제1차 풀업 캘리브래이션이 수행되는 동안 ZQ 노드의 전압(VZQ)은 최소값부터 시작하여 타깃 레인지를 향해 점차 상승하게 된다. 상기된 바와 같이, 본 발명의 일실시예에 따르면 캘리브래이션 스텝이 α이고 타깃 레인지의 크기가 4α라는 점이 고려되면, 타깃 레인지의 중심이 제1기준전압(VREF)일 필요가 없다. 오히려, 제1기준전압(VREF)보다 낮은 전압이 타깃 레인지의 중심이 되면 최소값부터 시작하여 점차 상승하게 되는 ZQ 노드의 전압(VZQ)이 타깃 레인지에 보다 빨리 도달하게 되어 제1차 풀업 캘리브래이션이 신속하게 이루어진다. 이러한 취지로, 본 발명의 일실시예에 따르면 타깃 레인지의 위치는 [수학식2]로 표현되는 바와 같이 [제1기준전압(VREF-2α]을 중심으로 제1기준전압(VREF)으로부터 [제1기준전압(VREF)-4α]까지로 설정된다.
한편, 캘리브래이션 스텝이 α이고 타깃 레인지의 크기가 4α라는 점이 고려되면, 제1차 풀업 캘리브래이션 과정이 완성되면, ZQ 노드의 전압(VZQ)은 [제1기준전압(VREF)-4α]로부터 [제1기준전압(VREF)-3α]까지의 범위에 속하게 된다.
다시 도3으로 돌아와, 제1차 풀업 캘리브래이션 과정이 완성되면, 풀업 홀드로직 회로(319)로부터 출력되는 홀드신호(P_HOLD)에 의해 인에이블되는 제2풀업 비교기(323)에 의해 제2차 캘리브래이션 과정이 시작된다.
제2차 캘리브래이션 과정에서, 제2풀업 비교기(323)는 당시의 ZQ 노드의 전압(VZQ)과 기준전압 발생기(307)에 의해 생성되는 제2기준전압인 [제1기준전압(VREF)-3.5α]을 비교하여 제2차 풀업 캘리브래이션 코드(PCODE<0>)를 생성한다. 상기된 바와 같이, 제1차 풀업 캘리브래이션 과정이 완성되면, ZQ 노드의 전압(VZQ)은 [제1기준전압(VREF)-4α]로부터 [제1기준전압(VREF)-3α]까지의 범위에 속하게 된다. 제2풀업 비교기(323)는 현재 ZQ 노드의 전압(VZQ)이 속한 상기 범위의 중심값과 ZQ 노드의 전압(VZQ)을 비교하여 제2차 풀업 캘리브래이션 코드(PCODE<0>)를 생성한다. 생성된 제2차 풀업 캘리브래이션 코드(PCODE<0>)의 값에 따라 추후 터미네이션 과정에서 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb)이 선택된다.
더미 캘리브래이션 저항 회로(303)는 풀업 캘리브래이션 저항 회로(301)와 동일한 구성이다.
풀다운 캘리브래이션 저항 회로(305)는 풀다운 캘리브래이션 코드(NCODE<N:1>)에 의해 온/오프되는 다수의 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(303)와 풀다운 캘리브래이션 저항 회로(305)는 풀업 캘리브래이션 저항 회로(301)에 의해 생성된 PCODE<N:1>에 기초하여 NCODE<N:1>를 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 PCODE<N:1>는 더미 캘리브래이션 저항 회로(303)로 입력되어 더미 캘리브래이션 저항 회로(303)의 전체 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(303)는 풀업 캘리브래이션 저항 회로(301)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 풀다운 캘리브래이션 노드(a)의 전압(Va)이 제1기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(305)의 전체 저항값이 더미 캘리브래이션 저항 회로(303)의 전체 저항값과 일치하도록 캘리브래이션 된다. 본 발명의 일실시예에 따라, 풀다운 캘리브래이션 저항(305)의 최대값을 초기값으로 하여 제1차 풀다운 캘리브래이션 과정이 수행된다. 따라서 제1차 풀다운 캘리브래이션이 수행되는 동안 풀다운 캘리브래이션 노드(a)의 전압(Va)은 최대값부터 시작하여 타깃 레인지를 향해 점차 하강하게 된다. 풀다운 홀드로직 회로(321)는 풀다운 캘리브래이션 노드(a)의 전압(Va)이 하기 [수학식3]으로 표현되는 타깃 레인지에 속하는지 여부를 판단하여 당해 풀다운 캘리브래이션 노드(a)의 전압(Va)이 상기 타깃 레인지에 속하는 경우에 풀다운 홀드로직 회로(321)는 예를 들어 하이 인에이블되는 홀드신호(N_HOLD)를 발생시켜 풀다운 카운터(315)의 동작을 디스에이블 시킴으로써 제1차 풀다운 캘리브래이션 코드(NCODE<N:1>)를 고정시킨다. 이로써 제1차 풀다운 캘리브래이션 과정이 완성된다.
Figure 112008063149814-pat00005
그리고, 제1차 풀다운 캘리브래이션 과정이 완성되면, 풀다운 홀드로직 회로(321)로부터 출력되는 홀드신호(N_HOLD)에 의해 인에이블되는 제2풀다운 비교기(325)에 의해 제2차 캘리브래이션 과정이 시작된다.
제2차 캘리브래이션 과정에서, 제2풀다운 비교기(325)는 당시의 풀다운 캘리브래이션 노드(a)의 전압(Va)과 기준전압 발생기(307)에 의해 생성되는 제2기준전압인 [제1기준전압(VREF)+3.5α]을 비교하여 제2차 풀다운 캘리브래이션 코드(NCODE<0>)를 생성한다. 상기된 바와 같이, 제1차 풀다운 캘리브래이션 과정이 완성되면, 풀다운 캘리브래이션 노드(a)의 전압(Va)은 [제1기준전압(VREF)+4α]로부터 [제1기준전압(VREF)+3α]까지의 범위에 속하게 된다. 제2풀다운 비교기(325)는 현재 풀다운 캘리브래이션 노드(a)의 전압(Va)이 속한 상기 범위의 중심값과 풀다운 캘리브래이션 노드(a)의 전압(Va)을 비교하여 제2차 풀다운 캘리브래이션 코드(NCODE<0>)를 생성한다. 생성된 제2차 풀다운 캘리브래이션 코드(NCODE<0>)의 값에 따라 추후 터미네이션 과정에서 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb)이 선택된다.
상기 제1, 2차 풀업 및 풀다운 캘리브래이션 과정에 의해 생성된 제1차 풀업 캘리브래이션 코드(PCODE<N:1>), 제2차 풀업 캘리브래이션 코드(PCODE<0>), 제1차 풀다운 캘리브래이션 코드(NCODE<N:1>) 및 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 집적회로의 DQ 패드의 풀업 및 풀다운 터미네이션 저항값이 결정된다.
여기서, 예를 들어 종래기술에 따른 집적회로의 경우, DQ 패드의 풀업 및 풀다운 저항은 도1의 풀업 및 풀다운 캘리브래이션 저항 회로(301, 305)와 동일한 레이아웃이다. 그러나, 예를 들어 본 발명에 따른 집적회로의 경우, 제2차 풀업 캘리브래이션 코드(PCODE<0>)에 대응하는 터미네이션 저항 및 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 대응하는 터미네이션 저항은 제2차 풀업/풀다은 캘리브래이션 코드(PCODE<0>, NCODE<0>)의 값에 따라 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb) 중 어느 하나이다.
도4는 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다. 도4는 특히 풀업 터미네이션 저항 회로(401) 및 풀다운 터미네이션 저항 회로(405)만 도시한다.
도면에 도시된 바와 같이, 예를 들어 집적회로의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀 업 터미네이션 저항 회로(401)와 풀다운 터미네이션 저항 회로(405), 상기 풀업 터미네이션 저항 회로(401)와 풀다운 터미네이션 저항 회로(405)의 입력단에 각각 구비된 프리 드라이버(미도시)를 포함한다.
프리 드라이버가 출력하는 신호 즉 제1차 풀업 캘리브래이션 코드(PCODE<N:1>) 및 제2차 풀업 캘리브래이션 코드(PCODE<0>)에 의해 풀업 터미네이션 저항 회로(401)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버가 출력하는 신호 즉 제1차 풀다운 캘리브래이션 코드(NCODE<N:1>) 및 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 의해 풀다운 터미네이션 저항 회로(405)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
여기서, 제1차 풀업/풀다운 캘리브래이션 코드(PCODE<N:1>, NCODE<N:1>)에 의해 풀업 터미네이션 저항 회로(401) 및 풀다운 터미네이션 저항 회로(405)가 온/오프 제어되는 과정은 도2에 도시된 종래기술과 유사하다. 그러나, 풀업 터미네이션 저항 회로(401)는 제2차 풀업 캘리브래이션 코드(PCODE<0>)에 의해 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb) 중 어느 하나가 선택적으로 턴온되는 선택적 풀업 저항(409)을 포함한다. 유사하게, 풀다운 터미네이션 저항 회로(405)는 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 의해 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb) 중 어느 하나가 선택적으로 턴온되는 선택적 풀다운 저항(411)을 포함한 다.
이하에서는 예시적으로 도4의 풀업 터미네이션 저항 회로의 동작이 종래기술과 비교된다.
도5는 종래기술의 풀업 캘리브래이션에 따른 풀업 터미네이션 저항 회로의 동작을 나타내는 DQ 노드의 전압(VDQ) 그래프이고, 도6은 본 발명의 풀업 캘리브래이션에 따른 풀업 터미네이션 저항 회로의 동작을 나타내는 DQ 노드의 전압(VDQ) 그래프이다. 도5 및 도6은 예시적으로 3비트의 제1차 풀업 캘리브래이션 코드(PCODE<N:1>)과 제2차 풀업 캘리브래이션 코드(PCODE<0>), 및 4비트의 풀업 캘리브래이션 코드(PCODE<N:0>)에 따른 터미네이션 과정을 도시한다.
도5에 도시된 바와 같이 종래기술의 풀업 캘리브래이션 과정은 0.5α의 캘리브래이션 스텝으로 ZQ 노드의 전압(VZQ)이 변화하다가 상기 [수학식1]로 표현되는 타깃 레인지에 속하게 되면 캘리브래이션 과정이 종료되고 이 당시에 생성되는 4비트의 풀업 캘리브래이션 코드(PCODE<N:0>)에 따라 터미네이션 저항값이 결정되기 때문에, 상기 결정된 터미네이션 저항값에 따른 DQ 노드의 전압(VDQ)의 최대 오차는 VREF를 기준으로 α가 된다.
반면, 도6에 도시된 바와 같이 본 발명의 일실시예에 따른 풀업 캘리브래이션 과정은 α의 캘리브래이션 스텝으로 ZQ 노드의 전압(VZQ)이 변화하다가 상기 [수 학식2]로 표현되는 타깃 레인지에 속하게 되면 제1차 풀업 캘리브래이션 과정이 종료된다. 상기된 바와 같이, 제1차 풀업 캘리브래이션 과정이 완성되면, ZQ 노드의 전압(VZQ)은 [제1기준전압(VREF)-4α]로부터 [제1기준전압(VREF)-3α]까지의 범위에 속하게 된다. 다음으로, 제2차 캘리브래이션 과정이 수행된다. 제2풀업 비교기(323)는 현재 ZQ 노드의 전압(VZQ)이 속한 상기 범위의 중심값 즉 [제1기준전압(VREF)-3.5α]과 ZQ 노드의 전압(VZQ)을 비교하여 제2차 풀업 캘리브래이션 코드(PCODE<0>)를 생성한다. 생성된 제2차 풀업 캘리브래이션 코드(PCODE<0>)의 값에 따라 터미네이션 과정에서 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb)이 선택된다.
따라서, 제1차 캘리브래이션 과정이 종료되었을 당시의 ZQ 노드의 전압(VZQ)이 [제1기준전압(VREF)-3.5α]보다 높은 경우에는 3.5α의 캘리브래이션 스텝에 대응하는 터미네이션 저항(Ra)을 선택하는 제2차 풀업 캘리브래이션 코드(PCODE<0>)가 생성되고 따라서 상기 결정된 제1차 풀업 캘리브래이션 코드(PCODE<N:1>) 및 제2차 풀업 캘리브래이션 코드(PCODE<0>)에 따라 선택된 터미네이션 저항값에 의한 DQ 노드의 전압(VDQ)은 최대 [제1기준전압(VREF)+0.5α]이기 때문에, DQ 노드의 전압(VDQ)의 최대 오차는 VREF를 기준으로 0.5α가 된다.
한편, 제1차 캘리브래이션 과정이 종료되었을 당시의 ZQ 노드의 전압(VZQ)이 [제1기준전압(VREF)-3.5α]보다 낮은 경우에는 4α의 캘리브래이션 스텝에 대응하는 터미네이션 저항(Rb)을 선택하는 제2차 풀업 캘리브래이션 코드(PCODE<0>)가 생성되고 따라서 상기 결정된 제1차 풀업 캘리브래이션 코드(PCODE<N:1>) 및 제2차 풀업 캘리브래이션 코드(PCODE<0>)에 따라 선택된 터미네이션 저항값에 의한 DQ 노드의 전압(VDQ)도 최대 [제1기준전압(VREF)+0.5α]이기 때문에, DQ 노드의 전압(VDQ)의 최대 오차는 VREF를 기준으로 0.5α가 된다.
유사하게, 본 발명의 일실시예에 따른 풀다운 캘리브래이션 과정은 α의 캘리브래이션 스텝으로 풀다운 캘리브래이션 노드(a)의 전압(Va)이 변화하다가 상기 [수학식3]으로 표현되는 타깃 레인지에 속하게 되면 제1차 풀다운 캘리브래이션 과정이 종료된다. 제1차 풀다운 캘리브래이션 과정이 완성되면, 풀다운 캘리브래이션 노드(a)의 전압(Va)은 [제1기준전압(VREF)+4α]로부터 [제1기준전압(VREF)+3α]까지의 범위에 속하게 된다. 다음으로, 제2차 캘리브래이션 과정이 수행된다. 제2풀다운 비교기(325)는 현재 풀다운 캘리브래이션 노드(a)의 전압(Va)이 속한 상기 범위의 중심값 즉 [제1기준전압(VREF)+3.5α]과 풀다운 캘리브래이션 노드(a)의 전압(Va)을 비교하여 제2차 풀다운 캘리브래이션 코드(NCODE<0>)를 생성한다. 생성된 제2차 풀다운 캘리브래이션 코드(NCODE<0>)의 값에 따라 터미네이션 과정에서 3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Ra) 및 4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 저항(Rb)이 선택된다.
따라서, 제1차 캘리브래이션 과정이 종료되었을 당시의 풀다운 캘리브래이션 노드(a)의 전압(Va)이 [제1기준전압(VREF)+3.5α]보다 높은 경우에는 4α의 캘리브래이션 스텝에 대응하는 터미네이션 저항(Rb)을 선택하는 제2차 풀다운 캘리브래이션 코드(NCODE<0>)가 생성되고 따라서 상기 결정된 제1차 풀다운 캘리브래이션 코드(NCODE<N:1>) 및 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 따라 선택된 터미네이션 저항값에 의한 DQ 노드의 전압(VDQ)은 최대 [제1기준전압(VREF)-0.5α]이기 때문에, DQ 노드의 전압(VDQ)의 최대 오차는 VREF를 기준으로 0.5α가 된다.
한편, 제1차 캘리브래이션 과정이 종료되었을 당시의 ZQ 노드의 전압(VZQ)이 [제1기준전압(VREF)-3.5α]보다 낮은 경우에는 3.5α의 캘리브래이션 스텝에 대응하는 터미네이션 저항(Ra)을 선택하는 제2차 풀다운 캘리브래이션 코드(NCODE<0>)가 생성되고 따라서 상기 결정된 제1차 풀다운 캘리브래이션 코드(NCODE<N:1>) 및 제2차 풀다운 캘리브래이션 코드(NCODE<0>)에 따라 선택된 터미네이션 저항값에 의한 DQ 노드의 전압(VDQ)도 최대 [제1기준전압(VREF)-0.5α]이기 때문에, DQ 노드의 전압(VDQ)의 최대 오차는 VREF를 기준으로 0.5α가 된다.
결국, 예를 들어 풀업 캘리브래이션의 경우 DQ 노드의 전압(VDQ)의 최대 오차는, 종래기술에 따르면 α인 반면, 본 발명의 일실시예에 따르면 0.5α이며, 유사하게, 풀다운 캘리브래이션의 경우 DQ 노드의 전압(VDQ)의 최대 오차는, 종래기술에 따르면 -α인 반면, 본 발명의 일실시예에 따르면 -0.5α이다. 따라서 본 발명에 따르면 종래기술에 비하여 양자화 에러를 절반으로 감소시킬 수 있다.
이상에서 설명된 본 발명은 일실시예로서 캘리브래이션 회로 및 터미네이션 저항 회로를 중심으로 설명되었으나, 본 발명의 일실시예에 따른 캘리브래이션 회로 및 터미네이션 저항 회로는, 다른 일실시예로서 온 다이 터미네이션 장치 및 집적회로에서 구현될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1은 온 다이 터미네이션 장치 또는 집적회로에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도,
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도3은 본 발명의 일실시예에 따른 ZQ 캘리브래이션 회로를 나타내는 구성도,
도4는 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도5는 종래기술의 풀업 캘리브래이션에 따른 풀업 터미네이션 저항 회로의 동작을 나타내는 DQ 노드의 전압(VDQ) 그래프,
도6은 본 발명의 풀업 캘리브래이션에 따른 풀업 터미네이션 저항 회로의 동작을 나타내는 DQ 노드의 전압(VDQ) 그래프이다.

Claims (24)

  1. 캘리브래이션 노드에서 상호 병렬 연결되며 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항을 포함하는 캘리브래이션 저항수단;
    상기 캘리브래이션 노드의 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하는 제1차 캘리브래이션생성수단; 및
    상기 제1차 캘리브래이션 코드의 갱신이 완료된 이후에 인에이블되며 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 제2차 캘리브래이션코드생성수단
    을 포함하되,
    전체 캘리브래이션 코드는 상기 제1차 캘리브래이션 코드와 제2차 캘리브래이션 코드로 구성되는
    캘리브래이션 회로.
  2. 제1항에 있어서,
    상기 제2차 캘리브래이션 코드는
    상기 전체 캘리브래이션 코드의 최하위 코드인
    캘리브래이션 회로.
  3. 제2항에 있어서,
    상기 제1차 캘리브래이션생성수단은
    상기 캘리브래이션 노드의 전압이 소정의 타깃 레인지에 속하는지 여부에 따라 상기 제1차 캘리브래이션생성수단의 인에이블을 제어하는 홀드로직부
    를 포함하는 캘리브래이션 회로.
  4. 제3항에 있어서,
    상기 캘리브래이션 저항수단은
    최대 저항값을 초기값으로 하는
    캘리브래이션 회로.
  5. 제4항에 있어서,
    상기 소정의 타깃 레인지는
    하기 [수학식1]로 표현되는
    캘리브래이션 회로.
    [수학식 1]
    Figure 112009071781142-pat00016
    단, VZQ는 상기 캘리브래이션 노드 전압, VREF는 상기 제1기준전압, α는 캘리브래이션 스텝임.
  6. 제5항에 있어서,
    상기 제2기준전압은
    [VREF-3.5α]인
    캘리브래이션 회로.
  7. 제4항에 있어서,
    상기 소정의 타깃 레인지는
    하기 [수학식2]로 표현되는
    캘리브래이션 회로.
    [수학식 2]
    Figure 112008063149814-pat00007
    단, Va는 상기 캘리브래이션 노드 전압, VREF는 상기 제1기준전압, α는 캘리브래이션 스텝임.
  8. 제7항에 있어서,
    상기 제2기준전압은
    [VREF+3.5α]인
    캘리브래이션 회로.
  9. 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 캘리브래이션 노드 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하며, 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 캘리브래이션 회로; 및
    상기 제1차 캘리브래이션 코드에 응답하여 제1터미네이션 저항의 온오프를 제어하며, 상기 제2차 캘리브래이션 코드에 응답하여 서로 다른 저항값을 갖는 다수의 제2터미네이션 저항 중 어느 하나를 선택함으로써 전체 터미네이션 저항값을 조절하는 터미네이션 저항회로
    를 포함하되,
    전체 캘리브래이션 코드는 상기 제1차 캘리브래이션 코드와 제2차 캘리브래이션 코드로 구성되는
    집적 회로.
  10. 제9항에 있어서,
    상기 다수의 제2터미네이션 저항은
    3.5α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 제1저항;
    4α의 캘리브래이션 스텝에 대응하는 저항값을 갖는 제2저항
    을 포함하는 집적 회로.
  11. 제10항에 있어서,
    상기 캘리브래이션 회로는
    캘리브래이션 노드에서 상호 병렬 연결되며 제1차 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항을 포함하는 캘리브래이션 저항수단;
    상기 캘리브래이션 노드의 전압과 제1기준전압을 비교하여 상기 제1차 캘리브래이션 코드를 갱신하는 제1차 캘리브래이션생성수단; 및
    상기 제1차 캘리브래이션 코드의 갱신이 완료된 이후에 인에이블되며 상기 캘리브래이션 노드의 전압과 제2기준전압을 비교하여 제2차 캘리브래이션 코드를 생성하는 제2차 캘리브래이션코드생성수단
    을 포함하는 집적 회로.
  12. 제11항에 있어서,
    상기 제2차 캘리브래이션 코드는
    상기 전체 캘리브래이션 코드의 최하위 코드인
    집적 회로.
  13. 제12항에 있어서,
    상기 제1차 캘리브래이션생성수단은
    상기 캘리브래이션 노드의 전압이 소정의 타깃 레인지에 속하는지 여부에 따라 상기 제1차 캘리브래이션생성수단의 인에이블을 제어하는 홀드로직부
    를 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 캘리브래이션 저항수단은
    최대 저항값을 초기값으로 하는
    집적 회로.
  15. 제14항에 있어서,
    상기 소정의 타깃 레인지는
    하기 [수학식1]로 표현되는
    집적 회로.
    [수학식 1]
    Figure 112008063149814-pat00008
    단, VZQ는 상기 캘리브래이션 노드 전압, VREF는 상기 제1기준전압, α는 캘리브래이션 스텝임.
  16. 제15항에 있어서,
    상기 제2기준전압은
    [VREF-3.5α]인
    집적 회로.
  17. 제16항에 있어서,
    상기 터미네이션 저항회로는
    상기 캘리브래이션 노드의 전압이 상기 제2기준전압보다 높은 경우에는 상기 제1저항을 선택하는
    집적 회로.
  18. 제16항에 있어서,
    상기 터미네이션 저항회로는
    상기 캘리브래이션 노드의 전압이 상기 제2기준전압보다 낮은 경우에는 상기 제2저항을 선택하는
    집적 회로.
  19. 제14항에 있어서,
    상기 소정의 타깃 레인지는
    하기 [수학식2]로 표현되는
    집적 회로.
    [수학식 2]
    Figure 112008063149814-pat00009
    단, Va는 상기 캘리브래이션 노드 전압, VREF는 상기 제1기준전압, α는 캘리브래이션 스텝임.
  20. 제19항에 있어서,
    상기 제2기준전압은
    [VREF+3.5α]인
    집적 회로.
  21. 제20항에 있어서,
    상기 터미네이션 저항회로는
    상기 캘리브래이션 노드의 전압이 상기 제2기준전압보다 높은 경우에는 상기 제2저항을 선택하는
    집적 회로.
  22. 제20항에 있어서,
    상기 터미네이션 저항회로는
    상기 캘리브래이션 노드의 전압이 상기 제2기준전압보다 낮은 경우에는 상기 제1저항을 선택하는
    집적 회로.
  23. 제9항에 있어서,
    상기 집적 회로는
    온 다이 터미네이션 장치인
    집적 회로.
  24. 제9항에 있어서,
    상기 집적 회로는
    반도체 메모리 장치인
    집적 회로.
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