KR101110795B1

KR101110795B1 - 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치

Info

Publication number: KR101110795B1
Application number: KR1020100100673A
Authority: KR
Inventors: 이광수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-10-15
Filing date: 2010-10-15
Publication date: 2012-02-27
Also published as: US20120092039A1; US8319519B2

Abstract

임피던스 코드 생성회로는, 임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 임피던스부; 상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 임피던스 코드를 생성하는 코드생성부; 및 상기 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부를 포함한다.

Description

임피던스 코드 생성회로 및 이를 포함하는 반도체 장치{INPEDANCE CODE GENERATION CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}

본 발명은 임피던스 매칭을 위한 임피던스 코드를 생성하는 임피던스 코드 생성회로에 관한 것이다.

CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체되어 진다. 대부분의 경우에, 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체장치들간에 인터페이스되는 신호의 스윙(swing)폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedancd mismatching, '부정합'이라고도 함)에 따른 신호의 반사도 심각해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션이 행해지고, 수신측에서는 상기 입력패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature) 조건이 변하더라도 임피던스 값을 항상 목표값으로 유지시켜 주기 위한 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션 동작의 기준이 되는 기준저항(보통 칩 외부에 연결되므로 외부저항이라고도 함)이 연결되는 패드를 ZQ패드라 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.

이하, 임피던스 코드를 생성하는 임피던스 코드 생성회로(캘리브래이션 회로 라고도 함)에 대해 알아보기로 한다.

도 1은 종래의 임피던스 코드 생성회로의 구성도이다.

도 1에 도시된 바와 같이, 임피던스 코드 생성회로는, 기준전압 생성부(101), 비교기(102, 103), 정지신호 발생부(104), 카운터(105), 임피던스부(106)를 포함한다.

기준전압 생성부(101)는 2개의 기준전압(VREF1, VREF2)을 생성하는데, 2개의 기준전압(VREF1, VREF2)은 캘리브래이션 노드(ZQ)가 최종적으로 가져야 하는 목표전압값(target voltage)을 기준으로 목표전압값+α, 목표전압값-α의 값을 갖는다. 일반적으로 목표전압값은 VDD/2이므로, 기준전압(VREF1)은 VDD/2+α의 값을 가지며 기준전압(VREF2)은 VDD/2-α의 값을 가진다. 여기서 α의 값은 캘리브래이션 동작의 마진(margin)을 결정하게 된다.

캘리브래이션 노드(ZQ)에는 임피던스부(106)와 기준저항(107)이 연결된다. 기준저항(107)은 캘리브래이션 동작의 기준이 되는 저항으로 일반적으로 240Ω의 저항값을 가진다. 캘리브래이션 노드(ZQ)의 전압은 임피던스부(106)의 전체 임피던스값(저항값)이 클수록 낮아지고 임피던스부(106)의 전체 임피던스 값이 작을수록 높아진다. 예를 들어, 임피던스부(106)의 전체 임피던스 값이 기준저항(107)보다 크면 캘리브래이션 노드(ZQ)는 VDD/2보다 작은 전압값을 가지며, 임피던스부(106)의 전체 임피던스 값이 기준저항(107)보다 작으면 캘리브래이션 노드(ZQ)는 VDD/2보다 큰 전압값을 갖는다.

비교기(102)는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF1)을 비교하여 그 결과 비교신호(UP/DN1)를 생성하고, 비교기(103)는 캘리브래이션 노드(ZQ)의 전압과 기준전압(VREF2)을 비교하여 그 결과 비교신호(UP/DN2)를 생성한다.

정지신호 발생부(104)는 비교신호(UP/DN1)와 비교신호(UP/DN2)가 동일한 값을 가지면 정지신호(HOLD)를 비활성화하고, 비교신호(UP/DN1)와 비교신호(UP/DN)가 서로 다른 값을 가지는 경우에만 정지신호(HOLD)를 활성화한다.

카운터(105)는 비교신호(UP/DN1)에 응답하여 이진코드인 임피던스 코드(CODE<0:4>)를 카운팅한다. 임피던스 코드(CODE<0:4>)의 생성은 비교신호(UP/DN1)의 논리값에 따라 임피던스 코드(CODE<0:4>)의 값을 늘리거나/줄이는 방식으로 이루어진다. 이러한 카운터(105)의 동작은 정지신호(HOLD)가 비활성화된 상태에서 이루어지며, 정지신호(HOLD)가 활성화되면 카운터(105)는 그 동작을 중지한다. 여기서 동작을 중지한다는 의미는 더 이상 임피던스 코드(CODE<0:4>)의 값을 변경시키지 않는다는 것을 의미한다.

카운터(105)에서 생성된 임피던스 코드(CODE<0:4>)는 임피던스부(106) 내부의 병렬 저항들을 온/오프하여 임피던스부(106)의 전체 임피던스값을 결정하게 된다.

전체적인 동작을 살펴보면, 임피던스 코드(CODE<0:4>)의 변경은 임피던스부(106)의 임피던스값 변경을 유발한다. 또한, 변경된 임피던스부(106)의 임피던스값은 캘리브래이션 노드(ZQ)의 전압을 변경시킨다. 마찬가지로, 변경된 캘리브래이션 노드(ZQ)의 전압값은 다시 임피던스 코드(CODE<0:4>)를 변경시킨다. 이러한 동작은 정지신호(HOLD)가 활성화될 때까지 반복적으로 수행되는데, 정지신호(HOLD)가 활성화되었다 함은 캘리브래이션 노드(ZQ)의 전압이 기준전압(VREF2)보다는 높아지고 기준전압(VREF1)보다는 낮아졌다는 것을 의미한다. 즉, 상술한 반복적인 동작에 의해 임피던스부(106)의 전체 임피던스 값은 기준저항(107)과 거의 동일해진다.

임피던스 코드 생성회로에서 생성된 임피던스 코드(CODE<0:4>)는 임피던스부(106)와 비슷하게 구성되는 터미네이션부(도면에 미도시)의 임피던스 값을 조정하며, 그 결과 PVT조건 등이 변경되더라도 터미네이션부가 정확한 임피던스 값을 가지고 인터페이스 노드(신호, 데이터가 입/출력되는 노드)를 터미네이션할 수 있도록 한다.

도 2는 임피던스 코드(CODE<0:4>)의 변화와 이에 따른 임피던스부(106)의 임피던스 값 변화를 나타낸 그래프이다.

도 2의 그래프에서 X축을 기준으로 우측으로 갈수록 임피던스 코드(CODE<0:4>)의 값이 작은 것{(1,1,1,1,1)에 가까운 것}을 나타내고, 좌측으로 갈수록 임피던스 코드(CODE<0:4>)의 값이 큰 것{(0,0,0,0,0)에 가까운 것}을 나타낸다.

도 2의 그래프에서 확인할 수 있는 것처럼, 임피던스 코드(CODE<0:4>)의 변화와 이에 따른 임피던스부(106)의 임피던스 값의 변화는 선형적이지 않고, 비선형적이다. 즉, 그래프의 좌측에서는 임피던스 코드(CODE<0:4>)가 1스텝(step) 변경될때 임피던스부(106)의 임피던스값이 크게 변화하지만, 그래프의 우측으로 갈수록 임피던스 코드(CODE<0:4>)가 1스텝 변경될때 임피던스부(106)의 임피던스값이 작게 변화하는 것을 확인할 수 있다.

도 3은 임피던스 코드 생성회로의 동작에 따라 캘리브래이션 노드(ZQ)의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2)의 사이로 수렴하는 과정을 나타낸 도면이다.

도 3을 참조하면, 임피던스 코드 생성회로의 동작이 진행될수록 캘리브래이션 노드(ZQ)의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2) 사이의 레벨로 근접해간다. 그런데, 임피던스 코드(CODE<0:4>)의 1스텝 변화당 임피던스부(106)의 임피던스값의 변화가 작은 구간에서는, 도 3의 '301'과 같이 제1기준전압(VREF1)과 제2기준전압(VREF2) 사이에 2스텝의 캘리브래이션 노드(ZQ)의 전압이 포함되는 경우가 발생한다. 이러한 경우에는 비교기(102, 103)에 인가되는 노이즈(noise) 성분 등에 따라 최종적인 임피던스 코드(CODE<0:4>) 값이 서로 달라지기도 하며, 임피던스 코드 생성회로의 정확한 임피던스 코드(CODE<0:4>) 생성에 방해가 된다.

도 3의 '301'과 같은 경우를 방지하기 위하여, 제1기준전압(VREF1)과 제2기준전압(VREF2)의 전압차이를 줄이는 것을 생각할 수 있다. 그러나, 이러한 경우에는 임피던스 코드(CODE<0:4>)의 1스텝 변화당 임피던스부(106)의 임피던스 값의 변화가 큰 구간에서는, 캘리브래이션 노드(ZQ)의 전압이 목표값에 수렴하는것 자체가 불가능하게 되는 문제가 발생할 수 있다.

본 발명은 임피던스 코드의 변화에 따른 임피던스부의 저항값 변화량이 선형적이지 못한 것에서 발생하는 문제점을 해결하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 임피던스 코드 생성회로는, 임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 임피던스부; 상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 임피던스 코드를 생성하는 코드생성부; 및 상기 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부를 포함할 수 있다.

또한, 본 발명의 다른 실시예에 따른 임피던스 코드 생성회로는, 제1임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 제1임피던스부; 상기 제1임피던스 코드에 의해 결정되는 임피던스 값으로 A노드를 제1레벨로 구동하는 더미 임피던스부; 제2임피던스 코드에 의해 결정되는 임피던스 값으로 상기 A노드를 제2레벨로 구동하는 제2임피던스부; 상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 제1임피던스 코드를 생성하는 제1코드 생성부; 상기 A노드의 전압이 상기 제1기준전압과 상기 제2기준전압 사이의 레벨을 갖도록 상기 제2임피던스 코드를 생성하는 제2코드 생성부; 및 상기 제1임피던스 코드 또는 상기 제2임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부를 포함할 수 있다.

또한, 본 발명의 일실시예에 따른 반도체 장치는, 임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 임피던스부; 상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 임피던스 코드를 생성하는 코드생성부; 상기 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부; 및 상기 임피던스 코드에 의해 결정되는 임피던스 값으로 인터페이스 노드를 터미네이션하는 터미네이션부를 포함할 수 있다.

또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 풀업 구동하는 풀업 임피던스부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 A노드를 풀업 구동하는 더미 임피던스부; 풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로 상기 A노드를 풀다운 구동하는 풀다운 임피던스부; 상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 풀업 임피던스 코드를 생성하는 풀업 코드 생성부; 상기 A노드의 전압이 상기 제1기준전압과 상기 제2기준전압 사이의 레벨을 갖도록 상기 풀다운 임피던스 코드를 생성하는 풀다운 코드 생성부; 상기 풀업 임피던스 코드 또는 상기 풀다운 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부; 상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및 상기 풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부를 포함할 수 있다.

본 발명에 따르면, 임피던스 코드 생성회로에서 사용되는 2개의 기준전압 간의 레벨 차이가, 임피던스 코드에 따라 조절된다. 따라서, 임피던스 코드의 변화에 따라 임피던스부의 임피던스값이 비선형적으로 변하는 단점을 상쇄해 줄 수 있다. 즉, 임피던스 코드가 큰 값을 가지는 경우와 작은 값을 가지는 모든 경우에 있어서, 항상 최적의(정확한) 임피던스 코드를 생성할 수 있도록 한다.

도 1은 종래의 임피던스 코드 생성회로의 구성도.
도 2는 임피던스 코드(CODE<0:4>)의 변화와 이에 따른 임피던스부(106)의 임피던스 값 변화를 나타낸 그래프.
도 3은 임피던스 코드 생성회로의 동작에 따라 캘리브래이션 노드(ZQ)의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2)의 사이로 수렴하는 과정을 나타낸 도면.
도 4는 본 발명에 따른 임피던스 코드 생성회로의 일실시예 구성도.
도 5는 도 4의 기준전압 생성부(430)의 일실시예 구성도.
도 6은 임피던스 코드 생성회로(도 4)와 임피던스 코드(CODE<0:4>)를 이용하여 터미네이션 동작을 수행하는 터미네이션부를 포함하는 반도체 장치의 구성도.
도 7은 본 발명에 따른 임피던스 코드 생성회로의 다른 실시예 구성도.
도 8은 임피던스 코드 생성회로(도 7)와 임피던스 코드(PCODE<0:4>, NCODE<0:4>)를 이용하여 터미네이션 동작을 수행하는 터미네이션부를 포함하는 반도체 장치의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 임피던스 코드 생성회로의 일실시예 구성도이다.

도 4에 도시된 바와 같이, 임피던스 코드 생성회로는, 임피던스 코드(CODE<0:4>)에 의해 결정되는 임피던스 값으로 캘리브래이션 노드(ZQ)를 제1레벨로 구동하는 임피던스부(420); 캘리브래이션 노드(ZQ)의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2) 사이의 레벨을 갖도록 임피던스 코드(CODE<0:4>)를 생성하는 코드생성부(410); 및 임피던스 코드(CODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성하는 기준전압 생성부(430)를 포함한다.

코드생성부(410)는 임피던스부(420)의 임피던스값이 캘리브래이션 노드(ZQ)에 연결된 기준저항(401)의 값과 비슷해질 수 있도록 임피던스 코드(CODE<0:4>)를 생성한다. 즉, 캘리브래이션 노드(ZQ)의 전압이 제2기준전압(VREF2)의 레벨보다는 높고 제2기준전압(VREF1)의 레벨보다는 낮아지도록 임피던스 코드(CODE<0:4>)를 생성한다.

코드생성부(410)는 제1기준전압(VREF1)과 캘리브래이션 노드(ZQ)의 전압을 비교해 제1비교신호(UP/DN1)를 생성하는 제1비교기(411); 제2기준전압(VREF2)과 캘리브래이션 노드(ZQ)의 전압을 비교해 제2비교신호(UP/DN2)를 생성하는 제2비교기(412); 제1비교신호(UP/DN1)와 제2비교신호(UP/DN2)가 동일한 논리레벨을 가지면 정지신호(HOLD)를 활성화하는 정지신호 발생부(413); 및 제1비교신호(UP/DN1) 또는 제2비교신호(UP/DN2)에 응답하여 임피던스 코드(CODE<0:4>)를 생성하고, 정지신호(HOLD) 활성화시에는 임피던스 코드(CODE<0:4>)의 값을 고정하는 카운터(414)를 포함하여 구성될 수 있다. 도면에서는 카운터(414)가 제1비교신호(UP/DN1)에 응답하여 임피던스 코드(CODE<0:4>)의 값을 늘리거나/줄이는 것이 예시되어 있지만, 카운터(414)가 제1비교신호(UP/DN1) 대신에 제2비교신호(UP/DN2)에 응답하여 동작하도록 구성하여도 동일한 결과를 도출하는 것이 가능하다.

임피던스부(420)는 임피던스 코드(CODE<0:4>)에 의해 결정되는 임피던스 값으로 캘리브래이션 노드(ZQ)를 풀업구동한다. 임피던스부(420)는 임피던스 코드(CODE<0:4>)의 코드값 각각에 응답하여 온/오프되는 트랜지스터들과 각각의 트랜지스터들에 직렬로 연결된 저항들을 포함하여 구성된다. 임피던스부(420)에 사용되는 트랜지스터들이 PMOS트랜지스터들이므로, 임피던스부(420)는 임피던스 코드(CODE<0:4>)의 값이 클수록 큰 임피던스 값을 가지게 된다.

기준전압 생성부(430)는 임피던스 코드(CODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성한다. 종래의 기준전압 생성부(101)는 고정된 레벨을 가지는 기준전압들을 생성했지만, 본 발명의 기준전압 생성부(430)는 임피던스 코드(CODE<0:4>)가 어느 범위에 있는지에 따라서 제1기준전압(VREF1)과 제2기준전압(VREF2)의 레벨을 변경시킨다. 상세하게, ①임피던스 코드(CODE<0:4>)의 1스텝 변화에 따라 임피던스부(420)의 임피던스 값이 크게 변하는 구간에서는 제1기준전압(VREF1)과 제2기준전압(VREF2)의 전압차를 크게하고, ②임피던스 코드(CODE<0:4>)의 1스텝 변화에 따라 임피던스부(420)의 임피던스 값이 작게 변하는 구간에서는 제1기준전압(VREF1)과 제2기준전압(VREF2)의 전압차를 작게 한다. 예를 들어, ①의 경우에는 VREF1=VDD/2+0.2, VREF=VDD/2-0.2로 생성하고, ②의 경우에는 VREF1=VDD/2+0.1, VREF=VDD/2-0.1로 생성한다. 기준전압 생성부(430)의 이러한 동작으로 인하여, 임피던스 코드(CODE<0:4>)의 변화에 따라 임피던스부(420)의 임피던스값이 비선형적으로 변하는 것에 의한 종래의 문제점들이 해결될 수 있다.

도 4에서는 기준저항(401)이 캘리브래이션 노드(ZQ)를 풀다운 구동하고 임피던스부(420)가 캘리브래이션 노드(ZQ)를 풀업 구동하는 것을 예시하였다. 그러나, 이와는 다르게 기준저항(401)이 캘리브래이션 노드(ZQ)를 풀업 구동하고 임피던스부(420)가 캘리브래이션 노드(ZQ)를 풀다운 구동하도록 임피던스 코드 생성회로를 설계할 수 있음은 당연하다.

도 5는 도 4의 기준전압 생성부(430)의 일실시예 구성도이다.

도 5에 도시된 바와 같이, 기준전압 생성부(430)는 다수의 분배전압(V1~V4)을 생성하기 위해 전원전압단(VDD)과 접지단(VSS) 사이에 직렬로 연결된 다수의 저항(R1~R6); 및 임피던스 코드(CODE<0:4>)의 값에 응답하여 다수의 분배전압(V1~V4) 중 제1기준전압(VREF1)과 제2기준전압(VREF2)을 선택하여 출력하는 선택부(510)를 포함하여 구성된다.

선택부(510)는 임피던스 코드(CODE<0:4>)값의 변화에 따른 임피던스부(420)의 임피던스값 변화의 폭이 큰 구간에서는 분배전압(V1)을 제1기준전압(VREF1)으로 분배전압(V4)을 제2기준전압(VREF2)으로 선택한다. 또한, 임피던스 코드(CODE<0:4>)값의 변화에 따른 임피던스부(420)의 임피던스값 변화의 폭이 작은 구간에서는 분배전압(V2)을 제1기준전압(VREF1)으로 분배전압(V3)을 제2기준전압(VREF2)으로 선택한다. 예를 들어, 임피던스 코드(CODE<0:4>)가 (1,1,0,0,0)보다 큰 구간에서는 분배전압(V1)이 제1기준전압(VREF1) 분배전압(V4)이 제2기준전압(VREF2)이 되고, 임피던스 코드(CODE<0:4>)가 (1,1,0,0,0)보다 작은 구간에서는 분배전압(V2)이 제1기준전압(VREF1) 분배전압(V3)이 제2기준전압(VREF2)이 되도록 선택할 수 있다.

저항들(R1~R6)의 저항값은 R1=R6, R2=R5, R3=R4인 것이 바람직하다. 저항들(R1~R6)의 저항값이 이와 같이 설정될 경우에는, 제1기준전압(VREF1)과 제2기준전압(VREF2)이 VDD/2를 기준으로 동일한 마진을 확보할 수 있기 때문이다. 즉, VREF1=VDD/2+α, VREF2=VDD/2-α가 될 수 있다.

도 6은 임피던스 코드 생성회로(도 4)와 임피던스 코드(CODE<0:4>)를 이용하여 터미네이션 동작을 수행하는 터미네이션부를 포함하는 반도체 장치의 구성도이다.

도 6을 참조하면, 임피던스 코드 생성회로(도 4)에서 생성된 임피던스 코드(CODE<0:4>)는 터미네이션부(610)로 입력된다. 터미네이션부(610)는 임피던스 코드(CODE<0:4>)에 의해 조절되는 임피던스 값을 갖고 인터페이스 노드(INTERFACE)를 터미네이션한다. 터미네이션부(610)의 임피던스 값이 임피던스 코드(CODE<0:4>)에 의해 조절되므로, 터미네이션부(610)는 임피던스 매칭을 위해 필요한 정확한 임피던스값을 가지고 동작할 수 있다.

인터페이스 노드(INTERFACE)는 데이터 또는 신호 등이 입출력되는 패드를 의미한다. 터미네이션부(610)로 입력되는 터미네이션 활성화신호(PU_EN)는 터미네이션부(610)를 활성화/비활성화하기 위한 신호이다. 즉, 터미네이션부(610)는 터미네이션 활성화신호(PU_EN)에 응답하여 활성화/비활성화되고, 활성화시에 터미네이션부(610)의 임피던스 값은 임피던스 코드(CODE<0:4>)에 의해 조절된다.

도 7은 본 발명에 따른 임피던스 코드 생성회로의 다른 실시예 구성도이다.

도 7에 도시된 바와 같이, 임피던스 코드 생성회로는, 제1임피던스 코드(PCODE<0:4>)에 의해 결정되는 임피던스 값으로 캘리브래이션 노드(ZQ)를 제1레벨로 구동하는 제1임피던스부(740); 제1임피던스 코드(PCODE<0:4>)에 의해 결정되는 임피던스 값으로 A노드를 제1레벨로 구동하는 더미 임피던스부(750); 제2임피던스 코드(NCODE<0:4>)에 의해 결정되는 임피던스 값으로 A노드를 제2레벨로 구동하는 제2임피던스부(760); 캘리브래이션 노드(ZQ)의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2) 사이의 레벨을 갖도록 제1임피던스 코드(PCODE<0:4>)를 생성하는 제1코드 생성부(710); A노드의 전압이 제1기준전압(VREF1)과 제2기준전압(VREF2) 사이의 레벨을 갖도록 제2임피던스 코드(NCODE<0:4>)를 생성하는 제2코드 생성부(720); 및 제1임피던스 코드(PCODE<0:4>) 또는 제2임피던스 코드(NCODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성하는 기준전압 생성부(730)를 포함한다.

도 7에서는 기준저항(701)이 캘리브래이션 노드(ZQ)를 풀다운 구동하는 것으로 예시하였다. 따라서, 도 7에서는 제1임피던스부(740)가 캘리브래이션 노드(ZQ)를 풀업 구동하고, 더미 임피던스부(750)가 A노드를 풀업 구동하고, 제2임피던스부(760)가 A노드를 풀다운 구동하고, 제1코드 생성부(710)에서 생성되는 제1임피던스 코드는 풀업 임피던스 코드(PCODE<0:4>)이고, 제2코드 생성부(720)에서 생성되는 제2임피던스 코드는 풀다운 임피던스 코드(NCODE<0:4>)인 것으로 예시되었다.

도 7에 예시된 바와 다르게, 기준저항(701)이 캘리브래이션 노드(ZQ)를 풀업 구동하도록 설계되는 경우에는, 제1임피던스부(740)가 캘리브래이션 노드(ZQ)를 풀다운 구동하고, 더미 임피던스부(750)가 A노드를 풀다운 구동하고, 제2임피던스부(760)가 A노드를 풀업 구동하고, 제1코드 생성부(710)에서 생성되는 제1임피던스 코드는 풀다운 임피던스 코드(NCODE<0:4>)이고, 제2코드 생성부(720)에서 생성되는 제2임피던스 코드는 풀업 임피던스 코드(PCODE<0:4>)일 수도 있다. 이하에서는, 설명의 편의를 위해 도 7에 예시된 바대로 설명하기로 한다.

도 7의 제1코드 생성부(710) 및 제1임피던스부(740)는 도 4의 코드생성부(410) 및 임피던스부(420)와 동일하게 동작한다.

더미 임피던스부(750)는 제1임피던스부(740)와 동일하게 구성되며 풀업 임피던스 코드(PCODE<0:4>)를 입력받기에 제1임피던스부(740)와 동일한 임피던스 값을 갖는다. 단지, 더미 임피던스부(750)는 캘리브래이션 노드(ZQ)가 아니라 A노드를 풀업 구동한다는 점만이 제1임피던스부(740)와 다르다.

제2임피던스부(760)는 풀다운 임피던스 코드(NCODE<0:4>)에 의해 결정되는 임피던스 값을 가지며, A노드를 풀다운 구동한다.

제2코드 생성부(720)는 제1코드 생성부(710)와 동일한 구성을 포함하며, 단지 캘리브래이션 노드(ZQ) 대신에 A노드를 이용하여 풀다운 코드(NCODE<0:4>)를 생성한다는 차이점만을 갖는다. 제2코드 생성부(720)의 동작이 완료되면 풀다운 임피던스부(760)가 더미 임피던스부(750)와 동일한 임피던스값을 갖도록 풀다운 임피던스 코드(NCODE<0:4>)가 생성된다.

임피던스 코드 생성회로의 동작 완료시에 기준저항(701), 제1임피던스부(740), 더미 임피던스부(750), 및 제2임피던스부(760)의 임피던스 값은 모두 거의 동일한 값을 갖게 된다.

기준전압 생성부(430)는 풀업 임피던스 코드(PCODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성한다. 기준전압 생성부(430)는 도 4의 기준전압 생성부(430)와 동일하게 구성되며 동일하게 동작한다. 도 7에서는 기준전압 생성부(430)가 풀업 임피던스 코드(PCODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성하는 것을 예시하였지만, 풀다운 임피던스 코드(NCODE<0:4>)도 풀업 임피던스 코드(PCODE<0:4>)와 거의 동일한 정보를 갖고 있으므로, 기준전압 생성부(430)가 풀업 임피던스 코드(PCODE<0:4>) 대신에 풀다운 임피던스 코드(NCODE<0:4>)에 응답하여 제1기준전압(VREF1)과 제2기준전압(VREF2)을 생성하도록 설계할 수도 있다.

도 7의 임피던스 코드 생성회로는 하나가 아닌 2개의 임피던스 코드(PCODE<0:4>, NCODE<0:4>)를 생성한다는 점을 제외하면, 기본적으로 도 4의 임피던스 코드 생성회로와 동일하게 동작하므로, 도 7에 대한 더 이상의 상세한 설명은 생략하기로 한다.

도 8은 임피던스 코드 생성회로(도 7)와 임피던스 코드(PCODE<0:4>, NCODE<0:4>)를 이용하여 터미네이션 동작을 수행하는 터미네이션부를 포함하는 반도체 장치의 구성도이다.

도 8을 참조하면, 임피던스 코드 생성회로(도 7)에서 생성된 풀업 임피던스 코드(PCODE<0:4>)는 풀업 터미네이션부(810)로 입력되고 풀다운 임피던스 코드(NCODE<0:4>)는 풀다운 터미네이션부(820)로 입력된다. 풀업 터미네이션부(810)는 풀업 임피던스 코드(PCODE<0:4>)에 의해 조절되는 임피던스 값을 갖고 인터페이스 노드(INTERFACE)를 풀업 터미네이션한다. 또한, 풀다운 터미네이션부(820)는 풀다운 임피던스 코드(NCODE<0:4>)에 의해 조절되는 임피던스 값을 갖고 인터페이스 노드(INTERFACE)를 풀다운 터미네이션한다.

풀업 터미네이션부(810)의 임피던스 값이 풀업 임피던스 코드(PCODE<0:4>)에 의해 조절되고 풀다운 터미네이션부(820)의 임피던스 값이 풀다운 임피던스 코드(NCODE<0:4>)에 의해 조절되므로, 풀업 터미네이션부(810)와 풀다운 터미네이션부(820)는 임피던스 매칭을 위해 필요한 정확한 임피던스 값을 가지고 동작할 수 있다.

풀업 터미네이션부(810)로 입력되는 풀업 터미네이션 활성화신호(PU_EN)는 풀업 터미네이션부(810)를 활성화/비활성화하는 신호이며, 풀다운 터미네이션부(820)로 입력되는 풀다운 터미네이션 활성화신호(PD_EN)는 풀다운 터미네이션부(820)를 활성화/비활성화하는 신호이다. 즉, 풀업 터미네이션부(810)와 풀다운 터미네이션부(820)는 풀업 터미네이션 활성화신호(PU_EN)와 풀다운 터미네이션 활성화신호(PD_EN)에 응답하여 활성화/비활성화되고, 활성화시에 풀업 터미네이션부(810)와 풀다운 터미네이션부(820)의 임피던스 값은 풀업 임피던스 코드(PCODE<0:4>)와 풀다운 임피던스 코드(NCODE<0:4>)에 의해 조절된다.

풀업 터미네이션부(810)와 풀다운 터미네이션부(820)는 데이터를 반도체장치 외부로 출력하기 위한 출력드라이버(output driver)로 사용될 수 있다. 풀업 터미네이션 활성화신호(PU_EN)가 활성화되면 풀업 터미네이션부(810)가 인터페이스 노드(INTERFACE)를 풀업 방향으로 터미네이션하기에 인터페이스 노드(INTERFACE)를 통해 '하이'데이터가 출력되며, 풀다운 터미네이션 활성화신호(820)가 활성화되면 풀다운 터미네이션부(820)가 인터페이스 노드(INTERFACE)를 풀다운 방향으로 터미네이션하기에 인터페이스 노드(INTERFACE)를 통해 '로우'데이터가 출력된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

410: 코드 생성부 420: 임피던스부
430: 기준전압 생성부

Claims

임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 임피던스부;
상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 임피던스 코드를 생성하는 코드생성부; 및
상기 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부
를 포함하는 임피던스 코드 생성회로.
제 1항에 있어서,
상기 캘리브래이션 노드에는
상기 캘리브래이션 노드를 제2레벨로 구동하는 기준저항이 연결되는
임피던스 코드 생성회로.
제 1항에 있어서,
상기 기준전압 생성부는
상기 임피던스 코드값에 따라 상기 제1기준전압과 상기 제2기준전압의 전압차이를 늘리거나/줄이는
임피던스 코드 생성회로.
제 3항에 있어서,
상기 기준전압 생성부는
상기 임피던스 코드값의 변화에 따른 상기 임피던스부의 임피던스값 변화의 폭이 큰 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 크게하고,
상기 임피던스 코드값의 변화에 따른 상기 임피던스부의 임피던스값 변화의 폭이 작은 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 작게하는
임피던스 코드 생성회로.
제 1항에 있어서,
상기 기준전압 생성부는
다수의 분배전압을 생성하기 위해 전원전압단과 접지단 사이에 직렬로 연결된 다수의 저항; 및
상기 임피던스 코드값에 응답하여 상기 다수의 분배전압 중 상기 제1기준전압과 상기 제2기준전압을 선택하여 출력하는 선택부
를 포함하는 임피던스 코드 생성회로.
제 1항에 있어서,
상기 코드생성부는
상기 제1기준전압과 상기 캘리브래이션 노드의 전압을 비교해 제1비교신호를 생성하는 제1비교기;
상기 제2기준전압과 상기 캘리브래이션 노드의 전압을 비교해 제2비교신호를 생성하는 제2비교기;
상기 제1비교신호와 상기 제2비교신호가 동일한 논리레벨을 가지면 정지신호를 활성화하는 정지신호 발생부; 및
상기 제1비교신호 또는 상기 제2비교신호에 응답하여 상기 임피던스 코드를 생성하고, 상기 정지신호 활성화시에는 상기 임피던스 코드값을 고정하는 카운터
를 포함하는 임피던스 코드 생성회로.
제1임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 제1임피던스부;
상기 제1임피던스 코드에 의해 결정되는 임피던스 값으로 A노드를 제1레벨로 구동하는 더미 임피던스부;
제2임피던스 코드에 의해 결정되는 임피던스 값으로 상기 A노드를 제2레벨로 구동하는 제2임피던스부;
상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 제1임피던스 코드를 생성하는 제1코드 생성부;
상기 A노드의 전압이 상기 제1기준전압과 상기 제2기준전압 사이의 레벨을 갖도록 상기 제2임피던스 코드를 생성하는 제2코드 생성부; 및
상기 제1임피던스 코드 또는 상기 제2임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부
를 포함하는 임피던스 코드 생성회로.
제 7항에 있어서,
상기 캘리브래이션 노드에는
상기 캘리브래이션 노드를 제2레벨로 구동하는 기준저항이 연결되는
임피던스 코드 생성회로.
제 7항에 있어서,
상기 기준전압 생성부는
상기 제1임피던스 코드 또는 상기 제2임피던스 코드의 값에 따라 상기 제1기준전압과 상기 제2기준전압의 전압차이를 늘리거나/줄이는
임피던스 코드 생성회로.
제 9항에 있어서,
상기 기준전압 생성부는
상기 제1임피던스 코드 또는 상기 제2임피던스 코드의 값에 따른 상기 제1임피던스부 또는 상기 제2임피던스부의 임피던스값 변화의 폭이 큰 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 크게하고,
상기 제1임피던스 코드 또는 상기 제2임피던스 코드의 값에 따른 상기 제1임피던스부 또는 상기 제2임피던스부의 임피던스값 변화의 폭이 작은 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 작게하는
임피던스 코드 생성회로.
임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 제1레벨로 구동하는 임피던스부;
상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 임피던스 코드를 생성하는 코드생성부;
상기 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부; 및
상기 임피던스 코드에 의해 결정되는 임피던스 값으로 인터페이스 노드를 터미네이션하는 터미네이션부
를 포함하는 반도체 장치.
제 11항에 있어서,
상기 캘리브래이션 노드에는
상기 캘리브래이션 노드를 제2레벨로 구동하는 기준저항이 연결되는
반도체 장치.
제 11항에 있어서,
상기 인터페이스 노드는
상기 반도체장치로부터 데이터가 출력되거나, 상기 반도체장치로 데이터가 입력되는 데이터 입/출력 노드인
반도체 장치.
제 11항에 있어서,
상기 기준전압 생성부는
상기 임피던스 코드값에 따라 상기 제1기준전압과 상기 제2기준전압의 전압차이를 늘리거나/줄이는
반도체 장치.
제 14항에 있어서,
상기 기준전압 생성부는
상기 임피던스 코드값의 변화에 따른 상기 임피던스부의 임피던스값 변화의 폭이 큰 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 크게하고,
상기 임피던스 코드값의 변화에 따른 상기 임피던스부의 임피던스값 변화의 폭이 작은 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 작게하는
반도체 장치.
풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 캘리브래이션 노드를 풀업 구동하는 풀업 임피던스부;
상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 A노드를 풀업 구동하는 더미 임피던스부;
풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로 상기 A노드를 풀다운 구동하는 풀다운 임피던스부;
상기 캘리브래이션 노드의 전압이 제1기준전압과 제2기준전압 사이의 레벨을 갖도록 상기 풀업 임피던스 코드를 생성하는 풀업 코드 생성부;
상기 A노드의 전압이 상기 제1기준전압과 상기 제2기준전압 사이의 레벨을 갖도록 상기 풀다운 임피던스 코드를 생성하는 풀다운 코드 생성부;
상기 풀업 임피던스 코드 또는 상기 풀다운 임피던스 코드에 응답하여 상기 제1기준전압과 상기 제2기준전압을 생성하는 기준전압 생성부;
상기 풀업 임피던스 코드에 의해 결정되는 임피던스 값으로 인터페이스 노드를 풀업 터미네이션하는 풀업 터미네이션부; 및
상기 풀다운 임피던스 코드에 의해 결정되는 임피던스 값으로 상기 인터페이스 노드를 풀다운 터미네이션하는 풀다운 터미네이션부
를 포함하는 반도체 장치.
제 16항에 있어서,
상기 캘리브래이션 노드에는
상기 캘리브래이션 노드를 풀다운 구동하는 기준저항이 연결되는
반도체 장치.
제 17항에 있어서,
상기 인터페이스 노드는 데이터 패드에 연결되며,
상기 데이터 패드를 통해 '하이'데이터를 출력하는 경우에는 상기 풀업 터미네이션부가 활성화되고, 상기 데이터 패드를 통해 '로우'데이터를 출력하는 경우에는 상기 풀다운 터미네이션부가 활성화되는
반도체 장치.
제 16항에 있어서,
상기 기준전압 생성부는
상기 풀업 임피던스 코드 또는 상기 풀다운 임피던스 코드의 값에 따라 상기 제1기준전압과 상기 제2기준전압의 전압차이를 늘리거나/줄이는
반도체 장치.
제 19항에 있어서,
상기 기준전압 생성부는
상기 풀업 임피던스 코드 또는 상기 풀다운 임피던스 코드의 값에 따른 상기 풀업 임피던스부 또는 상기 풀다운 임피던스부의 임피던스 값 변화의 폭이 큰 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 크게하고,
상기 풀업 임피던스 코드 또는 상기 풀다운 임피던스 코드의 값에 따른 상기 풀업 임피던스부 또는 상기 풀다운 임피던스부의 임피던스 값 변화의 폭이 작은 구간에서는 상기 제1기준전압과 상기 제2기준전압의 차이를 작게하는
반도체 장치.