KR20140003077A - 임피던스 교정회로 - Google Patents

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Abstract

임피던스 교정회로는 제1 인에이블신호에 응답하여 구동되고, 외부저항이 연결된 패드의 제1 교정전압과 제1 기준전압을 비교하여 상기 제1 교정전압을 구동하는 제1 교정전압구동부; 제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 제어코드를 생성하는 제1 제어코드생성부; 및 상기 제1 제어코드에 응답하여 레벨이 조절되는 상기 제1 기준전압을 생성하는 제1 기준전압생성부를 포함한다.

Description

임피던스 교정회로{IMPEDANCE CALIBRAION CIRCUIT}
본 발명은 집적회로에 관한 것으로, 좀 더 구체적으로는 온다이 터미네이션 회로의 임피던스 미스 매치를 교정할 수 있는 임피던스 교정회로에 관한 것이다.
집적회로의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 온다이 터미네이션(ODT)회로가 주로 사용되고 있다. 온다이 터미네이션회로는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭회로를 포함하기 때문에, 칩 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. 온다이 터미네이션회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 따라 그 저항값이 변하기 때문에, 사용하기에 앞서 임피던스 교정(ZQ Calivration)회로를 적용하여 ODT 회로의 저항값을 교정하는 과정을 수행한다.
임피던스 교정회로는 패드에 연결된 외부저항의 저항값과 기준전압을 비교하는 비교기를 구비하여 온다이 터미네이션회로의 저항값을 교정하기 위한 풀-업코드 및 풀-다운코드를 생성한다. 여기서, 패드에 연결된 외부저항은 PVT 조건 변화에 관계없이 일정한 저항값(일반적으로 240Ω)을 갖는다.
본 발명은 기준전압의 레벨을 조절하여 출력드라이버의 임피던스 미스 매치를 교정할 수 있도록 한 임피던스 교정회로를 제공한다.
또한, 본 발명은 기준전압의 레벨을 조절함으로써, 임피던스를 교정하는 동작속도를 향상시킬 수 있도록 한 임피던스 교정회로를 제공한다.
이를 위해 본 발명은 제1 인에이블신호에 응답하여 구동되고, 외부저항이 연결된 패드의 제1 교정전압과 제1 기준전압을 비교하여 상기 제1 교정전압을 구동하는 제1 교정전압구동부; 제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 제어코드를 생성하는 제1 제어코드생성부; 및 상기 제1 제어코드에 응답하여 레벨이 조절되는 상기 제1 기준전압을 생성하는 제1 기준전압생성부를 포함하는 임피던스 교정회로를 제공한다.
또한, 본 발명은 제1 인에이블신호에 응답하여 구동되고, 외부저항이 연결된 패드의 제1 교정전압과 제1 및 제2 기준전압을 비교하여 상기 제1 교정전압을 구동하는 제1 교정전압구동부; 제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 제어코드를 생성하는 제1 제어코드생성부; 및 상기 제1 제어코드에 응답하여 레벨이 조절되는 상기 제1 및 제2 기준전압을 생성하는 제1 기준전압생성부를 포함하는 임피던스 교정회로를 제공한다.
본 발명에 의하면 기준전압의 레벨을 조절하여 출력드라이버의 임피던스 미스 매치를 교정할 수 있는 효과가 있다.
또한, 본 발명에 의하면 기준전압의 레벨을 조절함으로써, 임피던스를 교정하는 동작속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 임피던스 교정회로에 포함된 제1 제어코드생성부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 임피던스 교정회로에 포함된 제1 기준전압생성부의 일 실시예에 따른 도면이다.
도 4는 도 3에 도시된 제1 기준전압생성부의 동작을 설명하기 위한 논리표이다.
도 5는 도 1에 도시된 임피던스 교정회로에 포함된 제2 제어코드생성부의 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 임피던스 교정회로에 포함된 제2 기준전압생성부의 일 실시예에 따른 도면이다.
도 7은 도 6에 도시된 제2 기준전압생성부의 동작을 설명하기 위한 논리표이다.
도 8은 본 발명의 다른 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 9는 본 발명의 실시예에 따른 임피던스 교정회로를 포함한 집적회로의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 임피던스 교정회로는 패드(11), 제1 교정전압구동부(12), 제1 제어코드생성부(13), 제1 기준전압생성부(14), 제2 교정전압구동부(15), 제2 제어코드생성부(16) 및 제2 기준전압생성부(17)를 포함한다. 패드(11)는 PVT 조건 변화에 관계없이 일정한 저항값(실시예에 따라 다양한 값으로 설정 가능)을 갖는 외부저항(RZQ)이 연결된다. 제1 교정전압구동부(12)는 제1 인에이블신호(EN1)에 응답하여 구동되고, 제1 교정전압(ZQ1)과 제1 기준전압(VREF1)을 비교하여 제1 교정전압(ZQ1)을 구동한다. 제1 제어코드생성부(13)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제1 교정전압(ZQ1)과 제1 목표전압(VTAR1)을 비교하여 제1 제어코드(CTR1<1:2>)를 생성한다. 제1 기준전압생성부(14)는 제1 제어코드(CTR1<1:2>)에 응답하여 레벨이 조절되는 제1 기준전압(VREF1)을 생성한다. 제2 교정전압구동부(15)는 제1 인에이블신호(EN1)에 응답하여 구동되고, 제2 교정전압(ZQ2)과 제2 기준전압(VREF2)을 비교하여 제2 교정전압(ZQ2)을 구동한다. 제2 제어코드생성부(16)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제2 교정전압(ZQ2)과 제2 목표전압(VTAR2)을 비교하여 제2 제어코드(CTR2<1:2>)를 생성한다. 제2 기준전압생성부(17)는 제2 제어코드(CTR2<1:2>)에 응답하여 레벨이 조절되는 제2 기준전압(VREF2)을 생성한다. 제1 인에이블신호(EN1)는 임피던스 교정이 수행되는 구간에서 인에이블된다. 제2 인에이블신호(EN2)는 임피던스 교정이 수행되는 구간 중 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 교정이 필요한 구간에서 인에이블된다. 즉, 제2 인에이블신호(EN2)는 제1 인에이블신호(EN1)의 인에이블 구간 안에서 인에이블된다. 다만, 제1 인에이블신호(EN1) 및 제2 인에이블신호(EN2)의 인에이블 구간은 실시예에 따라서 다양하게 설정할 수 있다.
제1 교정전압구동부(12)는 제1 비교기(121), 제1 카운터(122) 및 제1 풀업구동부(123)로 구성된다. 제1 비교기(121) 제1 교정전압(ZQ1)과 제1 기준전압(VREF1)을 비교하여 제1 카운팅제어신호(CNT_CTR1)를 생성한다. 제1 카운터(122)는 제1 카운팅제어신호(CNT_CTR1)에 응답하여 풀업코드(PCODE<1:N>)를 카운팅한다. 제1 풀업구동부(123)는 풀업코드(PCODE<1:N>)에 응답하여 제1 교정전압(ZQ1)을 풀업 구동한다. 제1 교정전압(ZQ1)이 제1 기준전압(VREF1)보다 높은 레벨인 경우 제1 카운팅제어신호(CNT_CTR1)는 로직하이레벨로 생성된다. 따라서, 제1 교정전압구동부(12)는 제1 교정전압(ZQ1)의 레벨을 감소시키기 위해 풀업코드(PCODE<1:N>)를 카운팅한다. 한편, 제1 교정전압(ZQ1)이 제1 기준전압(VREF1)보다 낮은 레벨인 경우 제1 카운팅제어신호(CNT_CTR1)는 로직로우레벨로 생성된다. 따라서, 제1 교정전압구동부(12)는 제1 교정전압(ZQ1)의 레벨을 증가시키기 위해 풀업코드(PCODE<1:N>)를 카운팅한다.
제2 교정전압구동부(15)는 제2 비교기(151), 제2 카운터(152) 및 제2 풀업구동부(153)로 구성된다. 제2 비교기(151)는 제2 교정전압(ZQ2)과 제2 기준전압(VREF2)을 비교하여 제2 카운팅제어신호(CNT_CTR2)를 생성한다. 제2 카운터(152)는 제2 카운팅제어신호(CNT_CTR2)에 응답하여 풀다운코드(NCODE<1:N>)를 카운팅한다. 제2 풀업구동부(153)는 풀다운코드(NCODE<1:N>)에 응답하여 제2 교정전압(ZQ2)을 풀다운 구동한다. 제2 교정전압(ZQ2)이 제1 기준전압(VREF1)보다 높은 레벨인 경우 제2 카운팅제어신호(CNT_CTR2)는 로직하이레벨로 생성된다. 따라서, 제2 교정전압구동부(15)는 제1 교정전압(ZQ1)의 레벨을 감소시키기 위해 풀다운코드(NCODE<1:N>)를 카운팅한다. 또한, 제2 교정전압(ZQ2)이 제1 기준전압(VREF1)보다 낮은 레벨인 경우 제2 카운팅제어신호(CNT_CTR2)는 로직로우레벨로 생성된다. 따라서, 제2 교정전압구동부(15)는 제2 교정전압(ZQ2)의 레벨을 증가시키기 위해 풀다운코드(NCODE<1:N>)를 카운팅한다.
이하, 도 2 내지 도 7을 참고하여 제1 제어코드생성부(13), 제1 기준전압생성부(14), 제2 제어코드생성부(16) 및 제2 기준전압생성부(17)의 구성 및 동작을 보다 구체적으로 살펴본다.
제1 제어코드생성부(13)는, 도 2에 도시된 바와 같이, 제1 비교신호생성부(131) 및 제1 코드카운팅부(132)로 구성된다. 제1 비교신호생성부(131)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제1 교정전압(ZQ1)과 제1 목표전압(VTAR1)을 비교하여 제1 비교신호(COM1)를 생성한다. 제1 비교신호(COM1)는 제1 교정전압(ZQ1)과 제1 목표전압(VTAR1)보다 높은 레벨인 경우 로직하이레벨이고, 낮은 레벨인 경우 로직로우레벨을 갖는다. 제1 코드카운팅부(132)는 제1 비교신호(COM1)가 로직하이레벨인 경우 1 비트씩 업카운팅되는 제1 제어코드(CTR1<1:2>)를 생성한다. 제1 코드카운팅부(132)는 제1 비교신호(COM1)가 로직로우레벨인 경우 1 비트씩 다운카운팅되는 제1 제어코드(CTR1<1:2>)를 생성한다.
제1 기준전압생성부(14)는, 도 3에 도시된 바와 같이, 제1 전압분배부(141), 제1 디코더(142) 및 제1 선택출력부(143)로 구성된다. 제1 전압분배부(141)는 전원전압을 전압분배하여, 제1 분배전압(VDIV1), 제2 분배전압(VDIV2), 제3 분배전압(VDIV3) 및 제4 분배전압(VDIV4)을 생성한다. 제1 디코더(142)는 제1 제어코드(CTR1<1:2>)를 디코딩하여 제1 디코딩신호(DEC1<1:4>)를 생성한다. 제1 선택출력부(143)는 제1 디코딩신호(DEC1<1:4>)에 응답하여, 제1 분배전압(VDIV1), 제2 분배전압(VDIV2), 제3 분배전압(VDIV3) 및 제4 분배전압(VDIV4) 중 하나를 제1 기준전압(VREF1)으로 선택하여 출력한다.
제1 기준전압생성부(14)의 동작을 도 4에 도시된 표를 참고하여 살펴보되, 제2 분배전압(VDIV2)이 제1 기준전압(VREF1)으로 선택되어 출력된 상태를 가정하여 살펴보면 다음과 같다. 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 높은 레벨인 경우 제1 제어코드(CTR1<1:2>)가 1 비트만큼 업카운팅되므로, 제1 디코딩신호(DEC1<1:4>) 중 DEC1<3> 만 로직하이레벨이 된다. 따라서, 제2 분배전압(VDIV2)보다 낮은 레벨을 갖는 제3 분배전압(VDIV3)이 제1 기준전압(VREF1)으로 선택되어 출력된다. 한편, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 낮은 레벨인 경우 제1 제어코드(CTR1<1:2>)가 1 비트만큼 다운카운팅되므로, 제1 디코딩신호(DEC1<1:4>) 중 DEC1<1> 만 로직하이레벨이 된다. 따라서, 제2 분배전압(VDIV2)보다 높은 레벨을 갖는 제1 분배전압(VDIV1)이 제1 기준전압(VREF1)으로 선택되어 출력된다.
제2 제어코드생성부(16)는, 도 5에 도시된 바와 같이, 제2 비교신호생성부(161) 및 제2 코드카운팅부(162)로 구성된다. 제2 비교신호생성부(161)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제2 교정전압(ZQ2)과 제2 목표전압(VTAR2)을 비교하여 제2 비교신호(COM2)를 생성한다. 제2 비교신호(COM2)는 제1 교정전압(ZQ2)과 제2 목표전압(VTAR2)보다 높은 레벨인 경우 로직하이레벨이고, 낮은 레벨인 경우 로직로우레벨을 갖는다. 제2 코드카운팅부(162)는 제2 비교신호(COM2)가 로직하이레벨인 경우 1 비트씩 다운카운팅되는 제2 제어코드(CTR2<1:2>)를 생성한다. 제1 코드카운팅부(132)는 제1 비교신호(COM1)가 로직로우레벨인 경우 1 비트씩 업카운팅되는 제2 제어코드(CTR2<1:2>)를 생성한다.
제2 기준전압생성부(17)는, 도 6에 도시된 바와 같이, 제2 전압분배부(171), 제2 디코더(172) 및 제2 선택출력부(173)로 구성된다. 제2 전압분배부(171)는 전원전압을 전압분배하여, 제5 분배전압(VDIV5), 제6 분배전압(VDIV6), 제7 분배전압(VDIV7) 및 제8 분배전압(VDIV8)을 생성한다. 제2 디코더(172)는 제2 제어코드(CTR2<1:2>)를 디코딩하여 제2 디코딩신호(DEC2<1:4>)를 생성한다. 제2 선택출력부(173)는 제2 디코딩신호(DEC2<1:4>)에 응답하여, 제5 분배전압(VDIV5), 제6 분배전압(VDIV6), 제7 분배전압(VDIV7) 및 제8 분배전압(VDIV8) 중 하나를 제2 기준전압(VREF2)으로 선택하여 출력한다.
제2 기준전압생성부(17)의 동작을 도 7에 도시된 표를 참고하여 살펴보되, 제6 분배전압(VDIV6)이 제2 기준전압(VREF2)으로 선택되어 출력된 상태를 가정하여 살펴보면 다음과 같다. 제2 교정전압(ZQ2)이 제2 목표전압(VTAR2)보다 높은 레벨인 경우 제2 제어코드(CTR2<1:2>)가 1 비트만큼 다운카운팅되므로, 제2 디코딩신호(DEC2<1:4>) 중 DEC2<1> 만 로직하이레벨이 된다. 따라서, 제6 분배전압(VDIV6)보다 높은 레벨을 갖는 제5 분배전압(VDIV5)이 제2 기준전압(VREF2)으로 선택되어 출력된다. 한편, 제2 교정전압(ZQ2)이 제2 목표전압(VTAR2)보다 낮은 레벨인 경우 제2 제어코드(CTR2<1:2>)가 1 비트만큼 업카운팅되므로, 제2 디코딩신호(DEC2<1:4>) 중 DEC2<3> 만 로직하이레벨이 된다. 따라서, 제6 분배전압(VDIV6)보다 낮은 레벨을 갖는 제7 분배전압(VDIV7)이 제2 기준전압(VREF2)으로 선택되어 출력된다.
이상 살펴본 본 실시예에 따른 임피던스 교정회로는 제1 교정전압(ZQ1) 및 제2 교정전압(ZQ2)의 레벨에 따라 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 레벨을 조절할 수 있다. 즉, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 높은 레벨인 경우 제1 기준전압(VREF1)의 레벨을 감소시키고, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 낮은 레벨인 경우 제1 기준전압(VREF1)의 레벨을 증가시킨다. 따라서, 본 실시예에 따른 임피던스 교정회로는 제1 교정전압구동부(12) 및 제2 교정전압구동부(15)에 의한 임피던스 교정 동작 중 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 레벨을 조절함으로써 동작 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 실시예에 따른 임피던스 교정회로는 패드(21), 제1 교정전압구동부(22), 제1 제어코드생성부(23), 제1 기준전압생성부(24), 제2 기준전압생성부(25), 제2 교정전압구동부(26), 제2 제어코드생성부(27), 제3 기준전압생성부(28) 및 제4 기준전압생성부(29)를 포함한다. 패드(21)는 PVT 조건 변화에 관계없이 일정한 저항값을 갖는 외부저항(RZQ)이 연결된다. 제1 교정전압구동부(22)는 제1 인에이블신호(EN1)에 응답하여 구동되고, 제1 교정전압(ZQ1)과 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)을 비교하여 제1 교정전압(ZQ1)을 구동한다. 제1 제어코드생성부(23)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제1 교정전압(ZQ1)과 제1 목표전압(VTAR1)을 비교하여 제1 제어코드(CTR1<1:2>)를 생성한다. 제1 기준전압생성부(24)는 제1 제어코드(CTR1<1:2>)에 응답하여 레벨이 조절되는 제1 기준전압(VREF1)을 생성한다. 제2 기준전압생성부(25)는 제1 제어코드(CTR1<1:2>)에 응답하여 레벨이 조절되는 제2 기준전압(VREF2)을 생성한다. 제2 교정전압구동부(26)는 제1 인에이블신호(EN1)에 응답하여 구동되고, 제2 교정전압(ZQ2)과 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)을 비교하여 제2 교정전압(ZQ2)을 구동한다. 제2 제어코드생성부(27)는 제2 인에이블신호(EN2)에 응답하여 구동되고, 제2 교정전압(ZQ2)과 제2 목표전압(VTAR2)을 비교하여 제2 제어코드(CTR2<1:2>)를 생성한다. 제3 기준전압생성부(28)는 제2 제어코드(CTR2<1:2>)에 응답하여 레벨이 조절되는 제3 기준전압(VREF3)을 생성한다. 제4 기준전압생성부(29)는 제2 제어코드(CTR2<1:2>)에 응답하여 레벨이 조절되는 제4 기준전압(VREF4)을 생성한다.
제1 교정전압구동부(22)는 제1 비교기(221), 제2 비교기(222), 제1 카운팅인에이블신호생성부(223), 제1 카운터(224) 및 제1 풀업구동부(225)로 구성된다. 제1 비교기(221)는 제1 교정전압(ZQ1)과 제1 기준전압(VREF1)을 비교하여 제1 카운팅제어신호(CNT_CTR1)를 생성한다. 제2 비교기(222)는 제1 교정전압(ZQ1)과 제2 기준전압(VREF2)을 비교하여 제2 카운팅제어신호(CNT_CTR2)를 생성한다. 제1 카운팅인에이블신호생성부(223)는 제1 카운팅제어신호(CNT_CTR1) 및 제2 카운팅제어신호(CNT_CTR2)의 레벨이 동일한 경우 로직로우레벨로 인에이블되는 제1 카운팅인에이블신호(CNT_EN1)를 생성한다. 제1 카운터(224)는 카운팅인에이블신호(CNT_EN1)가 로직로우레벨로 입력될 때 제1 카운팅제어신호(CNT_CTR1)의 레벨에 따라 풀업코드(PCODE<1:N>)를 카운팅한다. 제1 풀업구동부(225)는 풀업코드(PCODE<1:N>)에 응답하여 제1 교정전압(ZQ1)을 풀업 구동한다. 제1 교정전압(ZQ1)이 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)보다 높은 레벨인 경우 제1 카운팅제어신호(CNT_CTR1) 및 제2 카운팅제어신호(CNT_CTR2)는 로직하이레벨이고, 제1 카운팅인에이블신호(CNT_EN1)는 로직로우레벨로 인에이블된다. 따라서, 제1 교정전압구동부(22)는 제1 교정전압(ZQ1)의 레벨을 감소시키기 위해 풀업코드(PCODE<1:N>)를 카운팅한다. 한편, 제1 교정전압(ZQ1)이 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)보다 낮은 레벨인 경우 제1 카운팅제어신호(CNT_CTR1) 및 제2 카운팅제어신호(CNT_CTR2)는 로직로우레벨이고, 제1 카운팅인에이블신호(CNT_EN1)는 로직로우레벨로 인에이블된다. 따라서, 제1 교정전압구동부(22)는 제1 교정전압(ZQ1)의 레벨을 증가시키기 위해 풀업코드(PCODE<1:N>)를 카운팅한다. 제1 인에이블신호(EN1)는 임피던스 교정이 수행되는 구간에서 인에이블된다. 제2 인에이블신호(EN2)는 임피던스 교정이 수행되는 구간 중 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 교정이 필요한 구간에서 인에이블된다. 즉, 제2 인에이블신호(EN2)는 제1 인에이블신호(EN1)의 인에이블 구간 안에서 인에이블된다. 다만, 제1 인에이블신호(EN1) 및 제2 인에이블신호(EN2)의 인에이블 구간은 실시예에 따라서 다양하게 설정할 수 있다.
제2 교정전압구동부(26)는 제2 풀업구동부(261), 제3 비교기(262), 제4 비교기(263), 제2 카운팅인에이블신호생성부(264), 제2 카운터(265) 및 풀다운구동부(266)로 구성된다. 제2 풀업구동부(261)는 풀업코드(PCODE<1:N>)에 응답하여 제1 교정전압(ZQ2)을 풀업 구동한다. 제3 비교기(262)는 제2 교정전압(ZQ2)과 제3 기준전압(VREF3)을 비교하여 제3 카운팅제어신호(CNT_CTR3)를 생성한다. 제4 비교기(263)는 제2 교정전압(ZQ2)과 제4 기준전압(VREF4)을 비교하여 제4 카운팅제어신호(CNT_CTR4)를 생성한다. 제2 카운팅인에이블신호생성부(264)는 제3 카운팅제어신호(CNT_CTR3) 및 제4 카운팅제어신호(CNT_CTR4)의 레벨이 동일한 경우 로직로우레벨로 인에이블되는 제2 카운팅인에이블신호(CNT_EN2)를 생성한다. 제2 카운터(265)는 제2 카운팅인에이블신호(CNT_EN2)가 로직로우레벨로 입력될 때 제3 카운팅제어신호(CNT_CTR3)의 레벨에 따라 풀다운코드(NCODE<1:N>)를 카운팅한다. 풀다운구동부(266)는 풀다운코드(NCODE<1:N>)에 응답하여 제2 교정전압(ZQ2)을 풀다운 구동한다. 제2 교정전압(ZQ2)이 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)보다 높은 레벨인 경우 제3 카운팅제어신호(CNT_CTR3) 및 제4 카운팅제어신호(CNT_CTR4)는 로직하이레벨이고, 제2 카운팅인에이블신호(CNT_EN2)는 로직로우레벨로 인에이블된다. 따라서, 제2 교정전압구동부(26)는 제2 교정전압(ZQ2)의 레벨을 감소시키기 위해 풀다운코드(NCODE<1:N>)를 카운팅한다. 한편, 제2 교정전압(ZQ2)이 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)보다 낮은 레벨인 경우 제3 카운팅제어신호(CNT_CTR3) 및 제4 카운팅제어신호(CNT_CTR4)는 로직로우레벨이고, 제2 카운팅인에이블신호(CNT_EN2)는 로직로우레벨로 인에이블된다. 따라서, 제2 교정전압구동부(26)는 제1 교정전압(ZQ1)의 레벨을 증가시키기 위해 풀다운코드(NCODE<1:N>)를 카운팅한다.
제1 제어코드생성부(23)는 도 2에서 설명한 제1 제어코드생성부(13)와 구성 및 동작이 유사하고, 제1 기준전압생성부(24) 및 제2 기준전압생성부(25)는 도 3에서 설명한 제1 기준전압생성부(14)와 구성 및 동작이 유사하므로 자세한 설명은 생략한다. 다만, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 높은 레벨인 경우 제1 제어코드(CTR1<1:2>)가 1 비트만큼 업카운팅되어 레벨이 감소된 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)이 생성된다. 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 낮은 레벨인 경우에는 제1 제어코드(CTR1<1:2>)가 1 비트만큼 다운카운팅되므로, 레벨이 증가된 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)이 생성된다.
또한, 제2 제어코드생성부(27)는 도 5에서 설명한 제2 제어코드생성부(16)와 구성 및 동작이 유사하고, 제3 기준전압생성부(28) 및 제4 기준전압생성부(29)는 도 6에서 설명한 제2 기준전압생성부(17)와 구성 및 동작이 유사하므로 자세한 설명은 생략한다. 다만, 제2 교정전압(ZQ2)이 제2 목표전압(VTAR2)보다 높은 레벨인 경우 제2 제어코드(CTR2<1:2>)가 1 비트만큼 업카운팅되어 레벨이 증가된 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)이 생성된다. 제2 교정전압(ZQ2)이 제2 목표전압(VTAR2)보다 낮은 레벨인 경우에는 제2 제어코드(CTR2<1:2>)가 1 비트만큼 다운카운팅되므로, 레벨이 감소된 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)이 생성된다.
이상 살펴본 본 실시예에 따른 임피던스 교정회로는 제1 교정전압(ZQ1) 및 제2 교정전압(ZQ2)의 레벨에 따라 제1 기준전압(VREF1), 제2 기준전압(VREF2), 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)의 레벨을 조절할 수 있다. 즉, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 높은 레벨인 경우 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 레벨을 감소시키고, 제1 교정전압(ZQ1)이 제1 목표전압(VTAR1)보다 낮은 레벨인 경우 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)의 레벨을 증가시킨다. 따라서, 본 실시예에 따른 임피던스 교정회로는 제1 교정전압구동부(22) 및 제2 교정전압구동부(26)에 의한 임피던스 교정 동작 중 제1 기준전압(VREF1), 제2 기준전압(VREF2), 제3 기준전압(VREF3) 및 제4 기준전압(VREF4)의 레벨을 조절함으로써 동작 속도를 향상시킬 수 있다.
도 9는 본 발명의 실시예에 따른 임피던스 교정회로를 포함한 집적회로의 구성을 도시한 블럭도이다.
도 9에 도시된 바와 같이, 본 실시예에 따른 집적회로는 임피던스교정회로(3) 및 출력드라이버(4)로 구성된다. 임피던스교정회로(3)는 인에이블신호(EN)에 의해 설정된 구간에서 제1 목표전압(VTAR1) 및 제2 목표전압(VTAR2)의 레벨에 따라 내부에서 사용되는 기준전압의 레벨을 조절함으로써, 풀업코드(PCODE<1:N>) 및 풀풀다운코드(NCODE<1:N>)를 생성한다. 출력드라이버(4)는 풀업코드(PCODE<1:N>) 및 풀다운코드(NCODE<1:N>)에 따라 풀업구동부 및 풀다운구동부의 임피던스를 조절함으로써, 임피던스 미스 매치를 교정할 수 있다.
11: 패드 12: 제1 교정전압구동부
13: 제1 제어코드생성부 14: 제1 기준전압생성부
15: 제2 교정전압구동부 16: 제2 제어코드생성부
17: 제2 기준전압생성부 131: 제1 비교신호생성부
132: 제1 코드카운팅부 141: 제1 전압분배부
142: 제1 디코더 143: 제1 선택출력부
161: 제2 비교신호생성부 162: 제2 코드카운팅부
171: 제2 전압분배부 172: 제2 디코더
173: 제2 선택출력부

Claims (21)

  1. 제1 인에이블신호에 응답하여 구동되고, 외부저항이 연결된 패드의 제1 교정전압과 제1 기준전압을 비교하여 상기 제1 교정전압을 구동하는 제1 교정전압구동부;
    제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 제어코드를 생성하는 제1 제어코드생성부; 및
    상기 제1 제어코드에 응답하여 레벨이 조절되는 상기 제1 기준전압을 생성하는 제1 기준전압생성부를 포함하는 임피던스 교정회로.
  2. 제 1 항에 있어서, 상기 제1 교정전압구동부는
    상기 제1 교정전압과 제1 기준전압을 비교하여 제1 카운팅제어신호를 생성하는 제1 비교기;
    상기 제1 카운팅제어신호에 응답하여 풀업코드를 카운팅하는 제1 카운터; 및
    상기 풀업코드에 응답하여 상기 제1 교정전압을 풀업 구동하는 제1 풀업구동부를 포함하는 임피던스 교정회로.
  3. 제 1 항에 있어서, 상기 제2 인에이블신호는 상기 제1 인에이블신호가 인에이블되는 구간 안에서 인에이블되는 임피던스 교정회로.
  4. 제 1 항에 있어서, 상기 제1 제어코드생성부는 상기 제1 교정전압이 상기 제1 목표전압보다 높은 레벨인 경우 상기 제1 기준전압의 레벨을 감소키기 위한 상기 제1 제어코드를 생성하는 임피던스 교정회로.
  5. 제 4 항에 있어서, 상기 제1 제어코드생성부는 상기 제1 교정전압이 상기 제1 목표전압보다 낮은 레벨인 경우 상기 제1 기준전압의 레벨을 증가시키기 위한 상기 제1 제어코드를 생성하는 임피던스 교정회로.
  6. 제 5 항에 있어서, 상기 제1 제어코드생성부는
    상기 제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 비교신호를 생성하는 제1 비교신호생성부; 및
    상기 제1 비교신호에 응답하여 상기 제1 제어코드를 카운팅하는 제1 코드카운팅부를 포함하는 임피던스 교정회로.
  7. 제 1 항에 있어서, 상기 제1 기준전압생성부는
    전원전압을 전압분배하여 분배전압들을 생성하는 전압분배부;
    상기 제1 제어코드를 디코딩하여 제1 디코딩신호를 생성하는 디코더; 및
    상기 제1 디코딩신호에 응답하여 상기 분배전압들 중 하나를 상기 제1 기준전압으로 선택하여 출력하는 선택출력부를 포함하는 임피던스 교정회로.
  8. 제 1 항에 있어서,
    상기 제1 인에이블신호에 응답하여 구동되고, 제2 교정전압과 제2 기준전압을 비교하여 상기 제2 교정전압을 구동하는 제2 교정전압구동부;
    상기 제2 인에이블신호에 응답하여 구동되고, 상기 제2 교정전압과 제2 목표전압을 비교하여 제2 제어코드를 생성하는 제2 제어코드생성부; 및
    상기 제2 제어코드에 응답하여 레벨이 조절되는 상기 제2 기준전압을 생성하는 제2 기준전압생성부를 더 포함하는 임피던스 교정회로.
  9. 제 8 항에 있어서, 상기 제2 교정전압구동부는
    상기 제2 교정전압과 제2 기준전압을 비교하여 제2 카운팅제어신호를 생성하는 제2 비교기;
    상기 제2 카운팅제어신호에 응답하여 풀다운코드를 카운팅하는 제2 카운터;
    상기 풀다운코드에 응답하여 상기 제2 교정전압을 풀다운 구동하는 풀다운구동부; 및
    상기 제1 교정전압과 상기 제1 기준전압의 비교 결과 카운팅된 풀업코드에 응답하여 상기 제2 교정전압을 풀업 구동하는 제2 풀업구동부를 포함하는 임피던스 교정회로.
  10. 제 8 항에 있어서, 상기 제2 제어코드생성부는 상기 제2 교정전압이 상기 제2 목표전압보다 높은 레벨인 경우 상기 제2 기준전압의 레벨을 증가시키기 위한 상기 제2 제어코드를 생성하는 임피던스 교정회로.
  11. 제 10 항에 있어서, 상기 제2 제어코드생성부는 상기 제2 교정전압이 상기 제2 목표전압보다 낮은 레벨인 경우 상기 제2 기준전압의 레벨을 감소시키기 위한 상기 제2 제어코드를 생성하는 임피던스 교정회로.
  12. 제 11 항에 있어서, 상기 제2 제어코드생성부는
    상기 제2 인에이블신호에 응답하여 구동되고, 상기 제2 교정전압과 제2 목표전압을 비교하여 제2 비교신호를 생성하는 제2 비교신호생성부; 및
    상기 제2 비교신호에 응답하여 상기 제2 제어코드를 카운팅하는 제2 코드카운팅부를 포함하는 임피던스 교정회로.
  13. 제1 인에이블신호에 응답하여 구동되고, 외부저항이 연결된 패드의 제1 교정전압과 제1 및 제2 기준전압을 비교하여 상기 제1 교정전압을 구동하는 제1 교정전압구동부;
    제2 인에이블신호에 응답하여 구동되고, 상기 제1 교정전압과 제1 목표전압을 비교하여 제1 제어코드를 생성하는 제1 제어코드생성부; 및
    상기 제1 제어코드에 응답하여 레벨이 조절되는 상기 제1 및 제2 기준전압을 생성하는 제1 기준전압생성부를 포함하는 임피던스 교정회로.
  14. 제 13 항에 있어서, 상기 제1 교정전압구동부는
    상기 제1 교정전압과 제1 기준전압을 비교하여 제1 카운팅제어신호를 생성하는 제1 비교기;
    상기 제1 교정전압과 제1 기준전압을 비교하여 제2 카운팅제어신호를 생성하는 제2 비교기;
    상기 제1 및 제2 카운팅제어신호에 응답하여 제1 카운팅인에이블신호를 생성하는 제1 카운팅인에이블신호생성부;
    상기 제1 카운팅제어신호와 상기 제1 카운팅인에이블신호에 응답하여 풀업코드를 카운팅하는 제1 카운터; 및
    상기 풀업코드에 응답하여 상기 제1 교정전압을 풀업 구동하는 제1 풀업구동부를 포함하는 임피던스 교정회로.
  15. 제 13 항에 있어서, 상기 제2 인에이블신호는 상기 제1 인에이블신호가 인에이블되는 구간 안에서 인에이블되는 임피던스 교정회로.
  16. 제 13 항에 있어서, 상기 제1 제어코드생성부는 상기 제1 교정전압이 상기 제1 목표전압보다 높은 레벨인 경우 상기 제1 및 제2 기준전압의 레벨을 감소시키기 위한 상기 제1 제어코드를 생성하는 임피던스 교정회로.
  17. 제 16 항에 있어서, 상기 제1 제어코드생성부는 상기 제1 교정전압이 상기 제1 목표전압보다 낮은 레벨인 경우 상기 제1 및 제2 기준전압의 레벨을 증가시키기 위한 상기 제1 제어코드를 생성하는 임피던스 교정회로.
  18. 제 13 항에 있어서,
    상기 제1 인에이블신호에 응답하여 구동되고, 제2 교정전압과 제3 및 제4 기준전압을 비교하여 상기 제2 교정전압을 구동하는 제2 교정전압구동부;
    상기 제2 인에이블신호에 응답하여 구동되고, 상기 제2 교정전압과 제2 목표전압을 비교하여 제2 제어코드를 생성하는 제2 제어코드생성부; 및
    상기 제2 제어코드에 응답하여 레벨이 조절되는 상기 제2 기준전압을 생성하는 제2 기준전압생성부를 더 포함하는 임피던스 교정회로.
  19. 제 18 항에 있어서, 상기 제2 교정전압구동부는
    상기 제2 교정전압과 제3 기준전압을 비교하여 제3 카운팅제어신호를 생성하는 제1 비교기;
    상기 제2 교정전압과 제4 기준전압을 비교하여 제4 카운팅제어신호를 생성하는 제2 비교기;
    상기 제3 및 제4 카운팅제어신호에 응답하여 제2 카운팅인에이블신호를 생성하는 제2 카운팅인에이블신호생성부;
    상기 제3 카운팅제어신호와 상기 제4 카운팅인에이블신호에 응답하여 풀다운코드를 카운팅하는 제2 카운터; 및
    상기 풀다운코드에 응답하여 상기 제2 교정전압을 풀다운 구동하는 풀다운구동부; 및
    상기 제2 교정전압과 상기 제1 및 제2 기준전압의 비교 결과 카운팅된 풀업코드에 응답하여 상기 제2 교정전압을 풀업 구동하는 제2 풀업구동부를 포함하는 임피던스 교정회로.
  20. 제 18 항에 있어서, 상기 제2 제어코드생성부는 상기 제2 교정전압이 상기 제2 목표전압보다 높은 레벨인 경우 상기 제3 및 제4 기준전압의 레벨을 증가시키기 위한 상기 제2 제어코드를 생성하는 임피던스 교정회로.
  21. 제 20 항에 있어서, 상기 제2 제어코드생성부는 상기 제2 교정전압이 상기 제2 목표전압보다 낮은 레벨인 경우 상기 제3 및 제4 기준전압의 레벨을 감소시키기 위한 상기 제2 제어코드를 생성하는 임피던스 교정회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022456A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20180045253A (ko) * 2016-10-25 2018-05-04 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
KR20190029205A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5944719B2 (ja) * 2012-04-04 2016-07-05 大塚電子株式会社 配光特性測定装置および配光特性測定方法
KR102070619B1 (ko) * 2013-03-13 2020-01-30 삼성전자주식회사 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법
US9369128B1 (en) * 2014-08-15 2016-06-14 Altera Corporation Circuits and methods for impedance calibration
JP2016139921A (ja) * 2015-01-27 2016-08-04 株式会社ソシオネクスト 出力回路及び集積回路
US9484916B1 (en) * 2015-03-16 2016-11-01 Altera Corporation Adaptive on-chip termination circuitry
US9684350B2 (en) * 2015-03-27 2017-06-20 Intel Corporation Calibration scheme for improving flexibility on platform implementation
KR20170029928A (ko) * 2015-09-08 2017-03-16 에스케이하이닉스 주식회사 반도체장치 및 집적회로
US9536604B1 (en) 2016-01-06 2017-01-03 International Business Machines Corporation Impedance matching system for DDR memory
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
US10892923B2 (en) * 2018-02-08 2021-01-12 Socionext Inc. Signal output circuit, transmission circuit and integrated circuit
KR20210036582A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템
KR20210077976A (ko) * 2019-12-18 2021-06-28 에스케이하이닉스 주식회사 임피던스 조정회로 및 이를 포함하는 반도체 장치
KR20210099862A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 임피던스 캘리브레이션 회로, 그것의 임피던스 캘리브레이팅 방법 및 메모리 장치
JP6916929B1 (ja) * 2020-05-25 2021-08-11 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路
TWI742694B (zh) * 2020-05-26 2021-10-11 華邦電子股份有限公司 阻抗校正電路
JP7411811B2 (ja) 2020-09-24 2024-01-11 チャンシン メモリー テクノロジーズ インコーポレイテッド 等化回路、データ収集方法及びメモリ
JP7316459B2 (ja) * 2020-09-24 2023-07-27 チャンシン メモリー テクノロジーズ インコーポレイテッド デュアル基準電圧発生器、等化回路及びメモリ
CN114255801B (zh) * 2020-09-24 2023-09-15 长鑫存储技术有限公司 双参考电压产生器、均衡电路及存储器
CN112187214B (zh) * 2020-10-09 2022-09-27 上海安路信息科技股份有限公司 Fpga的io阻抗校准电路及其方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024244B1 (ko) * 2009-11-30 2011-03-29 주식회사 하이닉스반도체 임피던스 조절 장치
KR101110795B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW382858B (en) * 1998-03-10 2000-02-21 Winbond Elelctronics Corp Device for providing multiple reference voltages
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Necエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100879747B1 (ko) 2006-06-30 2009-01-21 주식회사 하이닉스반도체 데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치
US7688105B2 (en) * 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
KR100937951B1 (ko) * 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
KR101047062B1 (ko) * 2010-04-30 2011-07-06 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR101204672B1 (ko) * 2010-12-10 2012-11-26 에스케이하이닉스 주식회사 임피던스조절회로 및 임피던스조절방법
JP2013085126A (ja) * 2011-10-11 2013-05-09 Elpida Memory Inc 半導体装置
KR20130050818A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 반도체 장치
KR20130070250A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 임피던스 조정 회로
US9172562B2 (en) * 2012-06-18 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Calibration circuit, integrated circuit having calibration circuit, and calibration method
US9048824B2 (en) * 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024244B1 (ko) * 2009-11-30 2011-03-29 주식회사 하이닉스반도체 임피던스 조절 장치
KR101110795B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022456A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20180045253A (ko) * 2016-10-25 2018-05-04 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
KR20190029205A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로

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