KR20180045253A - 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 의한 임피던스 교정 회로는 캘리브레이션 패드가 접속되는 캘리브레이션 노드에 인가되는 변환전압과 기준전압에 응답하여 캘리브레이션 코드를 생성하고, 동작전압 모드에 기초하여 생성되는 제어신호에 응답하여 캘리브레이션 코드에 따라 생성된 전압을 캘리브레이션 노드에 인가하도록 구성되는 조정회로를 포함하고, 조정회로는 복수의 레그 회로를 포함하고, 복수의 레그 회로 중 적어도 하나의 레그 회로는 제어신호에 응답하여 선택적으로 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성될 수 있다.
Description
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부장치에서 전송되는 신호를 수신하는 수신회로와, 반도체 장치 내부의 신호를 외부장치로 전송하기 위한 송신회로를 구비한다.
반도체 메모리 장치의 수신회로 및 송신회로에서 송수신되는 신호의 스윙 폭은 반도체 메모리 장치의 속도와 관련이 있다. 즉, 반도체 메모리 장치가 고속화될수록 스윙 폭을 줄여 신호 전달에 소요되는 지연시간이 최소화되도록 한다.
신호의 스윙 폭이 줄어들면 외부 노이즈에 의한 영향이 증가할 수 있고, 반도체 메모리 장치의 인터페이스단에서 임피던스 미스매칭 현상이 발생할 수 있다.
임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화 등에 기인하여 발생한다.
따라서 데이터의 고속 전송을 보장하고 신뢰성 있는 데이터를 출력하기 위해서 임피던스 매칭이 수행되어야 한다.
최근 반도체 메모리 장치는 복수의 동작 전압에서 동작하도록 구성된다. 이 경우에도 동작 전압의 레벨 별로 임피던스 매칭을 수행할 필요가 있다.
본 기술의 실시예는 복수의 동작 전압 모드에서 임피던스 매칭을 수행할 수 있는 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 임피던스 교정 회로는 캘리브레이션 패드가 접속되는 캘리브레이션 노드에 인가되는 변환전압과 기준전압에 응답하여 캘리브레이션 코드를 생성하고, 동작전압 모드에 기초하여 생성되는 제어신호에 응답하여 상기 캘리브레이션 코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 조정회로를 포함하고, 상기 조정회로는 복수의 레그 회로를 포함하고, 상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 캘리브레이션 패드가 접속되는 캘리브레이션 노드에 인가되는 변환전압과 기준전압에 응답하여 캘리브레이션 코드를 생성하고, 동작전압 모드에 기초하여 생성되는 제어신호에 응답하여 상기 캘리브레이션 코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 임피던스 교정 회로; 및 상기 캘리브레이션 코드 및 상기 제어신호에 응답하여 임피던스값을 조정하도록 구성되는 데이터 입출력 드라이버;를 포함하고, 상기 임피던스 교정 회로는 복수의 레그 회로를 포함하며, 상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성될 수 있다.
본 기술에 의하면 동작 전압의 레벨에 따라 조정 가능한 내부 임피던스값을 가변시켜, 동작 전압 모드가 변경되어도 정확하게 임피던스 매칭을 수행할 수 있다.
도 1은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 2는 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 3은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 4는 일 실시예에 의한 디지털/아날로그 변환부의 구성도이다.
도 5 및 도 6은 실시예들에 의한 레그회로의 구성도이다.
도 7은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 8은 일 실시예에 의한 데이터 입출력 드라이버의 구성도이다.
도 9 내지 도 11은 실시예들에 의한 전자 장치의 구성도이다.
도 2는 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 3은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 4는 일 실시예에 의한 디지털/아날로그 변환부의 구성도이다.
도 5 및 도 6은 실시예들에 의한 레그회로의 구성도이다.
도 7은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 8은 일 실시예에 의한 데이터 입출력 드라이버의 구성도이다.
도 9 내지 도 11은 실시예들에 의한 전자 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 임피던스 교정 회로(10)는 패드(ZQ), 제 1 조정회로(110) 및 제 2 조정회로(120)를 포함하도록 구성될 수 있다.
패드(ZQ)는 캘리브레이션 패드이며, 캘리브레이션 노드(NZQ) 및 외부저항(RZQ) 간에 접속될 수 있다. 외부저항(RZQ)은 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건 변화에 관계 없이 일정한 저항값을 가질 수 있다. 외부저항(RZQ)의 저항값은 임피던스 교정 회로(10)가 적용되는 반도체 장치의 실시예에 따라 다양한 값으로 설정될 수 있다.
제 1 조정회로(110)는 캘리브레이션 노드(NZQ)에 인가되는 제 1 변환 전압(VDAC1)과 제 1 기준전압(VREF1)을 비교하여 제 1 제어코드(PCODE<0:N>)를 생성하고, 제어신호(EI)에 기초하여 제 1 제어코드(PCODE<0:N>)를 제 1 변환전압(VDAC1)으로 변환하도록 구성될 수 있다. 즉, 제 1 조정회로(110)는 제어신호(EI)에 기초하여 제 1 제어코드(PCODE<0:N>)에 따라 생성된 전압을 캘리브레이션 노드(NZQ)에 인가하도록 구성될 수 있다.
제 2 조정회로(120)는 제 2 변환전압(VDAC2)과 제 2 기준전압(VREF2)을 비교하여 제 2 제어코드(NCODE<0:N>)를 생성하고, 제어신호(EI)에 기초하여 제 2 제어코드(NCODE<0:N>)를 제 2 변환전압(VDAC2)으로 변환하도록 구성될 수 있다. 즉, 제 2 조정회로(120)는 제어신호(EI)에 기초하여 제 2 제어코드(NCODE<0:N>)에 따라 생성된 전압을 제 2 변환전압(VDAC2) 인가 노드에 인가하도록 구성될 수 있다.
일 실시예에서, 제어신호(EI)는 컨트롤러(미도시)로부터 제공될 수 있다. 컨트롤러는 임피던스 교정 회로(10)가 적용되는 반도체 장치의 동작 전압 모드에 따라 모드 레지스터 셋(MRS)에 기초하여 제어신호(EI)를 생성할 수 있다.
반도체 장치가 예를 들어 1.2V 또는 1.8V에서 동작할 수 있다고 가정한다. 반도체 장치가 1.2V로 동작하는 제 1 동작 전압 모드 및 반도체 장치가 1.8V로 동작하는 제 2 동작 전압 모드에서, 각기 다른 내부 임피던스로 제 1 변환전압(VDAC1) 및 제 2 변환전압(VDAC2)을 생성하도록 제어신호(EI)를 생성할 수 있다.
즉, 일 실시예에 의한 임피던스 교정 회로(10)는 반도체 장치의 동작 전압 모드에 따라 생성되는 제어신호(EI)에 의해, 동작 전압 모드 별로 각기 다른 내부 임피던스를 갖도록 구성될 수 있다.
따라서, 임피던스 교정 회로(10)의 캘리브레이션 저항(RON)은 제어신호(EI) 및 제어코드(PCODE<0:N>, NCODE<0:N>)에 따라 결정될 수 있다.
도 2는 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 임피던스 교정 회로(20)는 제 1 조정회로(210), 제 2 조정회로(220) 및 펄스 발생부(PGEN, 230)를 포함할 수 있다.
제 1 조정회로(210)는 제 1 비교부(2101), 제 2 비교부(2103), 제 1 로직회로(2105), 제 1 카운터(2107) 및 제 1 DA 변환부(2109)를 포함할 수 있다.
제 1 비교부(2101)는 임피던스 조정신호(CAL_OPER)의 활성화 구간 동안 제 1 기준전압(VREFA)과 제 1 변환전압(VDAC1)을 비교하도록 구성될 수 있다.
제 2 비교부(2103)는 임피던스 조정신호(CAL_OPER)의 활성화 구간 동안 제 2 기준전압(VREFB)과 제 1 변환전압(VDAC1)을 비교하도록 구성될 수 있다.
제 1 로직회로(2105)는 제 1 비교부(2101)와 제 1 비교부(2103)의 출력을 조합하여 카운트 인에이블 신호(CNT_ENb)를 출력하도록 구성될 수 있다.
제 1 카운터(2107)는 제 1 로직회로(2105)에서 제공되는 카운트 인에이블 신호(CNT_ENb)에 따라 구동되며, 카운트 클럭 신호(CLK_CNT)에 응답하여 제 1 및 제 2 비교부(2101, 2103)의 출력 신호에 기초하여 제 1 제어코드(PCODE<0:N>)를 증가 또는 감소시키도록 구성될 수 있다.
제 1 DA 변환부(2109)는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 응답하여 내부 임피던스를 결정하여, 제 1 제어코드(PCODE<0:N>)에 따른 전압을 제 1 변환전압(VDAC1) 인가 노드에 인가하도록 구성될 수 있다. 일 실시예에서, 제 1 DA 변환부(2109)는 풀업 구동부일 수 있다. 이 경우 제 1 DA 변환부(2109)는 각각 적어도 하나의 PMOS 트랜지스터를 포함하는 복수의 레그(Leg) 회로를 포함할 수 있다. 각 레그회로를 구성하는 PMOS 트랜지스터의 게이트 단자에 제 1 제어코드(PCODE<0:N>)가 한 비트씩 인가될 수 있다. 아울러, 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 1 변환전압(VDAC1) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이를 위해 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 캘리브레이션 노드(NZQ)에 선택적으로 접속될 수 있다.
즉, 제 1 DA 변환부(2109)를 구성하는 복수의 레그회로에 의해 결정되는 내부 임피던스는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 따라 결정될 수 있다. 따라서 동작 전압 모드에 따라 제 1 DA 변환부(2109)의 내부 임피던스가 가변될 수 있다.
제 2 조정회로(220)는 제 3 비교부(2201), 제 4 비교부(2203), 제 2 로직회로(2205), 제 2 카운터(2207), 제 2 DA 변환부(2208) 및 제 3 DA 변환부(2209)를 포함할 수 있다.
제 3 비교부(2201)는 임피던스 조정신호(CAL_OPER)의 활성화 구간 동안 제 1 기준전압(VREFA)과 제 2 변환전압(VDAC2)을 비교하여 출력하도록 구성될 수 있다.
제 4 비교부(2203)는 임피던스 조정신호(CAL_OPER)의 활성화 구간 동안 제 2 기준전압(VREFB)과 제 2 변환전압(VDAC2)을 비교하여 출력하도록 구성될 수 있다.
제 2 로직회로(2205)는 제 3 비교부(2201)와 제 4 비교부(2203)의 출력을 조합하여 카운트 인에이블 신호(CNT_ENb)를 출력하도록 구성될 수 있다.
제 2 카운터(2207)는 제 2 로직회로(2205)에서 제공되는 카운트 인에이블 신호(CNT_ENb)에 따라 구동되며, 카운트 클럭 신호(CLK_CNT)에 응답하여 제 3 및 제 4 비교부(2201, 2203)의 출력 신호에 기초하여 제 2 제어코드(NCODE<0:N>)를 증가 또는 감소시키도록 구성될 수 있다.
제 2 DA 변환부(2208)는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 응답하여 내부 임피던스가 결정되도록 구성될 수 있다. 제 2 DA 변환부(2208)는 실질적으로 제 1 DA 변환부(2109)와 동일한 구성을 가질 수 있으며, 제 1 DA 변환부(2109)의 임피던스를 복제하도록 구성될 수 있다.
따라서, 제 2 DA 변환부(2208)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 출력노드에 접속될 수 있다.
제 3 DA 변환부(2209)는 제어신호(EI) 및 제 2 제어코드(NCODE<0:N>)에 응답하여 내부 임피던스를 결정하여, 제 2 제어코드(NCODE<0:N>)에 따른 전압을 제 2 변환전압(VDAC2) 인가 노드에 인가하도록 구성될 수 있다. 일 실시예에서, 제 3 DA 변환부(2209)는 풀다운 구동부일 수 있고, 이 경우 제 3 DA 변환부(2209)는 각각 적어도 하나의 NMOS 트랜지스터를 포함하는 복수의 레그회로를 포함할 수 있다. 각 레그회로를 구성하는 NMOS 트랜지스터의 게이트 단자에 제 2 제어코드(NCODE<0:N>)가 한 비트씩 인가될 수 있다.
제 3 DA 변환부(2209)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 출력노드에 접속될 수 있다.
즉, 제 3 DA 변환부(2209)를 구성하는 복수의 레그회로에 의해 결정되는 내부 임피던스는 제어신호(EI) 및 제 2 제어코드(NCODE<0:N>)에 따라 결정될 수 있다. 따라서 동작 전압 모드에 따라 제 3 DA 변환부(2209)의 내부 임피던스가 가변될 수 있다.
펄스 발생부(PGEN, 230)는 임피던스 조정 명령(ZQC) 및 클럭 신호(CLK)를 입력받아 임피던스 조정신호(CAL_OPER) 및 카운트 클럭 신호(CLK_CNT)를 생성하도록 구성될 수 있다.
도 3은 일 실시예에 의한 임피던스 교정 회로의 구성도이다.
도 3에 도시한 임피던스 교정 회로는 제 1 조정회로(310) 및 제 2 조정회로(320)를 포함하도록 구성될 수 있다.
제 1 조정회로(310)는 제 1 비교부(3101), 제 1 카운터(3103) 및 제 1 DA 변환부(3105)를 포함하도록 구성될 수 있다. 제 2 조정회로(320)는 제 2 비교부(3201), 제 2 카운터(3203), 제 2 DA 변환부(3205) 및 제 3 DA 변환부(3207)를 포함하도록 구성될 수 있다.
제 1 비교부(3101)는 제 1 기준전압(VREF1)과 제 1 변환전압(VDAC1)을 비교하여 제 1 비교신호(CNT1)를 생성하도록 구성될 수 있다.
제 1 카운터(3103)는 제 1 비교신호(CNT1)에 응답하여 제 1 제어코드(PCODE<0:N>)를 증가 또는 감소시키도록 구성될 수 있다.
제 1 DA 변환부(3105)는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 응답하여 내부 임피던스를 결정하여, 제 1 제어코드(PCODE<0:N>)를 제 1 변환전압(VDAC1)으로 변환하도록 구성될 수 있다.
일 실시예에서, 제 1 DA 변환부(3105)는 풀업 구동부일 수 있고, 이 경우 제 1 DA 변환부(3105)는 각각 적어도 하나의 PMOS 트랜지스터를 포함하는 복수의 레그회로를 포함할 수 있다. 각 레그회로를 구성하는 PMOS 트랜지스터의 게이트 단자에 제 1 제어코드(PCODE<0:N>)가 한 비트씩 인가될 수 있다.
제 1 DA 변환부(3105)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 1 변환전압(VDAC1) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 캘리브레이션 노드(NZQ)에 선택적으로 접속될 수 있다.
즉, 제 1 DA 변환부(3105)를 구성하는 복수의 레그회로에 의해 결정되는 내부 임피던스는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 따라 결정될 수 있다. 따라서 동작 전압 모드에 따라 제 1 DA 변환부(3105)의 내부 임피던스가 가변될 수 있다.
제 2 비교부(3201)는 제 2 기준전압(VREF2)과 제 2 변환전압(VDAC2)을 비교하여 제 2 비교신호(CNT2)를 생성하도록 구성될 수 있다.
제 2 카운터(3203)는 제 2 비교신호(CNT2)에 응답하여 제 2 제어코드(NCODE<0:N>)를 증가 또는 감소시키도록 구성될 수 있다.
제 2 DA 변환부(3205)는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 응답하여 내부 임피던스가 결정되도록 구성될 수 있다. 제 2 DA 변환부(3205)는 실질적으로 제 1 DA 변환부(3105)와 동일한 구성을 가질 수 있으며, 제 1 DA 변환부(3105)의 임피던스를 복제하도록 구성될 수 있다.
따라서, 제 2 DA 변환부(3205)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 제 2 변환전압(VDAC2) 출력노드에 선택적으로 접속될 수 있다.
즉, 제 2 DA 변환부(3205)를 구성하는 복수의 레그회로에 의해 결정되는 내부 임피던스는 제어신호(EI) 및 제 1 제어코드(PCODE<0:N>)에 따라 결정될 수 있다. 따라서 동작 전압 모드에 따라 제 2 DA 변환부(3205)의 내부 임피던스가 가변될 수 있다.
제 3 DA 변환부(3207)는 제어신호(EI) 및 제 2 제어코드(NCODE<0:N>)에 응답하여 내부 임피던스를 결정하여, 제 2 제어코드(NCODE<0:N>)를 제 2 변환전압(VDAC2)으로 변환하도록 구성될 수 있다. 일 실시예에서, 제 3 DA 변환부(3207)는 풀다운 구동부일 수 있고, 이 경우 제 3 DA 변환부(3207)는 각각 적어도 하나의 NMOS 트랜지스터를 포함하는 복수의 레그회로를 포함할 수 있다. 각 레그회로를 구성하는 NMOS 트랜지스터의 게이트 단자에 제 2 제어코드(NCODE<0:N>)가 한 비트씩 인가될 수 있다.
제 3 DA 변환부(3207)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 2 변환전압(VDAC2) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다. 이에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그는 제어신호(EI)에 응답하여 제 2 변환전압(VDAC2) 출력노드에 선택적으로 접속될 수 있다.
즉, 제 3 DA 변환부(3207)를 구성하는 복수의 레그회로에 의해 결정되는 내부 임피던스는 제어신호(EI) 및 제 2 제어코드(NCODE<0:N>)에 따라 결정될 수 있다. 따라서 동작 전압 모드에 따라 제 3 DA 변환부(3207)의 내부 임피던스가 가변될 수 있다.
도 2 또는 도 3에 도시한 임피던스 교정 회로(20, 30)의 동작을 설명하면 다음과 같다.
제 1 DA 변환부(2109, 3105)를 구성하는 복수의 레그회로 중 적어도 어느 하나의 레그회로는 제어신호(EI)에 응답하여 선택적으로 제 1 변환전압(VDAC1) 생성에 관여하도록 구성되는 복수의 레그를 포함할 수 있다.
동작전압 모드에 따라 결정되는 제어신호(EI)에 따라 적어도 하나의 레그회로에 포함되는 복수의 레그 중 적어도 하나가 캘리브레이션 노드(NZQ)에 접속되고, 제 1 제어코드(PCODE<0:N>)에 따라 각 레그회로의 인에이블 여부가 결정되어 즉, 온 또는 오프되어 제 1 DA 변환부(2109, 3105)의 임피던스 값을 조절한다. 조절된 임피던스 값은 캘리브레이션 노드(NZQ)에 영향을 주고, 결과적으로 제 1 변환전압(VDAC1)의 레벨을 변경시킨다. 이러한 풀업 캘리브레이션 동작은 제 1 DA 변환부(2109, 3105)의 임피던스 값이 외부저항(RZQ)의 임피던스와 같아질 때까지 제 1 조정회로(210, 310)에 의해 반복되게 된다.
풀다운 캘리브레이션 동작은 풀업 캘리브레이션 동작과 유사하게 제 2 변환전압(VDAC2)이 제 2 기준전압(VREF2)과 같아지도록 수행된다.
제 1 제어코드(PCODE<0:N>)는 제 2 DA 변환부(2208, 3205)로 입력되어 제 2 DA 변환부(3205)의 임피던스 값이 제 1 DA 변환부(2109, 3105)의 임피던스 값을 복제하게 된다.
제 3 DA 변환부(2209, 3207)를 구성하는 복수의 레그회로 중 적어도 하나의 레그회로에 포함된 복수의 레그 중 적어도 하나가 제어신호(EI)에 응답하여 제 2 변환전압(VDAC2) 출력노드에 접속되고, 제 2 제어코드(NCODE<0:N>)에 따라 각 레그회로가 온/오프하여 제 3 DA 변환부(2209, 3207)의 임피던스 값을 조절한다.
결국 캘리브레이션 동작이 완료되면 외부저항(RZQ)과 제 1 DA 변환부(2109, 3105)가 동일한 임피던스 값을 갖도록 제 1 제어코드(PCODE<0:N>)가 생성되고, 제 2 DA 변환부(2208, 3208)와 제 3 DA 변환부(2209. 3207)가 동일한 임피던스 값을 갖도록 제 2 제어코드(NCODE<0:N>)가 생성된다.
제 1 제어코드(PCODE<0:N>) 및 제 2 제어코드(NCODE<0:N>)는 캘리브레이션 코드라 지칭할 수 있다. 캘리브레이션 코드(PCODE<0:N>, NCODE<0:N>)는 데이터 입출력을 위한 인터페이스 노드를 터미네이션하는 터미네이션 회로로 전달되어 터미네이션 회로의 임피던스 값을 조절한다.
도 2 및 도 3에 도시한 임피던스 교정 회로(20, 30)의 구성은 일 예일 뿐이며, 캘리브레이션 노드(NZQ)의 전압과 기준전압(VREFA/VREFB, VREF1/VREF2)의 비교에 따라 캘리브레이션 코드(PCODE<0:N>, NCODE<0:N>)를 생성하고, 캘리브레이션 코드(PCODE<0:N>, NCODE<0:N>) 및 제어신호(EI)에 응답하여 내부 임피던스가 결정되어 임피던스 매칭을 수행할 수 있는 회로 구성이라면 어느 것이든지 채용 가능함은 물론이다.
도 4는 일 실시예에 의한 디지털/아날로그 변환부의 구성도이다.
도 4에 도시한 DA 변환부(40)는 도 2 및 도 3에 도시한 제 1 내지 제 3 DA 변환부(2109, 2208, 2209, 3105, 3205, 3207)에 적용될 수 있다.
도 4를 참조하면, 일 실시예에 의한 DA 변환부(40)는 제어코드(CODE<0:N>)에 응답하여 온/오프되는 복수의 레그회로(410-0~410-N)를 포함할 수 있다.
복수의 레그회로(410-0~410-N) 중 적어도 하나, 예를 들어 모드별 레그회로(410-0)는 제어신호(EI)에 응답하여 출력노드(NODE)의 전위 레벨 결정에 선택적으로 관여하는 복수의 레그(412, 414)를 포함할 수 있다.
일 실시예에서, 모드별 레그회로(410-0)는 제 1 레그(412), 제 2 레그(414) 및 선택부(416)를 포함할 수 있다.
제 1 레그(412) 및 제 2 레그(414)는 동일한 제어코드(CODE<0>)에 응답하여 인에이블 여부가 결정될수 있다.
선택부(416)는 제어신호(EI)에 응답하여 제 1 레그(412) 및 제 2 레그(414) 중 어느 하나가 선택적으로 출력노드(NODE)에 접속되도록 제어할 수 있다.
도 4에 도시한 DA 변환부(40)가 제 1 DA 변환부(2109, 3105)인 경우, 출력노드(NODE)는 캘리브레이션 노드(ZNQ) 즉, 제 1 변환전압(VDAC1) 출력노드일 수 있다. 도 4에 도시한 DA 변환부(40)가 제 2 DA 변환부(2208, 3205)인 경우 출력노드(NODE)는 제 2 변환전압(VDAC2) 출력노드일 수 있다.
도 5는 일 실시예에 의한 레그회로의 구성도로서, 제 1 DA 변환부(2109, 3105) 또는 제 2 DA 변환부(2208, 3205)에 구비되어 제어신호(EI)의 제어를 받는 모드별 레그회로의 일 예시도이다.
도 5를 참조하면, 일 실시예에 의한 모드별 레그회로(50)는 제 1 레그(512), 제 2 레그(514) 및 선택부(516)를 포함할 수 있다.
제 1 및 제 2 레그(512, 514)는 동일한 제어코드(CODE<x>)에 의해 온 또는 오프될 수 있다. 그리고, 선택부(516)는 제어신호(EI)에 응답하여 제 1 레그(512) 또는 제 2 레그(514)를 출력노드(제 1 변환전압(VDAC1) 출력노드 또는 제 2 변환전압(VDAC2) 출력노드)에 선택적으로 접속시키도록 구성될 수 있다.
제 1 레그(512) 및 제 2 레그(514)는 각기 다른 저항값을 가질 수 있다. 따라서, 동일한 제어코드(CODE<x>)가 입력되더라도 출력노드(VDAC1, VDAC2)에 어떤 레그가 접속되는지에 따라 모드별 레그회로(50)의 저항값이 달라지고, 결과적으로 DA 변환부(40)의 내부 임피던스가 달라지게 된다.
한편, 도 4에 도시한 DA 변환부(40)가 제 3 DA 변환부(2209, 3207)인 경우 출력노드(NODE)는 제 2 변환전압(VDAC2) 출력노드일 수 있다.
도 6은 일 실시예에 의한 모드별 레그회로의 구성도로서, 제 3 DA 변환부(2209, 3107)에 구비되어 제어신호(EI)의 제어를 받는 모드별 레그회로(60)의 일 예시도이다.
도 6을 참조하면, 일 실시예에 의한 모드별 레그회로(60)는 제 1 레그(612), 제 2 레그(614) 및 선택부(616)를 포함할 수 있다.
제 1 및 제 2 레그(612, 614)는 동일한 제어코드(CODE<y>)에 의해 온 또는 오프될 수 있다. 그리고, 선택부(616)는 제어신호(EI)에 응답하여 제 1 레그(612) 또는 제 2 레그(614)를 제 2 변환전압(VDAC2) 출력노드에 선택적으로 접속시키도록 구성될 수 있다.
제 1 레그(612) 및 제 2 레그(614)는 각기 다른 저항값을 가질 수 있다. 따라서, 동일한 제어코드(CODE<y>)가 입력되더라도 출력노드(VDAC2)에 어떤 레그가 접속되는지에 따라 모드별 레그회로(60)의 저항값이 달라지고, 결과적으로 DA 변환부(40)의 내부 임피던스가 달라지게 된다.
복수의 레그회로 중 적어도 하나를 예를 들어 도 5 및 도 6과 같이 모드별 레그회로(50, 60)로 구성하고, 제어신호(EI)에 응답하여 모드별 레그회로(50, 60)에 포함되는 복수의 레그(512/514, 612/614) 중 어느 하나를 출력 노드(VDAC1, VDAC2)에 선택적으로 접속시킬 수 있다.
제어신호(EI)는 동작전압 모드에 따라 결정되는 신호이고, 복수의 레그(512/514, 612/614) 각각이 서로 다른 저항값을 가지므로, DA 변환부(40)에 동일한 제어코드(CODE<0:N>)가 인가되더라도 동작전압 모드에 따라 DA 변환부(40)로부터 생성되는 임피던스 값이 달라질 수 있다.
도 7은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 반도체 메모리 장치(70)는 컨트롤러(710), 임피던스 교정 회로(720) 및 데이터 입출력 드라이버(730)를 포함할 수 있다.
컨트롤러(710)는 외부장치(예를 들어, 호스트)의 요청에 응답하여 반도체 메모리 장치(70)를 제어할 수 있다. 컨트롤러(710)는 외부장치의 요청 없이, 내부적인 요청에 따라 반도체 메모리 장치(70)를 제어할 수도 있다.
임피던스 교정 회로(720)는 캘리브레이션 패드(ZQ)에 전기적으로 접속될 수 있다. 임피던스 교정 회로(720)는 컨트롤러(710)의 제어에 따라 외부저항(RZQ)의 저항값에 따라 제어코드(PCODE<0:N>), NCODE<0:N>)를 생성할 수 있다. 또한, 컨트롤러(710)로부터 제공되는 제어신호(EI) 및 제어코드(PCODE<0:N>), NCODE<0:N>)에 따라 캘리브레이션 저항(RON)을 결정하여 임피던스값을 조정하도록 구성된다.
임피던스 교정 회로(720)는 예를 들어 도 1 내지 도 3 중 어느 하나로 구성될 수 있다. 따라서, 임피던스 교정 회로(720)는 반도체 메모리 장치(70)의 다양한 동작전압 모드에서 컨트롤러(710)로부터 제공되는 제어신호(EI)에 응답하여 임피던스 매칭 동작을 수행할 수 있다.
데이터 입출력 드라이버(730)는 입력 데이터(DIN)를 수신할 수 있다. 그리고, 데이터 입출력 드라이버(730)는 임피던스 교정 회로(720)로부터 제공되는 제어코드(PCODE<0:N>, NCODE<0:N>)에 따라 입력 데이터(DIN)를 구동하여 출력 데이터(DOUT)를 생성할 수 있다.
임피던스 교정 회로(720)로부터 제공되는 제어코드(PCODE<0:N>, NCODE<0:N>)에 따라 데이터 입출력 드라이버(730)의 터미네이션 저항값(RTT)이 결정될 수 있다. 따라서, 출력 데이터(DOUT)에 대응하는 임피던스 값과, 출력 데이터(DOUT)가 인터페이스되는 외부 장치의 임피던스 값이 실질적으로 동일하게 교정될 수 있다.
도 8은 일 실시예에 의한 데이터 입출력 드라이버의 구성도이다.
도 8을 참조하면, 일 실시예에 의한 데이터 입출력 드라이버(80)는 프리 풀업 드라이버(810), 메인 풀업 드라이버(820), 프리 풀다운 드라이버(830) 및 메인 풀다운 드라이버(840)를 포함할 수 있다.
프리 풀업 드라이버(810)는 임피던스 교정 회로(720)로부터 제공되는 제 1 제어코드(PCODE<0:N>)와 입력 데이터(DIN)에 응답하여 풀업 제어신호(PUCONT<0:N>)를 생성하도록 구성될 수 있다.
프리 풀다운 드라이버(830)는 임피던스 교정 회로(720)로부터 제공되는 제 2 제어코드(NCODE<0:N>)와 입력 데이터(DIN)에 응답하여 풀다운 제어신호(PDCONT<0:N>)를 생성하도록 구성될 수 있다.
메인 풀업 드라이버(820)는 제어신호(EI) 및 풀업 제어신호(PUCONT<0:N>)에 응답하여 임피던스를 교정하고, 메인 풀다운 드라이버(840)는 제어신호(EI) 및 풀다운 제어신호(PDCONT<0:N>)에 응답하여 임피던스를 교정하여 출력 데이터(DOUT)를 생성하도록 구성된다.
즉, 메인 풀업 드라이버(820)는 출력 데이터(DOUT)에 대한 풀업 구동을 수행하며, 풀업 제어신호(PUCONT<0:N>)에 의해 메인 풀업 드라이버(820)의 구동력이 조절된다. 메인 풀다운 드라이버(840)는 출력 데이터(DOUT)에 대한 풀다운 구동을 수행하며, 풀다운 제어신호(PDCONT<0:N>)에 의해 메인 풀다운 드라이버(840)의 구동력이 조절된다.
일 실시예에서, 메인 풀업 드라이버(820)는 실질적으로 제 1 DA 변환부(2109, 3105)와 동일한 구성을 가질 수 있고, 메인 풀다운 드라이버(840)는 실질적으로 제 3 DA 변환부(2209, 3207)와 동일한 구성을 가질 수 있으나 이에 한정되지 않는다.
도 9 내지 도 11은 실시예들에 의한 전자 장치의 구성도이다.
도 9에 도시한 전자 장치(90)는 메모리 컨트롤러(910) 및 반도체 메모리 장치(920)를 포함할 수 있다.
메모리 컨트롤러(910)는 호스트의 요구에 응답하여 반도체 메모리 장치(920)를 액세스 하도록 구성되며, 이를 위해 프로세서(911), 동작 메모리(913), 호스트 인터페이스(915) 및 메모리 인터페이스(917)를 구비할 수 있다.
프로세서(911)는 메모리 컨트롤러(910)의 전반적인 동작을 제어하고, 동작 메모리(913)는 메모리 컨트롤러(910)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.
호스트 인터페이스(915)는 호스트와 메모리 컨트롤러(910) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(917)는 메모리 컨트롤러(910)와 반도체 메모리 장치(920)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.
반도체 메모리 장치(920)는 예를 들어, 도 1 내지 도 3에 도시한 임피던스 교정 회로(10, 20, 30) 중 어느 하나를 포함할 수 있다. 즉, 반도체 메모리 장치(920)는 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
한편, 도 9에 도시한 전자 장치(90)은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
또한, 메모리 컨트롤러(910)에 구비되는 동작 메모리 또한 예를 들어 도 1 내지 도 3에 도시한 임피던스 교정 회로(10, 20, 30) 중 어느 하나를 포함할 수 있다.
도 10에 도시한 전자 장치(100)은 프로세서(1101), 메모리 컨트롤러(1103), 반도체 메모리 장치(1105), 입출력 장치(1107) 및 기능모듈(1100)을 포함할 수 있다.
메모리 컨트롤러(1103)는 프로세서(1101)의 제어에 따라 반도체 메모리 장치(1105)의 데이터 처리 동작, 예를 들어 프로그램, 리드 등의 동작을 제어할 수 있다.
반도체 메모리 장치(1105)에 프로그램된 데이터는 프로세서(1101) 및 메모리 컨트롤러(1103)의 제어에 따라 입출력 장치(1107)를 통해 출력될 수 있다. 이를 위해 입출력 장치(1107)는 디스플레이 장치, 스피커 장치 등과 같은 출력장치를 포함할 수 있다. 입출력 장치(1107)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(1101)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(1101)에 의해 처리될 데이터를 입력할 수 있다.
다른 실시예에서, 메모리 컨트롤러(1103)는 프로세서(1101)의 일부로 구현되거나 프로세서(1101)와 별도의 칩셋으로 구현될 수 있다.
반도체 메모리 장치(1105)는 예를 들어 도 1 내지 도 3에 도시한 임피던스 교정 회로(10, 20, 30) 중 어느 하나를 포함할 수 있다. 따라서, 반도체 메모리 장치(1105)는 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
기능모듈(1100)은 도 10에 도시한 전자 장치(100)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 10에는 통신모듈(1109)과 이미지 센서(1111)를 그 예로 나타내었다.
통신모듈(1109)은 전자 장치(100)가 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.
이미지 센서(1111)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(1101) 및 메모리 컨트롤러(1103)로 전달한다.
통신모듈(1109)을 구비한 경우, 도 10의 전자 장치(100)는 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(1111)를 구비한 경우 전자 장치(100)는 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 장치(PC, 노트북, 이동통신 단말기 등)일 수 있다.
도 11에 도시한 전자 장치(200)는 카드 인터페이스(2101), 메모리 컨트롤러(2103) 및 반도체 메모리 장치(2105)를 포함할 수 있다.
도 11에 도시한 전자 장치(200)은 메모리 카드 또는 스마트 카드의 예시도로, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.
카드 인터페이스(2101)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(2103) 사이에서 데이터 교환을 인터페이싱한다. 일 실시예에서, 카드 인터페이스(2101)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 컨트롤러(2103)는 반도체 메모리 장치(2105)와 카드 인터페이스(2101) 사이에서 데이터 교환을 제어한다.
반도체 메모리 장치(2105)는 예를 들어, 도 1 내지 도 3에 도시한 임피던스 교정 회로(10, 20, 30) 중 어느 하나를 포함할 수 있다. 따라서, 복수의 동작 전압 모드에서 임피던스 매칭 동작을 수행하도록 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 20, 30 : 임피던스 교정 회로
40 : DA 변환부
50, 60 : 모드별 레그회로
70 : 반도체 메모리 장치
80 : 데이터 입출력 드라이버
40 : DA 변환부
50, 60 : 모드별 레그회로
70 : 반도체 메모리 장치
80 : 데이터 입출력 드라이버
Claims (12)
- 캘리브레이션 패드가 접속되는 캘리브레이션 노드에 인가되는 변환전압과 기준전압에 응답하여 캘리브레이션 코드를 생성하고, 동작전압 모드에 기초하여 생성되는 제어신호에 응답하여 상기 캘리브레이션 코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 조정회로를 포함하고,
상기 조정회로는 복수의 레그 회로를 포함하고, 상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성되는 임피던스 교정회로; - 제 1 항에 있어서,
상기 캘리브레이션 코드는 제 1 제어코드 및 제 2 제어코드를 포함하고,
상기 조정회로는, 상기 캘리브레이션 노드에 인가되는 제 1 변환전압과 제 1 기준전압에 응답하여 상기 제 1 제어코드를 생성하고, 상기 제어신호에 응답하여 상기 제 1 제어코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 제 1 조정회로; 및
제 2 변환전압과 제 2 기준전압에 응답하여 상기 제 2 제어코드를 생성하고, 상기 제어신호에 기초하여 상기 제 2 제어코드에 따라 생성된 전압을 상기 제 2 변환전압 인가노드에 인가하도록 구성되는 제 2 조정회로;
를 포함하도록 구성되는 임피던스 교정 회로. - 제 2 항에 있어서,
상기 제 1 조정회로는, 상기 제 1 기준전압과 상기 제 1 변환전압에 기초하여 상기 제 1 제어코드를 생성하는 제 1 카운터; 및
상기 제 1 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 1 디지털/아날로그 변환부;
를 포함하도록 구성되는 임피던스 교정 회로. - 제 3 항에 있어서,
상기 제 1 디지털/아날로그 변환부는 복수의 레그 회로를 포함하고,
상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성되는 임피던스 교정 회로. - 제 2 항에 있어서,
상기 제 2 조정회로는, 상기 제 2 기준전압과 상기 제 2 변환전압에 기초하여 상기 제 2 제어코드를 생성하는 제 2 카운터;
상기 제 1 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 2 디지털/아날로그 변환부; 및
상기 제 2 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 3 디지털/아날로그 변환부;
를 포함하도록 구성되는 임피던스 교정 회로. - 제 5 항에 있어서,
상기 제 2 디지털/아날로그 변환부 및 상기 제 3 디지털/아날로그 변환부 각각은 복수의 레그 회로를 포함하고,
상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 제 2 변환전압 인가 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성되는 임피던스 교정 회로. - 제 1 항에 있어서,
상기 적어도 하나의 레그 회로는, 상기 캘리브레이션 코드 중 어느 한 비트의 코드에 의해 인에이블 여부가 결정되는 제 1 레그;
상기 어느 한 비트의 코드에 의해 인에이블 여부가 결정되는 제 2 레그; 및
상기 제어신호에 응답하여 상기 제 1 레그 및 상기 제 2 레그를 상기 변환전압 출력노드에 선택적으로 접속시키는 선택부;
를 포함하도록 구성되는 임피던스 교정 회로. - 캘리브레이션 패드가 접속되는 캘리브레이션 노드에 인가되는 변환전압과 기준전압에 응답하여 캘리브레이션 코드를 생성하고, 동작전압 모드에 기초하여 생성되는 제어신호에 응답하여 상기 캘리브레이션 코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 임피던스 교정 회로; 및
상기 캘리브레이션 코드 및 상기 제어신호에 응답하여 임피던스값을 조정하도록 구성되는 데이터 입출력 드라이버;를 포함하고,
상기 임피던스 교정 회로는 복수의 레그 회로를 포함하며, 상기 복수의 레그 회로 중 적어도 하나의 레그 회로는 상기 제어신호에 응답하여 선택적으로 상기 캘리브레이션 노드에 접속되도록 구성되는 복수의 레그를 포함하도록 구성되는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 캘리브레이션 코드는 제 1 제어코드 및 제 2 제어코드를 포함하고,
상기 임피던스 교정 회로는, 상기 캘리브레이션 노드에 인가되는 제 1 변환전압과 제 1 기준전압에 응답하여 상기 제 1 제어코드를 생성하고, 상기 제어신호에 기초하여 상기 제 1 제어코드에 따라 생성된 전압을 상기 캘리브레이션 노드에 인가하도록 구성되는 제 1 조정회로; 및
제 2 변환전압과 제 2 기준전압에 응답하여 상기 제 2 제어코드를 생성하고, 상기 제어신호에 기초하여 상기 제 2 제어코드를 상기 제 2 변환전압 인가 노드에 인가하도록 구성되는 제 2 조정회로;
를 포함하도록 구성되는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 조정회로는, 제 1 기준전압과 상기 제 1 변환전압에 기초하여 상기 제 1 제어코드를 생성하는 제 1 카운터; 및
상기 제 1 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 1 디지털/아날로그 변환부;
를 포함하도록 구성되는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 2 조정회로는, 제 2 기준전압과 상기 제 2 변환전압에 기초하여 상기 제 2 제어코드를 생성하는 제 2 카운터;
상기 제 1 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 2 디지털/아날로그 변환부; 및
상기 제 2 제어코드 및 상기 제어신호에 응답하여 임피던스 값이 결정되는 제 3 디지털/아날로그 변환부;
를 포함하도록 구성되는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 적어도 하나의 레그 회로는, 상기 캘리브레이션 코드 중 어느 한 비트의 코드에 의해 인에이블 여부가 결정되는 제 1 레그;
상기 어느 한 비트의 코드에 의해 인에이블 여부가 결정되는 제 2 레그; 및
상기 제어신호에 응답하여 상기 제 1 레그 및 상기 제 2 레그를 상기 변환전압 출력노드에 선택적으로 접속시키는 선택부;
를 포함하도록 구성되는 반도체 메모리 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3868943A1 (en) | 2020-02-20 | 2021-08-25 | LG Electronics Inc. | Laundry treating apparatus and method for controlling the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102310508B1 (ko) * | 2017-09-12 | 2021-10-08 | 에스케이하이닉스 주식회사 | 임피던스 조절 회로 및 이를 포함하는 집적 회로 |
| KR20190036259A (ko) | 2017-09-27 | 2019-04-04 | 에스케이하이닉스 주식회사 | 캘리브레이션 회로를 이용하는 전송 장치, 이를 포함하는 반도체 장치 및 시스템 |
| KR102526624B1 (ko) * | 2018-05-08 | 2023-04-28 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10659258B1 (en) | 2018-11-19 | 2020-05-19 | International Business Machines Corporation | Matching transmitter impedance to receiver termination using an average of transmitter output voltage samples |
| US10529390B1 (en) | 2018-11-30 | 2020-01-07 | Micron Technology, Inc. | Reduction of ZQ calibration time |
| KR20220114135A (ko) * | 2021-02-08 | 2022-08-17 | 에스케이하이닉스 주식회사 | 캘리브레이션 동작을 수행하는 반도체 장치 및 이를 이용하는 반도체 시스템 |
| CN113261063B (zh) * | 2021-03-31 | 2023-05-02 | 长江存储科技有限责任公司 | 存储器设备中的zq电阻器校准电路及其校准方法 |
| US11922996B2 (en) * | 2021-10-04 | 2024-03-05 | Micron Technology, Inc. | Apparatuses, systems, and methods for ZQ calibration |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080211534A1 (en) * | 2007-03-02 | 2008-09-04 | Hynix Semiconductor Inc. | Impedance matching circuit and semiconductor memory device with the same |
| KR20110131695A (ko) * | 2010-05-31 | 2011-12-07 | 주식회사 하이닉스반도체 | 임피던스 조절 장치 |
| KR20120065105A (ko) * | 2010-12-10 | 2012-06-20 | 에스케이하이닉스 주식회사 | 임피던스조절회로 및 임피던스조절방법 |
| KR20130050821A (ko) * | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 임피던스 조절회로 및 이를 포함하는 반도체 장치 |
| KR20140003077A (ko) * | 2012-06-29 | 2014-01-09 | 에스케이하이닉스 주식회사 | 임피던스 교정회로 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897255B1 (ko) * | 2007-04-12 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법 |
| KR100879783B1 (ko) * | 2007-06-26 | 2009-01-22 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 |
| KR101045086B1 (ko) * | 2009-06-08 | 2011-06-29 | 주식회사 하이닉스반도체 | 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치 |
| KR101046242B1 (ko) * | 2009-06-30 | 2011-07-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 및 이를 이용한 반도체 장치 |
| JP2011187115A (ja) * | 2010-03-08 | 2011-09-22 | Elpida Memory Inc | 半導体装置 |
| KR101094984B1 (ko) * | 2010-03-31 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 집적회로의 임피던스 조정 장치 |
| KR101069733B1 (ko) * | 2010-07-02 | 2011-10-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 |
| KR20120004145A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 임피던스 미스매칭을 줄이는 임피던스 매칭회로 |
| KR101110795B1 (ko) * | 2010-10-15 | 2012-02-27 | 주식회사 하이닉스반도체 | 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치 |
| JP5635459B2 (ja) * | 2011-07-11 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| KR20130050818A (ko) * | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 임피던스 조절 회로 및 이를 포함하는 반도체 장치 |
| US9337807B2 (en) * | 2014-09-30 | 2016-05-10 | Qualcomm Incorporated | Output driver circuit with auto-equalization based on drive strength calibration |
| KR20160138627A (ko) | 2015-05-26 | 2016-12-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치, 이를 위한 임피던스 조절 회로 및 방법 |
| KR102363346B1 (ko) * | 2015-08-20 | 2022-02-16 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
-
2016
- 2016-10-25 KR KR1020160139145A patent/KR102635549B1/ko active IP Right Grant
-
2017
- 2017-02-03 US US15/424,547 patent/US10083763B2/en active Active
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080211534A1 (en) * | 2007-03-02 | 2008-09-04 | Hynix Semiconductor Inc. | Impedance matching circuit and semiconductor memory device with the same |
| KR20110131695A (ko) * | 2010-05-31 | 2011-12-07 | 주식회사 하이닉스반도체 | 임피던스 조절 장치 |
| KR20120065105A (ko) * | 2010-12-10 | 2012-06-20 | 에스케이하이닉스 주식회사 | 임피던스조절회로 및 임피던스조절방법 |
| KR20130050821A (ko) * | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 임피던스 조절회로 및 이를 포함하는 반도체 장치 |
| KR20140003077A (ko) * | 2012-06-29 | 2014-01-09 | 에스케이하이닉스 주식회사 | 임피던스 교정회로 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3868943A1 (en) | 2020-02-20 | 2021-08-25 | LG Electronics Inc. | Laundry treating apparatus and method for controlling the same |
| EP4245906A2 (en) | 2020-02-20 | 2023-09-20 | LG Electronics Inc. | Laundry treating apparatus |
Also Published As
| Publication number | Publication date |
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| KR102635549B1 (ko) | 2024-02-13 |
| CN107978331B (zh) | 2021-06-25 |
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