JP2006066833A - 抵抗値補償方法、抵抗値補償機能を有する回路、回路の抵抗値試験方法,抵抗値補償プログラム及び回路の抵抗値試験プログラム - Google Patents
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Abstract
【解決手段】 複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するODT回路200であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。
【選択図】 図4
Description
31n−0:31n−1:31n−2:31n−3:31n−4:31n−5
=32n−0:32n−1:32n−2:32n−3:32n−4:32n−5
=32p−0:32p−1:32p−2:32p−3:32p−4:32p−5
=32:16:8:4:2:1
又は、
31n−0:31n−1:31n−2:31n−3:31n−4:31n−5
=32n−0:32n−1:32n−2:32n−3:32n−4:32n−5
=32p−0:32p−1:32p−2:32p−3:32p−4:32p−5
=1:2:4:8:16:32
このように構成する場合、ODT回路200を構成するトランジスタについても同様に、夫々がターンオンされた際に得られる抵抗値が以下の比となるように構成することにより、共通する制御信号によって同等の抵抗値が実現され得る。
21n−0:21n−1:21n−2:21n−3:21n−4:21n−5
=21p−0:21p−1:21p−2:21p−3:21p−4:21p−5
=32:16:8:4:2:1
又は、
21n−0:21n−1:21n−2:21n−3:21n−4:21n−5
=21p−0:21p−1:21p−2:21p−3:21p−4:21p−5
=1:2:4:8:16:32
この抵抗値変化に伴い、図6に示す比較回路1(35)の出力がある時点で遷移する。レジスタ(N)11はこの比較回路1の出力データCOMPNが遷移した時点の制御情報をラッチする。この比較回路出力が遷移する時点は、可変抵抗群1の抵抗値が外部抵抗(基準抵抗400)と略等しい抵抗値に設定された時点と一致し、もってこれと同等の構成を有する可変抵抗値2の抵抗値も同様に基準抵抗400の抵抗値と略等しく設定された時点と一致する。
(付記1)
半導体素子の抵抗値を補償するための方法であって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなる方法。
(付記2)
更に、付記1に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記1に記載の複数の半導体素子の組み合わせを決定する段階とよりなる付記1に記載の方法。
(付記3)
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタにより更新する段階よりなる付記1又は2に記載の方法。
(付記4)
前記所定のクロックの周波数は、付記1に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記3に記載の方法。
(付記5)
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記1に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記1に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記2に記載の方法。
(付記6)
付記1に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5の半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4の半導体素子の組み合わせを決定する段階と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5の半導体素子の組み合わせを決定する段階とよりなる付記1乃至5のうちの何れかに記載の方法。
(付記7)
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなり、
前記抵抗値実現部は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる動作を実行することを特徴とする抵抗値補償機能を有する回路。
(付記8)
更に、付記7に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段にて得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記7に記載の複数の半導体素子の組み合わせを決定する手段とよりなる付記7に記載の回路。
(付記9)
前記複数の半導体素子の組み合わせを所定のクロックによって更新されるカウンタを含む付記7又は8に記載の回路。
(付記10)
前記所定のクロックの周波数は、付記7に記載の複数の半導体素子の組み合わせによって実現される抵抗値を適用する回路の動作クロックの周波数よりも充分低く設定することを特徴とする付記9に記載の回路。
(付記11)
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記7に記載の複数の半導体素子の組み合わせを決定する手段は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する処理を複数回実行して得られた半導体素子の組み合わせの情報を平均する平均化手段を有し、
平均化手段にて平均化された情報に基づいて付記7に記載の複数の半導体素子の組み合わせを決定することを特徴とする付記8に記載の回路。
(付記12)
付記7に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
前記手段にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する手段と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5の半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する手段と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する手段と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する手段とを含む付記7乃至11のうちの何れかに記載の回路。
(付記13)
半導体素子の抵抗値を補償するための処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階をコンピュータに実行させるため命令よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなるプログラム。
(付記14)
更に、付記13に記載の複数の半導体素子とは別に設けた比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階で得られた当該所望の抵抗値と同等の抵抗値を実現する半導体素子の組み合わせの情報を用いて付記13に記載の複数の半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令よりなる付記13に記載のプログラム。
(付記15)
前記比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する際の半導体素子の組み合わせの情報を用いて付記13に記載の複数の半導体素子の組み合わせを決定する段階は、前記比較用の複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階を複数回実行して得られた半導体素子の組み合わせの情報を平均し、平均化された情報に基づいて付記13に記載の複数の半導体素子の組み合わせを決定する段階よりなる付記14に記載のプログラム。
(付記16)
付記13に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する段階と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令を含む付記13乃至15の内の何れかに記載のプログラム。
(付記17)
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験するための方法であって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階よりなる方法。
(付記18)
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記17に記載の方法。
(付記19)
付記17に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階とよりなる付記17又は18に記載の方法。
(付記20)
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階をコンピュータに実行させるための命令よりなるプログラム。
(付記21)
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、半導体素子の所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定する段階と、
前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階とよりなる付記20に記載のプログラム。
(付記22)
付記20に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階をコンピュータに実行させるための命令を含む付記20又は21に記載のプログラム。
11,12 レジスタ
13,14 平均化部
30 可変抵抗部
34,35 比較回路
40 カウンタ
42 カウンタ
200 ODT回路
300 ODT制御回路
400 基準抵抗
Claims (10)
- 半導体素子の抵抗値を補償するための方法であって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなる方法。 - 請求項1に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子,第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する段階と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する段階とよりなる請求項1に記載の方法。 - 複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなり、
前記抵抗値実現部は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる動作を実行することを特徴とする抵抗値補償機能を有する回路。 - 請求項3に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子,第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する手段と、
前記手段にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する手段と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する手段と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する手段と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する手段とを含む請求項3に記載の回路。 - 半導体素子の抵抗値を補償するための処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階をコンピュータに実行させるため命令よりなり、
前記段階は、組み合わせるべき複数の半導体素子を順次選択することにより、選択された半導体素子によって実現される抵抗値を順次変化させる段階よりなるプログラム。 - 前記請求項5に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせ第4半導体素子、第5半導体素子よりなり、
一方の導電型の第4半導体素子に対応する同じ導電型の第1の比較用の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する段階と、
前記段階にて得られた第1の比較用の半導体素子の組み合わせの情報に基づいて更に同じ導電型の第2の比較用の半導体素子の組み合わせを決定する段階と、
当該決定された第2の比較用の半導体素子の組み合わせによって実現される抵抗値と同等の抵抗値を、他方の導電型である第5半導体素子に対応するこれと同じ導電型の第3の比較用の半導体素子の組み合わせによって実現する段階と、
前記第2の比較用の半導体素子の組み合わせの情報に基づいて前記一方の導電型である第4半導体素子の組み合わせを決定する段階と、
前記第3の比較用の半導体素子の組み合わせの情報に基づいて前記他方の導電型である第5半導体素子の組み合わせを決定する段階とをコンピュータに実行させるための命令を含む請求項5に記載のプログラム。 - 複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験するための方法であって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階よりなる方法。 - 前記請求項7に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階とよりなる請求項7に記載の方法。 - 複数の半導体素子の組み合わせによって所望の抵抗値と同等の抵抗値を実現する抵抗値実現部よりなる回路を試験する処理の制御をコンピュータに実行させるためのプログラムであって、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階をコンピュータに実行させるための命令よりなるプログラム。 - 請求項9に記載の複数の半導体素子は、互いに異なる導電型の半導体素子の対の組み合わせよりなり、
複数の半導体素子の組み合わせによって実現し得る抵抗値の範囲が所望の抵抗値を含むか否かを検証する段階は、一方の導電型の半導体素子につき、所定の第1の組み合わせによって実現される抵抗値が所望の抵抗値より高いか否かを判定し、前記所定の第1の組み合わせよりも低い抵抗値を実現する半導体素子の所定の第2の組み合わせによって実現される抵抗値が所望の抵抗値より低いか否かを判定する段階と、
他方の導電型の半導体素子につき、前記一方の半導体素子の前記所定の第1の組み合わせよりも高い抵抗値を実現する所定の第3の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第1の組み合わせによって実現される抵抗値よりも高いか否かを判定し、前記一方の半導体素子の前記所定の第2の組み合わせよりも低い抵抗値を実現する所定の第4の組み合わせによって実現される抵抗値が、前記一方の半導体素子の前記所定の第2の組み合わせによって実現される抵抗値よりも低いか否かを判定する段階をコンピュータに実行させるための命令を含む請求項9に記載のプログラム。
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