JP2009284427A - 半導体装置及び半導体装置の制御方法 - Google Patents

Abstract

【課題】並列する配線に伝達される信号の波形品質の低下を抑制すること。
【解決手段】半導体装置の出力回路２３は、出力部４１ａ，４１ｂと調整部４２を有する。出力部４１ａ，４１ｂは、内部信号Ｓａ０，Ｓｂ０に基づいて、互いに隣接する２つの伝送路１１ａ，１１ｂのそれぞれに外部信号Ｄｏ０，Ｄｏ１を出力する。隣接する伝送路１１ａ，１１ｂの特性インピーダンスは、それぞれの伝送路１１ａ，１１ｂに出力される外部信号Ｄｏ０．Ｄｏ１、即ち内部信号Ｓａ０，Ｓｂ０の遷移に応じて変動する。調整部４２は、各出力部４１ａ，４１ｂから伝送路１１ａ，１１ｂに出力する信号Ｓａ０，Ｓｂ０の遷移状態を検出し、その検出結果に基づいて各出力部４１ａ，４１ｂの出力インピーダンスを調整する調整信号を生成する。
【選択図】図２

Description

半導体装置及び半導体装置の制御方法に関するものである。

従来、電子機器の回路は、基板上に搭載された複数の半導体装置や抵抗等の素子を、基板に形成した配線にて接続することにより構成されている。単一又は複数の機能を有する半導体装置間は、アドレス信号やデータ信号等の複数ビットからなる信号を伝送する配線により接続されている。例えば、システムＬＳＩやＳｏＣ(System on Chip)などの半導体装置は、データを格納するためのメモリと、各種信号（クロック信号、コマンドを構成する複数の制御信号、アドレス信号、データ信号）を伝達する複数の配線により接続されている。

上記の基板において、アドレス信号やデータ信号を伝送する複数の配線は、並列して形成されることが多い。並行に形成された配線により伝達される信号間には、クロストークが発生する。このため、隣接する配線の信号間のクロストークにより両信号に発生するタイミング変動を、ドライバに供給するクロック信号を制御することにより抑制する技術が提案されている（例えば、特許文献１参照）。

ところで、半導体装置又はメモリに搭載されたドライバの出力インピーダンスを、半導体装置の端子とメモリの端子間の伝送路における特性インピーダンスに調整することは、高速な信号伝送を行ううえで重要となる。図１８に示すように、出力インピーダンスと特性インピーダンスが一致している場合（実線Ｌ１）に比べ、両インピーダンスが一致していない場合には、一点鎖線Ｌ２や二点鎖線Ｌ３で示すように、伝送路の受信端における信号波形に歪みが生じる、所謂波形品質が低下する。

出力インピーダンス調整方法としては、例えば、ＤＤＲ２−ＳＤＲＡＭの機能として規定されているインピーダンス較正（Off Chip Driver Calibration 以下、ＯＣＤという）を用いる方法がある。ＤＤＲ２−ＳＤＲＡＭに接続されたシステムＬＳＩ等の半導体装置は、ＯＣＤを用いることにより、半導体製造プロセスのばらつき、電源電圧のばらつき、温度のばらつきに応じて、ＤＤＲ２−ＳＤＲＡＭの出力インピーダンスを較正することができる。
特開２００２−０９４４８９号公報

しかしながら、半導体装置間を接続するとともに並列に形成された複数の配線における特性インピーダンスは、図１７の一点鎖線と二点鎖線で示すように、隣接する配線により伝達される信号のレベル変化に応じて変動する。配線間隔（配線ピッチ）が狭い２つの配線における特性インピーダンスの変動量は、間隔が広い２つの配線における変動量よりも大きい。従って、高集積化された基板ほど、特性インピーダンスの変動量が大きくなる。

上記のＯＣＤを用いたインピーダンスの較正は、信号の送信側の出力インピーダンスを所定の値（一定値）に調整するものである。従って、配線を通過する信号のレベル変動による特性インピーダンスの変化には対応できない。

この半導体装置及び半導体装置の制御方法で、並列する配線に伝達される信号の波形品質の低下を抑制することを目的とする。

この半導体装置は、互いに隣接する複数の配線のそれぞれに信号を出力する複数の出力部と、隣接する配線に出力される信号の遷移状態を検出し、その検出結果に基づいて各出力部の出力インピーダンスを調整する調整部と、を有する。

この半導体装置によれば、隣接する配線の特性インピーダンスは、それぞれの配線に出力される信号の遷移に応じて変動する。従って、各配線に出力する信号の遷移状態に応じて出力部の出力インピーダンスを調整することで、信号の遷移により互いの信号に影響するクロストークによる特性インピーダンスの変化による信号の波形品質の低下を抑制する。

開示の半導体装置及び半導体装置の制御方法は、並列する配線に伝達される信号の波形品質の低下を抑制することができるという効果を奏する。

（第一実施形態）
以下、第一実施形態を図１〜図８に従って説明する。
図１に示すように、基板１０には、半導体装置２０，３０が実装されている。第１の半導体装置２０は例えばシステムＬＳＩであり、第２の半導体装置３０は例えばメモリである。両半導体装置２０，３０は複数の伝送路１１により接続されている。これらの伝送路１１は、基板１０に形成された配線である。複数の伝送路１１よりなる第１の伝送路群１２は、例えばイネーブル信号等の複数の制御信号を伝達するものであり、並列に形成されている。複数の伝送路１１よりなる第２の伝送路群１３は、例えば複数ビットのデータ信号を伝達するものであり、並列に形成されている。複数の伝送路１１よりなる第３の伝送路群１４は、例えば複数ビットのアドレス信号を伝達するものであり、並列に形成されている。

第１の半導体装置２０は、内部回路２１と入出力回路２２とを含む。内部回路２１は、多数のシステム機能として動作する１つ又は複数の回路ブロック、論理回路、アナログ回路等を含む。入出力回路２２は、内部回路２１から出力される内部信号に応答して外部信号を半導体装置２０の外部に出力する出力回路と、外部から半導体装置２０に供給される外部信号に応答して内部信号を内部回路２１に出力する入力回路を含む。

第２の半導体装置３０は、入出力回路３１と内部回路３２とを含む。入出力回路３１は、外部から半導体装置３０に供給される外部信号に応答して内部信号を内部回路３２に出力する入力回路と、内部回路３２から出力される内部信号に応答して外部信号を半導体装置３０の外部に出力する出力回路を含む。内部回路３２は、コマンドデコーダ、セルアレイ、等を含む。

第１の半導体装置２０の入出力回路２２は、図２に示す出力回路２３を含む。この出力回路２３は、２つの信号Ｓａ０，Ｓｂ０を半導体装置２０の外部に出力するための回路である。出力回路２３は、図１に示す内部回路２１から出力される内部信号Ｓａ０，Ｓｂ０に応答して伝送路１１ａ，１１ｂに外部信号Ｄｏ０，Ｄｏ１をそれぞれ出力する。更に、出力回路２３は、内部信号Ｓａ０，Ｓｂ０のレベル変化に応答して伝送路１１ａ，１１ｂに対する出力インピーダンスを変更する機能を有している。

出力回路２３は、第１の内部信号（第１信号）Ｓａ０に応答して第１の外部信号（第１信号）Ｄｏ０を第１配線としての第１の伝送路１１ａに出力する第１出力部４１ａと、第２の内部信号（第２信号）Ｓｂ０に応答して第１の外部信号（第２信号）Ｄｏ１を第２配線としての第２の伝送路１１ｂに出力する第２出力部４１ｂと、第１出力部４１ａと第２出力部４１ｂの出力インピーダンスを調整する調整部４２を有している。

第１出力部４１ａは、複数段（本実施形態では２段）のレジスタ５１ａ，５２ａとドライバ回路５５ａとを含む。両レジスタ５１ａ，５２ａにはクロック信号ＣＬＫが入力される。また、初段のレジスタ５１ａには、内部信号Ｓａ０が入力される。レジスタ５１ａは、所定レベル（例えばＨレベル）のクロック信号ＣＬＫに応答して内部信号Ｓａ０を保持するとともに、その保持したレベルの信号Ｓａ１を次段のレジスタ５２ａに出力する。２段目（最終段）のレジスタ５２ａは、前段のレジスタ５１ａと同じレベル（Ｈレベル）のクロック信号ＣＬＫに応答して前段のレジスタ５１ａから出力される信号Ｓａ１を保持するとともに、その保持したレベルの信号Ｓａ２をドライバ回路５５ａに出力する。

ドライバ回路５５ａは、信号Ｓａ２に応答して、その信号Ｓａ２と等しいレベルの第１の外部信号Ｄｏ０を出力する。従って、２段目（最終段）のレジスタ５２ａは、ドライバ回路５５ａが出力している外部信号Ｄｏ０と等しいレベルの信号を保持する。

そして、最終段のレジスタ５２ａは、クロック信号ＣＬＫに応答して初段のレジスタ５１ａから出力される信号Ｓａ１を保持する。言い換えると、初段のレジスタ５１ａは、次のクロック信号ＣＬＫに応答して次段のレジスタ５２ａが保持する信号を保持し出力する。つまり、初段のレジスタ５１ａは、次にドライバ回路５５ａから出力される信号と等しいレベルの信号を保持する。

尚、信号のレベルは、信号の電位を論理的に示す、つまり信号の電位を相対的に示すものであり、電位を示すものではない。レジスタ５１ａ，５２ａの動作電圧とドライバ回路５５ａの動作電圧が異なる場合でも、２つの電圧レベルのうち、相対的に高い電圧レベルをＨレベル、相対的に低い電圧レベルをＬレベルという。

第２出力部４１ｂは、複数段（本実施形態では２段）のレジスタ５１ｂ，５２ｂとドライバ回路５５ｂとを含む。両レジスタ５１ｂ，５２ｂにはクロック信号ＣＬＫが入力される。また、初段のレジスタ５１ｂには、内部信号Ｓｂ０が入力される。レジスタ５１ｂは、所定レベル（例えばＨレベル）のクロック信号ＣＬＫに応答して内部信号Ｓｂ０を保持するとともに、その保持したレベルの信号Ｓｂ１を次段のレジスタ５２ｂに出力する。２段目（最終段）のレジスタ５２ｂは、前段のレジスタ５１ｂと同じレベル（Ｈレベル）のクロック信号ＣＬＫに応答して前段のレジスタ５１ｂから出力される信号Ｓｂ１を保持するとともに、その保持したレベルの信号Ｓｂ２をドライバ回路５５ｂに出力する。

ドライバ回路５５ｂは、信号Ｓｂ２に応答して、その信号Ｓｂ２と等しいレベルの第２の外部信号Ｄｏ１を出力する。従って、２段目（最終段）のレジスタ５２ｂは、ドライバ回路５５ｂが出力している外部信号Ｄｏ１と等しいレベルの信号を保持する。

そして、最終段のレジスタ５２ｂは、クロック信号ＣＬＫに応答して初段のレジスタ５１ｂから出力される信号Ｓｂ１を保持する。言い換えると、初段のレジスタ５１ｂは、次のクロック信号ＣＬＫに応答して次段のレジスタ５２ｂが保持する信号を保持し出力する。つまり、初段のレジスタ５１ｂは、次にドライバ回路５５ｂから出力される信号と等しいレベルの信号を保持する。

調整部４２には、第１出力部４１ａのレジスタ５１ａ，５２ａから出力される信号Ｓａ１，Ｓａ２が入力される。上記したように、信号Ｓａ２のレベルはドライバ回路５５ａが出力している外部信号Ｄｏ０のレベルと等しく、信号Ｓａ１のレベルは次にドライバ回路５５ａが出力する外部信号Ｄｏ０のレベルと等しい。従って、信号Ｓａ２と信号Ｓａ１は、外部信号Ｄｏ０の遷移状態を示す。また、信号Ｓａ２のレベルと等しい外部信号Ｄｏ０の後に、信号Ｓａ１のレベルと等しい外部信号Ｄｏ０を出力する。従って、信号Ｓａ１は、遷移後の信号レベルを示す。このため、調整部４２は、信号Ｓａ１，Ｓａ２のレベルに基づいて、第１の外部信号Ｄｏ０の遷移状態を検出する。

同様に、調整部４２には、第２出力部４１ｂのレジスタ５１ｂ，５２ｂから出力される信号Ｓｂ１，Ｓｂ２が入力される。上記したように、信号Ｓｂ２のレベルはドライバ回路５５ｂが出力している外部信号Ｄｏ１のレベルと等しく、信号Ｓｂ１のレベルは次にドライバ回路５５ｂが出力する外部信号Ｄｏ１のレベルと等しい。従って、信号Ｓｂ２と信号Ｓｂ１は、外部信号Ｄｏ１の遷移状態を示す。また、信号Ｓｂ２のレベルと等しい外部信号Ｄｏ１の後に、信号Ｓｂ１のレベルと等しい外部信号Ｄｏ１を出力する。従って、信号Ｓｂ１は、遷移後の信号レベルを示す。このため、調整部４２は、信号Ｓｂ１，Ｓｂ２のレベルに基づいて、第２の外部信号Ｄｏ１の遷移状態を検出する。

更に、調整部４２は、第１出力部４１ａのレジスタ５１ａから出力される信号Ｓａ１と、第２出力部４１ｂのレジスタ５１ｂから出力される信号Ｓｂ１に基づいて、次に両ドライバ回路５５ａ，５５ｂから出力される外部信号Ｄｏ０，Ｄｏ１のレベルを比較し、外部信号Ｄｏ０，Ｄｏ１が同じレベルか否か、つまりレベル状態を検出する。

そして、調整部４２は、比較結果と第１及び第２の外部信号Ｄｏ０，Ｄｏ１の遷移状態に基づいて調整信号Ｃｓａ，Ｃｓｂを生成し、その調整信号Ｃｓａ，Ｃｓｂを第１及び第２のドライバ回路５５ａ，５５ｂにそれぞれ出力する。第１及び第２のドライバ回路５５ａ，５５ｂは、それぞれ供給される調整信号Ｃｓａ，Ｃｓｂに応答して出力インピーダンスを変更する。

上記の遷移状態とレベル状態は、第１の伝送路１１ａにて伝達される第１の外部信号Ｄｏ０と、第２の伝送路１１ｂにて伝達される第２の外部信号Ｄｏ１との間で相互に影響するクロストークに対応している。つまり、調整部４２は、２つの伝送路１１ａ，１１ｂにて伝達される外部信号Ｄｏ０，Ｄｏ１の間のクロストークを検出する。そして、調整部４２は、検出したクロストークに応じた調整信号Ｃｓａ，Ｃｓｂをそれぞれのドライバ回路５５ａ，５５ｂに出力する。両ドライバ回路５５ａ，５５ｂは、それぞれ調整信号Ｃｓａ，Ｃｓｂに応答して出力インピーダンスを変更する。

調整部４２は、クロストークモード検出回路（以下、単に検出回路という）６１と、コード発生回路６２とを含む。検出回路６１は、信号Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２に基づいて、第１の伝送路１１ａにて伝達される第１の外部信号Ｄｏ０と、第２の伝送路１１ｂにて伝達される第２の外部信号Ｄｏ１との間のクロストークモードを検出する。クロストークモードは、両信号Ｄｏ０，Ｄｏ１のレベルが同じように変化する同相遷移モード、両信号Ｄｏ０，Ｄｏ１のレベルが互いに逆に変化する逆相遷移モード、両信号Ｄｏ０，Ｄｏ１のうちの少なくとも一方のレベルが変化しない非遷移モードである。

例えば、両信号Ｄｏ０，Ｄｏ１が遷移し、且つ両信号Ｄｏ０，Ｄｏ１が同じレベルの場合、両信号Ｄｏ０，Ｄｏ１は同相にて遷移する、即ち、同相遷移モードである。また、両信号Ｄｏ０，Ｄｏ１が遷移し、且つ両信号Ｄｏ０，Ｄｏ１のレベルが異なる場合、両信号Ｄｏ０，Ｄｏ１は逆相にて遷移する、即ち、逆相遷移モードである。

検出回路６１は、両信号Ｄｏ０，Ｄｏ１の遷移状態とレベル状態に基づいて、上記の何れのモードかを検出する。コード発生回路６２は、検出回路６１にて検出されたモードに応じたコードを生成する。コードは複数のビットからなり、コード発生回路６２は、生成したコードを各ドライバ回路５５ａ，５５ｂに出力する。即ち、調整部４２が出力する調整信号Ｃｓａ，Ｃｓｂは、複数ビットの信号である。

検出回路６１は、図３に示す複数の比較回路７１ａ，７１ｂ，７２から構成される。比較回路７１ａは、初段のレジスタ５１ａから出力される信号Ｓａ１のレベルと、最終段のレジスタ５２ａから出力される信号Ｓａ２のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ１ａを出力する。比較回路７１ｂは、初段のレジスタ５１ｂから出力される信号Ｓｂ１のレベルと、最終段のレジスタ５２ｂから出力される信号Ｓｂ２のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ１ｂを出力する。比較回路７２は、第１出力部４１ａの初段のレジスタ５１ａから出力される信号Ｓａ１のレベルと、第２出力部４１ｂの初段のレジスタ５１ｂから出力される信号Ｓｂ１のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ２を出力する。

例えば、各比較回路７１ａ，７１ｂ，７２は、排他的論理和（ＥＸＯＲ）回路であり、２つの入力信号のレベルが同じ場合にはＬレベル（論理情報「０」）の信号を出力し、２ｔの入力信号のレベルが異なる場合にはＨレベル（論理情報「１」）の信号を出力する。

コード発生回路６２には、各比較回路７１ａ，７１ｂ，７２から出力される検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２が入力される。また、コード発生回路６２には、両出力部４１ａ，４１ｂの最終段のレジスタ５２ａ，５２ｂから出力される信号Ｓａ２，Ｓｂ２、つまり両ドライバ回路５５ａ，５５ｂから出力される外部信号Ｄｏ０，Ｄｏ１のレベルと等しいレベルの信号が入力される。

コード発生回路６２は、各検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２と、第１出力部４１ａの出力信号Ｓａ２とに基づいて、第１のドライバ回路５５ａに供給する調整コードを生成する。同様に、コード発生回路６２は、各検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２と、第２出力部４１ｂの出力信号Ｓｂ２とに基づいて、第２のドライバ回路５５ｂに供給する調整コードを生成する。

図４は、コード発生回路６２が生成する調整コードの一例を示すブロック図であり、図５はドライバ回路の一構成例を示す。
図４に示すように、コード発生回路６２は、各検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２と、第１出力部４１ａの出力信号Ｓａ２とを論理演算して、４ビットの調整コードＵｓ０，Ｕｗ０，Ｄｓ０，Ｄｗ０を生成する。同様に、コード発生回路６２は、各検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２と、第２出力部４１ｂの出力信号Ｓｂ２とを論理演算して、４ビットの調整コードＵｓ１，Ｕｗ１，Ｄｓ１，Ｄｗ１を生成する。

図５に示すように、出力信号Ｓａ２は、インバータ回路８１ａ，８１ｂに入力される。インバータ回路８１ａ，８１ｂの出力端子は、それぞれトランジスタＴ１ａ，Ｔ１ｂのゲートに接続されている。

また、出力信号Ｓａ２は、ナンド回路８２ａとノア回路８２ｂに入力される。ナンド回路８２ａにはインバータ回路８３により調整コードＵｗ０を論理反転した信号が入力され、ノア回路８２ｂには調整コードＤｗ０が入力される。ナンド回路８２ａの出力端子はトランジスタＴ２ａのゲートに接続され、ノア回路８２ｂの出力端子はトランジスタＴ２ｂのゲートに接続されている。

また、出力信号Ｓａ２は、ナンド回路８４ａとノア回路８４ｂに入力される。ナンド回路８４ａには調整コードＵｓ０が入力され、ノア回路８４ｂにはインバータ回路８５により調整コードＤｓ０を論理反転した信号が入力される。ナンド回路８４ａの出力端子はトランジスタＴ３ａのゲートに接続され、ノア回路８４ｂの出力端子はトランジスタＴ３ｂのゲートに接続されている。

トランジスタＴ１ａ，Ｔ２ａ，Ｔ３ａはＰチャネルＭＯＳトランジスタであり、高電位電源Ｖddと出力端子Ｐｏとの間に並列に接続されている。トランジスタＴ１ｂ，Ｔ２ｂ，Ｔ３ｂはＮチャネルＭＯＳトランジスタであり、出力端子Ｐｏと低電位電源Ｖssとの間の並列に接続されている。

上記のように構成されたドライバ回路５５ａは、出力信号Ｓａ２に応答して、高電位電源Ｖddに接続された第１のトランジスタ群（Ｔ１ａ，Ｔ２ａ，Ｔ３ａ）をオンし、低電位電源Ｖssに接続された第２のトランジスタ群（Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ）をオフすることによりＨレベルの外部信号Ｄｏ０を出力する。また、同様に、ドライバ回路５５ａは、出力信号Ｓａ２に応答して、高電位電源Ｖddに接続された第１のトランジスタ群（Ｔ１ａ，Ｔ２ａ，Ｔ３ａ）をオフし、低電位電源Ｖssに接続された第２のトランジスタ群（Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ）をオンすることによりＬレベルの外部信号Ｄｏ０を出力する。

更に、ドライバ回路５５ａは、調整コードに応じて、第１のトランジスタ群を構成するトランジスタのうち、オンするトランジスタ、即ち出力端子Ｐｏと高電位電源Ｖddとを接続するトランジスタの数を変更する。出力端子Ｐｏと高電位電源Ｖddとの間を接続するトランジスタの数は、出力端子Ｐｏに対する出力インピーダンスに対応する。同様に、ドライバ回路５５ａは、調整コードに応じて、第２のトランジスタ群を構成するトランジスタのうち、オンするトランジスタ、即ち出力端子Ｐｏと低電位電源Ｖssとを接続するトランジスタの数を変更する。出力端子Ｐｏと低電位電源Ｖssとの間を接続するトランジスタの数は、出力端子Ｐｏに対する出力インピーダンスに対応する。

即ち、ドライバ回路５５ａは、出力信号Ｓａ２と調整コードＵｗ０，Ｕｓ０に応答して、出力端子Ｐｏと高電位電源Ｖddとの間のオンしたトランジスタの数を変更することにより、Ｈレベルの外部信号Ｄｏ０を出力する際の出力インピーダンスを変更する。また、ドライバ回路５５ａは、出力信号Ｓａ２と調整コードＤｗ０，Ｄｓ０に応答して出力端子Ｐｏと低電位電源Ｖssとの間のオンしたトランジスタの数を変更することにより、Ｌレベルの外部信号Ｄｏ０を出力する際の出力インピーダンスを変更する。

尚、トランジスタＴ１ｂ，Ｔ１ｂは、出力信号Ｓａ２のみに応答してオンオフする。
トランジスタＴ２ａは出力信号Ｓａ２と調整コードＵｗ０に応答してオンオフし、トランジスタＴ２ｂは、出力信号Ｓａ２と調整コードＤｗ０に応答してオンオフする。

更に、トランジスタＴ２ａは、調整コードＵｗ０がＬレベルの時に出力信号Ｓａ２に応答してオンオフし、調整コードＵｗ０がＨレベルの時にオフする。トランジスタＴ２ｂは、調整コードＤｗ０がＬレベルの時に出力信号Ｓａ２に応答してオンオフし、調整コードＤｗ０がＨレベルの時にオフする。

トランジスタＴ３ａは出力信号Ｓａ２と調整コードＵｓ０に応答してオンオフし、トランジスタＴ３ｂは、出力信号Ｓａ２と調整コードＤｓ０に応答してオンオフする。
更に、トランジスタＴ３ａは、調整コードＵｓ０がＬレベルの時にオフし、調整コードＵｓ０がＨレベルの時に出力信号Ｓａ２に応答してオンオフする。トランジスタＴ３ｂは、調整コードＤｓ０がＬレベルの時にオフし、調整コードＤｗ０がＨレベルの時に出力信号Ｓａ２に応答してオンオフする。

従って、ドライバ回路５５ａは、全ての調整コードがＬレベルのとき、出力信号Ｓａ２に応答して、高電位電源Ｖddに接続された２つのトランジスタＴ１ａ，Ｔ２ａと、低電位電源Ｖssに接続された２つのトランジスタＴ１ｂ，Ｔ２ｂを、相補的にオンオフする。この状態をデフォルト設定（初期設定）とする。そして、Ｈレベルの調整コードＵｗ０，Ｄｗ０は、オンするトランジスタの数を初期設定より少なくする、即ち出力インピーダンスを初期設定より高くする。一方、Ｈレベルの調整コードＵｓ０，Ｄｓ０は、オンするトランジスタの数を初期設定より多くする、即ち出力インピーダンスを初期設定より低くする。

尚、図示しないが、第２のドライバ回路５５ｂは、第１のドライバ回路５５ａと同様に構成されている。そして、第２のドライバ回路５５ｂは、図４に示すコード発生回路６２が生成する調整コードＵｓ１，Ｕｗ１，Ｄｓ１，Ｄｗ１に応答してオンするトランジスタの数を変更することにより、出力インピーダンスを変更する。

第１の伝送路１１ａの特性インピーダンスは、ドライバ回路５５ａから出力している第１の外部信号Ｄｏ０のレベル、即ち出力信号Ｓａ２のレベルと、第１及び第２の伝送路１１ａ，１１ｂの信号レベルの遷移状態に応じて変動する。同様に、第２の伝送路１１ｂの特性インピーダンスは、第２のドライバ回路５５ｂから出力している第２の外部信号Ｄｏ１のレベル、即ち出力信号Ｓｂ２のレベルと、第１及び第２の伝送路１１ａ，１１ｂの信号レベルの遷移状態に応じて変動する。

従って、図４に示すコード発生回路６２は、伝送路１１ａ，１１ｂの特性インピーダンスの変動に応じて各ドライバ回路５５ａ，５５ｂの出力インピーダンスを変更するように、各調整コードを生成する。第１のドライバ回路５５ａに対して生成する調整コードの状態を図６（ａ）に示し、第２のドライバ回路５５ｂに対して生成する調整コードの状態を図６（ｂ）に示す。図中、「１」はＨレベルを示し、「０」はＬレベルを示す。例えば、検出信号Ｄ１ａ，Ｄ１ｂが共に「１」であり、検出信号Ｄ２が「０」の時は、第１及び第２の外部信号Ｄｏ０，Ｄｏ１のレベルが同相、つまり、両信号Ｄｏ０，Ｄｏ１が共にＨレベルからＬレベル（又はＬレベルからＨレベル）へと遷移する。そして、ドライバ回路５５ａから出力される第１の外部信号Ｄｏ０、即ち出力信号Ｓａ２が「０」の時、両信号Ｄｏ０，Ｄｏ１は、次のタイミングで共にＨレベルへと遷移する。この時、コード発生回路６２は、第１のドライバ回路５５ａの高電位電源Ｖdd側の出力インピーダンスを高くする、即ちドライバ回路５５ａの駆動能力を弱くするように調整コードＵｗ０を「１」にする。

また、出力信号Ｓａ２が「１」であり、両信号Ｄｏ０，Ｄｏ１が同相で遷移する場合、第１のドライバ回路５５ａの低電位側の出力インピーダンスを高くする、即ちドライバ回路５５ａの駆動能力を弱くするように調整コードＤｗ０を「１」にする。

また、検出信号Ｄ１ａ，Ｄ１ｂが共に「１」であり、検出信号Ｄ２が「１」の時は、第１及び第２の外部信号Ｄｏ０，Ｄｏ１のレベルが逆相、つまり、両信号Ｄｏ０，Ｄｏ１のうちの一方がＨレベルからＬレベルへと遷移し、他方がＬレベルからＨレベルへと遷移する。そして、ドライバ回路５５ａから出力される第１の外部信号Ｄｏ０、即ち出力信号Ｓａ２が「０」の時、次のタイミングで、第１の外部信号Ｄｏ０は、Ｈレベルへと遷移し、第２の外部信号Ｄｏ１はＬレベルへと遷移する。この時、コード発生回路６２は、第１のドライバ回路５５ａの高電位電源Ｖdd側の出力インピーダンスを低くする、即ちドライバ回路５５ａの駆動能力を強くするように調整コードＵｓ０を「１」にする。

また、出力信号Ｓａ２が「１」であり、両信号Ｄｏ０，Ｄｏ１が逆相で遷移する場合、第１のドライバ回路５５ａの低電位電源Ｖss側の出力インピーダンスを低くする、即ちドライバ回路５５ａの駆動能力を強くするように調整コードＤｓ０を「１」にする。

つまり、調整部４２は、出力中の外部信号Ｄｏ０（出力信号Ｓａ２）がＨレベルの場合には低電位電源Ｖss側、即ちプルダウン側の出力インピーダンスを調整し、外部信号Ｄｏ０（出力信号Ｓａ２）がＬレベルの場合には高電位電源Ｖdd側、即ちプルアップ側の出力インピーダンスを調整するように調整コードを生成する。即ち、調整部４２は、出力中の外部信号Ｄｏ０（出力信号Ｓａ２）の論理レベルと逆論理側の出力インピーダンスを調整するように調整コードを生成する。

また、調整部４２は、第１及び第２の外部信号Ｄｏ０，Ｄｏ１（出力信号Ｓａ２，Ｓｂ２）が同相で遷移する場合には出力インピーダンスを高くし、第１及び第２の外部信号Ｄｏ０，Ｄｏ１（出力信号Ｓａ２，Ｓｂ２）が逆相で遷移する場合には出力インピーダンスを低くするように調整コードを生成する。そして、調整部４２は、第１及び第２の外部信号Ｄｏ０，Ｄｏ１（出力信号Ｓａ２，Ｓｂ２）のうちの少なくとも一方が遷移しない場合には出力インピーダンスを初期設定の値（初期値：デフォルト値）とするように調整コードを生成する。

上記のように、調整部４２は、出力中の外部信号Ｄｏ０，Ｄｏ１のレベル（出力信号Ｓａ２，Ｓｂ２のレベル）に対して、両外部信号Ｄｏ０，Ｄｏ１の信号レベルの遷移、即ち次に出力する外部信号Ｄｏ０，Ｄｏ１のために調整コードを生成し、ドライバ回路５５ａ，５５ｂの出力インピーダンスを調整する。換言すれば、調整部４２は、出力中の外部信号のレベルと、次の外部信号Ｄｏ０，Ｄｏ１のレベル変化に応じてドライバ回路５５ａ，５５ｂの出力インピーダンスを調整した後、次の外部信号Ｄｏ０，Ｄｏ１を出力する。この構成により、外部信号Ｄｏ０，Ｄｏ１を出力する前にドライバ回路５５ａ，５５ｂの出力インピーダンスを調整する。

例えば、図７，図８に示すように、出力信号Ｓａ２がＬレベル、Ｈレベル、Ｌレベルと変化する。第１のドライバ回路５５ａは、出力信号Ｓａ２に応答して、第１の外部信号Ｄｏ０をＬレベル、Ｈレベル、Ｌレベルと変更する。このとき、調整部４２は、出力信号Ｓａ２がＨレベルであるとき、次の信号を示す信号Ｓａ１はＬレベルである。従って、外部信号Ｄｏ０は、ＨレベルからＬレベルへと遷移する。図２に示す検出回路６１は、レジスタ５１ａ，５２ａの出力信号Ｓａ１，Ｓａ２に基づいて、外部信号Ｄｏ０の遷移状態を検出するとともに、次に出力する第１外部信号Ｄｏ０のレベルを検出する。コード発生回路６２は、検出回路６１の検出結果に基づき、低電位電源Ｖss即ちプルダウン側の出力インピーダンスを調整するように、調整コードを生成する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置２０の出力回路２３は、出力部４１ａ，４１ｂと調整部４２を有する。出力部４１ａ，４１ｂは、内部信号Ｓａ０，Ｓｂ０に基づいて、互いに隣接する２つの伝送路１１ａ，１１ｂのそれぞれに外部信号Ｄｏ０，Ｄｏ１を出力する。隣接する伝送路１１ａ，１１ｂの特性インピーダンスは、それぞれの伝送路１１ａ，１１ｂに出力される外部信号Ｄｏ０．Ｄｏ１、即ち内部信号Ｓａ０，Ｓｂ０の遷移に応じて変動する。調整部４２は、各出力部４１ａ，４１ｂから伝送路１１ａ，１１ｂに出力する信号Ｓａ０，Ｓｂ０の遷移状態を検出し、その検出結果に基づいて各出力部４１ａ，４１ｂの出力インピーダンスを調整する調整信号を生成する。従って、調整部４２は、外部信号Ｄｏ０，Ｄｏ１により変化する伝送路１１ａ，１１ｂに対して、外部信号Ｄｏ０，Ｄｏ１を出力するための内部信号Ｓａ０，Ｓｂ０の遷移状態を検出して出力部４１ａ，４１ｂの出力インピーダンスを調整することで、特性インピーダンスと出力インピーダンスのマッチングミスが少なくなり、外部信号Ｄｏ０，Ｄｏ１の波形品質の低下を抑制することができる。

（２）各出力部４１ａ，４１ｂは、内部信号Ｓａ０，Ｓｂ０を順次伝播するレジスタ５１ａ，５２ａ，５１ｂ，５２ｂを備える。調整部４２は、レジスタ５１ａ，５２ａの出力信号Ｓａ１，Ｓａ２に基づいて内部信号Ｓａ０、つまり外部信号Ｄｏ０の遷移状態を検出し、レジスタ５１ｂ，５２ｂの出力信号Ｓｂ１，Ｓｂ２に基づいて内部信号Ｓｂ０、つまり外部信号Ｄｏ１の遷移状態を検出する。この構成により、各信号の遷移状態を容易に検出することができる。

（第二実施形態）
以下、第二実施形態を図９〜図１４に従って説明する。
尚、本実施形態において、第一実施形態と同じ部材については同じ符号を付して説明を省略する。

図９に示すように、本実施形態の出力回路９１は、３つの信号Ｓａ０，Ｓｂ０，Ｓｃ０を半導体装置の外部に出力するための回路である。出力回路９１は、内部回路から出力される内部信号Ｓａ０，Ｓｂ０，Ｓｃ０に応答して伝送路１１ａ，１１ｂ、１１ｃに外部信号Ｄｏ０，Ｄｏ１、Ｄｏ２をそれぞれ出力する。更に、出力回路９１は、内部信号Ｓａ０，Ｓｂ０，Ｓｃ０のレベル変化に応答して伝送路１１ａ，１１ｂ，１１ｃに対する出力インピーダンスを変更する機能を有している。

出力回路９１は、第１〜第３出力部９２ａ〜９２ｃと、第１〜第３出力部９２ａ〜９２ｃを制御する調整部９３を有している。第１出力部９２ａは、第１の内部信号Ｓａ０に応答して第１の外部信号Ｄｏ０を第１の伝送路１１ａに出力する。第２出力部９２ｂは、第２の内部信号Ｓｂ０に応答して第２の外部信号Ｄｏ１を第２の伝送路１１ｂに出力する。第３出力部９２ｃは、第３の内部信号Ｓｃ０に応答して第３の外部信号Ｄｏ２を第３の伝送路１１ｃに出力する。

第１及び第２出力部９２ａ，９２ｂは、第一実施形態と同様に構成されている。第３出力部９２ｃは、第１，第２出力部９２ａ，９２ｂと同様に構成されている。即ち、第１出力部９２ａは、２段のレジスタ５１ａ，５２ａとドライバ回路５５ａとを含む。第２出力部９２ｂは、２段のレジスタ５１ｂ，５２ｂとドライバ回路５５ｂとを含む。そして、第３出力部９２ｃは、２段のレジスタ５１ｃ，５２ｃとドライバ回路５５ｃとを含む。

調整部９３は、クロストークモード検出回路（以下、単に検出回路という）９４と、図１０に示すコード発生回路９５とを含む。検出回路９４は、各出力部９２ａ〜９２ｃにおける外部信号Ｄｏ０〜Ｄｏ２の遷移状態をそれぞれ検出するための比較回路７１ａ〜７１ｃと、隣接する２つの伝送路に出力される外部信号のレベルが同じレベルか否かを検出するための比較回路７２ａ，７２ｂを含む。

比較回路７１ａは、初段のレジスタ５１ａから出力される信号Ｓａ１のレベルと、最終段のレジスタ５２ａから出力される信号Ｓａ２のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ１ａを出力する。比較回路７１ｂは、初段のレジスタ５１ｂから出力される信号Ｓｂ１のレベルと、最終段のレジスタ５２ｂから出力される信号Ｓｂ２のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ１ｂを出力する。比較回路７１ｃは、初段のレジスタ５１ｃから出力される信号Ｓｃ１のレベルと、最終段のレジスタ５２ｃから出力される信号Ｓｃ２のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ１ｃを出力する。

比較回路７２ａは、第１出力部９２ａの初段のレジスタ５１ａから出力される信号Ｓａ１のレベルと、第２出力部９２ｂの初段のレジスタ５１ｂから出力される信号Ｓｂ１のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ２ａを出力する。比較回路７２ｂは、第２出力部９２ｂの初段のレジスタ５１ｂから出力される信号Ｓｂ１のレベルと、第３出力部９２ｃの初段のレジスタ５１ｃから出力される信号Ｓｃ１のレベルを比較し、その比較結果に応じたレベルの検出信号Ｄ２ｂを出力する。

第一実施形態と同様に、各比較回路７１ａ〜７１ｃ，７２ａ，７２ｂは、排他的論理和（ＥＸＯＲ）回路であり、２つの入力信号のレベルが同じ場合にはＬレベル（論理情報「０」）の信号を出力し、２ｔの入力信号のレベルが異なる場合にはＨレベル（論理情報「１」）の信号を出力する。

図１０に示すように、コード発生回路９５には、各比較回路７１ａ〜７１ｃ，７２ａ，７２ｂから出力される検出信号Ｄ１ａ〜Ｄ１ｃ，Ｄ２ａ，Ｄ２ｂが入力される。また、コード発生回路９５には、各出力部９２ａ〜９２ｃの最終段のレジスタ５２ａ〜５２ｃから出力される信号Ｓａ２〜Ｓｃ２、つまり各ドライバ回路５５ａ〜５５ｃから出力される外部信号Ｄｏ０〜Ｄｏ２のレベルと等しいレベルの信号が入力される。

各出力部９２ａ〜９２ｃから出力される外部信号Ｄｏ０〜Ｄｏ２の遷移状態は、各信号Ｄｏ０〜Ｄｏ２の遷移状態の組合せである。即ち、図１１（ａ）に示すように、全ての信号が同相で遷移する場合、図１１（ｂ），（ｃ）に示すように、隣接する２つの信号が同相で遷移し、残りの信号が遷移しない場合がある。また、図１２（ａ）に示すように、それぞれ隣接する２つの信号が逆相で遷移する場合、図１２（ｂ），（ｃ）に示すように、隣接する２つの信号が逆相で遷移し、残りの信号が遷移しない場合がある。更に、図１３（ａ）に示すように、隣接する２つの信号が同相で遷移し、残りの信号が逆相で遷移する場合、図１３（ｂ）〜（ｄ）に示すように、隣接する２つの信号の一方のみが遷移する場合がある。

そして、クロストークは、隣接する２つの配線において、それぞれの配線にて伝達する信号間の影響である。第１の伝送路１１ａは第２の伝送路１１ｂと隣接する。従って、コード発生回路９５は、隣接する第１及び第２の伝送路１１ａ，１１ｂに伝達される外部信号Ｄｏ０，Ｄｏ１に応じて第１のドライバ回路５５ａの出力インピーダンスを調整する。即ち、コード発生回路９５は、各検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２ａと、第１出力部９２ａの出力信号Ｓａ２とに基づいて、第１のドライバ回路５５ａに供給する調整コードを生成する。

同様に、第３の伝送路１１ｃは、第２の伝送路１１ｂと隣接する。従って、コード発生回路９５は、隣接する第２及び第３の伝送路１１ｂ，１１ｃに伝達される外部信号Ｄｏ１，Ｄｏ２に応じて第３のドライバ回路５５ｃの出力インピーダンスを調整する。即ち、コード発生回路９５は、各検出信号Ｄ１ｂ，Ｄ１ｃ，Ｄ２ｂと、第３出力部９２ｃの出力信号Ｓｃ２とに基づいて、第３のドライバ回路５５ｃに供給する調整コードを生成する。

第２の伝送路１１ｂは、第１の伝送路１１ａと隣接するとともに、第３の伝送路１１ｃと隣接する。従って、コード発生回路９５は、第１〜第３の伝送路１１ａ〜１１ｃに伝達される外部信号Ｄｏ０〜Ｄｏ２に応じて、第２のドライバ回路５５ｂの出力インピーダンスを調整する。即ち、コード発生回路９５は、各検出信号Ｄ１ａ〜Ｄ１ｃ，Ｄ２ａ，Ｄ２ｂと、第２出力部９２ｂの出力信号Ｓｂ２とに基づいて、第２のドライバ回路５５ｂに供給する調整コードを生成する。

図１４（ａ）は、コード発生回路９５が検出信号Ｄ１ａ，Ｄ１ｂ，Ｄ２ａと出力信号Ｓａ２とに基づいて生成する調整コードＵｓ０，Ｕｗ０，Ｄｓ０，Ｄｗ０の対応関係を示す説明図である。図１４（ｂ）コード発生回路９５が検出信号Ｄ１ａ〜Ｄ１ｃ，Ｄ２ａ，Ｄ２ｂと出力信号Ｓｂ２とに基づいて生成する調整コードＵｓ１，Ｕｗ１，Ｄｓ１，Ｄｗ１の対応関係を示す説明図である。図１４（ｃ）コード発生回路９５が検出信号Ｄ１ｂ，Ｄ１ｃ，Ｄ２ｂと出力信号Ｓｃ２とに基づいて生成する調整コードＵｓ２，Ｕｗ２，Ｄｓ２，Ｄｗ２の対応関係を示す説明図である。

第１のドライバ回路５５ａに接続される第１の伝送路１１ａは、第２の伝送路１１ｂと隣接する。従って、２つの隣接する伝送路間の特性インピーダンスの変化に応じて第１のドライバ回路５５ａの出力インピーダンスを調整すればよい。即ち、第１のドライバ回路５５ａに対する出力インピーダンスの調整は、第一実施形態における第１のドライバ回路５５ａに対する出力インピーダンスの調整と同じである。

同様に、第３のドライバ回路５５ｃに接続される第３の伝送路１１ｃは、第２の伝送路１１ｂと隣接する。従って、２つの隣接する伝送路間の特性インピーダンスの変化に応じて第３のドライバ回路５５ｃの出力インピーダンスを調整すればよい。即ち、第３のドライバ回路５５ｃに対する出力インピーダンスの調整は、第一実施形態における第２のドライバ回路５５ｂに対する出力インピーダンスの調整と同じである。

第２のドライバ回路５５ｂに接続される第２の伝送路１１ｂは、第１の伝送路１１ａ及び第３の伝送路１１ｃと隣接する。このため、コード発生回路９５、即ち調整部９３は、出力中の外部信号Ｄｏ１（出力信号Ｓｂ２）がＨレベルの場合には低電位電源Ｖss側、即ちプルダウン側の出力インピーダンスを調整し、外部信号Ｄｏ１（出力信号Ｓｂ２）がＬレベルの場合には高電位電源Ｖdd側、即ちプルアップ側の出力インピーダンスを調整するように調整コードを生成する。即ち、調整部９３は、出力中の外部信号Ｄｏ１（出力信号Ｓｂ２）の論理レベルと逆論理側の出力インピーダンスを調整するように調整コードを生成する。

更に、調整部９３は、第２の外部信号Ｄｏ１に対して、第１及び第３の外部信号Ｄｏ０，Ｄｏ２（出力信号Ｓａ２，Ｓｃ２）が同相で遷移する場合、第１及び第３の外部信号Ｄｏ０，Ｄｏ２のうちの一方が同相で遷移し、他方が遷移しない場合に、第２のドライバ回路５５ｂの駆動能力を弱くする、即ち出力インピーダンスを高くするように調整コードを生成する。また、調整部９３は、第２の外部信号Ｄｏ１に対して、第１及び第３の外部信号Ｄｏ０，Ｄｏ２（出力信号Ｓａ２，Ｓｃ２）がそれぞれ逆相で遷移する場合、第１及び第３の外部信号Ｄｏ０，Ｄｏ２のうちの一方が逆相で遷移し、他方が遷移しない場合に、第２のドライバ回路５５ｂの駆動能力を強くする、即ち出力インピーダンスを低くするように調整コードを生成する。そして、調整部９３は、上記の状態以外の場合に、出力インピーダンスを初期設定の値（初期値：デフォルト値）とするように調整コードを生成する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）出力回路９１は、３つの出力部９２ａ〜９２ｃと調整部９３を有する。各出力部９２ａ〜９２ｃは、内部信号Ｓａ０〜Ｓｃ０に基づいて、互いに隣接する３つの伝送路１１ａ〜１１ｃのそれぞれに外部信号Ｄｏ０〜Ｄｏ２を出力する。伝送路１１ａの特性インピーダンスは、その伝送路１１ａ及び隣接する伝送路１１ｂに出力される外部信号Ｄｏ０，Ｄｏ１、即ち内部信号Ｓａ０，Ｓｂ０の遷移に応じて変動する。伝送路１１ｂの特性インピーダンスは、その伝送路１１ｂに出力される外部信号Ｄｏ１（内部信号Ｓｂ０）の遷移状態と、隣接する２つの伝送路１１ａ，１１ｃにそれぞれ出力する外部信号Ｄｏ０，Ｄｏ２（内部信号Ｓａ０，Ｓｃ０）の遷移状態に応じて変動する。伝送路１１ｃの特性インピーダンスは、その伝送路１１ｃ及び隣接する伝送路１１ｂに出力される外部信号Ｄｏ２，Ｄｏ１、即ち内部信号Ｓｃ０，Ｓｂ０の遷移に応じて変動する。

調整部９３は、２つの伝送路１１ａ，１１ｃが隣接する伝送路１１ｂに出力する外部信号Ｄｏ１の遷移状態と、両伝送路１１ａ，１１ｃに出力する外部信号Ｄｏ０，Ｄｏ２の遷移状態との関係に応じて、伝送路１１ｂに信号を出力する出力部９２ｂのドライバ回路５５ｂの出力インピーダンスを調整するようにした。

従って、互いに並列された３つ以上の伝送路に信号を出力する出力回路９１においても、伝送路１１ａ〜１１ｃの特性インピーダンスの変動に応じて出力部９２ａ〜９２ｃの出力インピーダンスを調整することで、特性インピーダンスと出力インピーダンスのマッチングミスが少なくなり、各伝送路１１ａ，〜１１ｃの出力信号における波形品質の低下を抑制することができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記第一実施形態は２つの伝送路１１ａ，１１ｂに外部信号Ｄｏ０，Ｄｏ１を出力する出力回路２３、第二実施形態は３つの伝送路１１ａ〜１１ｃに外部信号Ｄｏ０〜Ｄｏ２を出力する出力回路９１に具体化したが、４つ以上の伝送路に外部信号を出力する出力回路に具体化してもよい。この場合、出力回路の構成は、第二実施形態の出力回路９１の構成から、容易に想到することができる。

・上記各実施の形態では、出力回路２３の各出力部４１ａ，４１ｂにそれぞれ２段のレジスタ５１ａ，５２ａ，５１ｂ，５２ｂを備えて内部信号Ｓａ０，Ｓｂ０を順次保持し出力するようにしたが、レジスタの段数を適宜変更しても良い。例えば、図１５に示す出力回路１０１は、第１及び第２出力部１０２ａ，１０２ｂのそれぞれに、３段のレジスタ５１ａ〜５３ａ，５１ｂ〜５３ｂを備える。そして、調整部４２は、初段のレジスタ５１ａ，５１ｂの出力信号Ｓａ１，Ｓｂ１と、２段目の出力信号Ｓａ２，Ｓｂ２に基づいて、ドライバ回路５５ａ，５５ｂの出力インピーダンスを調整する調整信号（調整コード）を生成する。各ドライバ回路５５ａ，５５ｂは、調整信号（調整コード）に基づいて出力インピーダンスを変更し、最終段（３段目）のレジスタ５３ａ，５３ｂの出力信号Ｓａ３，Ｓｂ３に応答して外部信号Ｄｏ０，Ｄｏ１を出力する。この構成によれば、上記実施形態に比べて、最終段のレジスタ５３ａ、５３ｂにて信号を保持する分、つまりクロック信号の１周期分、ドライバ回路５５ａ，５５ｂが外部信号Ｄｏ０，Ｄｏ１を出力するタイミングが遅れる。このため、調整部４２は、レジスタ５１ａ，５２ａ，５１ｂ，５２ｂの出力信号Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２を入力してから調整信号（調整コード）を出力するまでに時間の余裕が生じる、つまり調整部４２の演算速度を遅くすることができる。従って、より高速なクロック信号で動作する半導体装置にも、この出力回路１０１を搭載して隣接する配線にて伝送する外部信号間のクロストークによる特性インピーダンスの変動に応じてドライバ回路の出力インピーダンスを調整することができる。

・上記各実施形態における調整部４２，９３の構成を適宜変更しても良い。例えば、図１６に示すように、この調整部１１１はＯＣＤ較正回路１１２を備る。このＯＣＤ較正回路１１２は、半導体製造プロセスのばらつき、電源電圧のばらつき、温度のばらつきに応じて、隣接配線が遷移しない時の伝送路の特性インピーダンスを調整するようにコードを生成する。コード発生回路１１３は、ＯＣＤ較正回路１１２にて生成されるコードを初期設定（デフォルト設定）とし、検出回路９４の検出結果に応じて生成した調整コードをドライバ回路１１４ａ，１１４ｂに供給して各ドライバ回路１１４ａ，１１４ｂの出力インピーダンスを調整するようにしてもよい。この場合、半導体製造プロセスのばらつき、電源電圧のばらつき、温度のばらつきと、隣接する配線にて伝送する信号間のクロストークによる特性インピーダンスの変動に応じて出力インピーダンスを調整することができるため、動作状態などが異なる場合であっても、信号の波形品質の低下を抑制することができる。

・上記各実施形態では、コード発生回路は４ビットの調整コードを生成するようにしたが、調整コードのビット数を適宜変更しても良い。
上記各実施形態に関し、以下の付記を開示する。
（付記１）
互いに隣接する複数の配線のそれぞれに信号を出力する複数の出力部と、
隣接する配線に出力される信号の遷移状態を検出し、その検出結果に基づいて各出力部の出力インピーダンスを調整する調整部と、
を有することを特徴とする半導体装置。
（付記２）
前記配線の数は２であって、一方の配線を第１の配線、他方の配線を第２の配線とし、
前記調整部は、
第１の配線に信号を出力する第１の出力部に対して、第１の配線に出力する信号の遷移状態と、第２の配線に出力される信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整する、
ことを特徴とする付記１に記載の半導体装置。
（付記３）
前記配線の数は３以上であって、
前記調整部は、
１つの配線が隣接する第１の配線に信号を出力する第１の出力部に対して、前記第１の配線に出力する信号の遷移状態と、隣接する１つの配線に出力する信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整し、
２つの配線が隣接する第２の配線に信号を出力する第２の出力部に対して、前記第２の配線に出力する信号の遷移状態と、隣接する２つの配線にそれぞれ出力する２つの信号の遷移状態との関係に基づいて前記第２の出力部の出力インピーダンスを調整する、
ことを特徴とする付記１に記載の半導体装置。
（付記４）
前記出力部はそれぞれ、
入力信号を保持するとともに出力する複数段の保持部と、
最終段の前記保持部から出力される信号に応答して前記配線に信号を出力するとともに出力インピーダンスを変更可能に構成されたドライバ回路と、
を含み、
前記調整部は、前記保持部の出力信号に基づいて、前記配線に出力する信号の遷移状態と、隣接する配線に出力する信号の遷移状態を検出し、その検出結果に基づいて前記ドライバ回路が出力インピーダンスを変更するための調整信号を生成する、
ことを特徴とする付記１〜３のうちの何れか一項に記載の半導体装置。
（付記５）
前記調整部は、前記保持部の出力信号に基づいて、隣接する配線にそれぞれ出力される信号が同相で遷移するか逆相で遷移するかを検出し、出力中の前記信号のレベルと逆論理側の出力インピーダンスを変更するとともに、隣接する前記配線に出力する信号が同相で変化する場合には前記出力部の出力インピーダンスを高くするように前記調整信号を生成し、隣接する前記配線に出力する信号が逆相で変化する場合には前記出力部の出力インピーダンスを低くするように前記調整信号を生成する、
ことを特徴とする付記４に記載の半導体装置。
（付記６）
前記調整部は、
前記出力部の複数段の保持部の出力信号を比較して信号の遷移状態に応じた第１の検出信号を生成する第１の検出回路と、
隣接する配線における遷移後の信号レベルを比較しその比較結果に応じた第２の検出信号を生成する第２の検出回路と、
前記第１の検出信号と前記第２の検出信号とに基づいて前記ドライバ回路の出力インピーダンスを変更するための生成した調整コードを含む調整信号を出力するコード発生回路と、
を含む、ことを特徴とする付記４又は５に記載の半導体装置。
（付記７）
互いに隣接する複数の配線のそれぞれに信号を出力する複数の出力部と、前記出力部に接続された調整部とを備え、
前記調整部は、
隣接する配線にそれぞれ出力される信号の遷移状態を検出し、隣接する配線に出力される信号の遷移状態の関係に応じて各出力部の出力インピーダンスを調整する、
ことを特徴とする半導体装置の制御方法。
（付記８）
前記配線の数は２であって、一方の配線を第１の配線、他方の配線を第２の配線とし、
前記調整部は、
第１の配線に信号を出力する第１の出力部に対して、第１の配線に出力する信号の遷移状態と、第２の配線に出力される信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整する、
ことを特徴とする付記７に記載の半導体装置の制御方法。
（付記９）
前記配線の数は３以上であって、
前記調整部は、
１つの配線が隣接する第１の配線に信号を出力する第１の出力部に対して、前記第１の配線に出力する信号の遷移状態と、隣接する１つの配線に出力する信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整し、
２つの配線が隣接する第２の配線に信号を出力する第２の出力部に対して、前記第２の配線に出力する信号の遷移状態と、隣接する２つの配線にそれぞれ出力する２つの信号の遷移状態との関係に基づいて前記第２の出力部の出力インピーダンスを調整する、
ことを特徴とする付記７に記載の半導体装置の制御方法。

半導体装置のブロック図である。 出力回路のブロック図である。 出力回路のブロック図である。 コード発生回路の説明図である。 ドライバ回路の回路図である。 （ａ），（ｂ）はコード発生回路の説明図である。 出力回路の動作を示すタイミング図である。 出力回路の動作を示すタイミング図である。 出力回路のブロック図である。 コード発生回路の説明図である。 （ａ）〜（ｃ）は出力回路の動作を示す波形図である。 （ａ）〜（ｃ）は出力回路の動作を示す波形図である。 （ａ）〜（ｄ）は出力回路の動作を示す波形図である。 （ａ）〜（ｃ）はコード発生回路の説明図である。 別の出力回路のブロック図である。 別の出力回路のブロック図である。 配線ピッチに対する伝送路の特性インピーダンスを示す特性図である。 受信端における出力信号の変化を示す波形図である。

符号の説明

１１ａ〜１１ｃ 伝送路
２３ 出力回路
４１ａ，４１ｂ 出力部
４２ 調整部
９１ 出力回路
９２ａ〜９２ｃ 出力部
９３ 調整部
１０１ 出力回路
１０２ａ，１０２ｂ 出力部
１１１ 調整部
Ｓａ０，Ｓｂ０ 内部信号
Ｄｏ０〜Ｄｏ２ 外部信号

Claims (6)

1. 互いに隣接する複数の配線のそれぞれに信号を出力する複数の出力部と、
   隣接する配線に出力される信号の遷移状態を検出し、その検出結果に基づいて各出力部の出力インピーダンスを調整する調整部と、
   を有することを特徴とする半導体装置。
2. 前記配線の数は２であって、一方の配線を第１の配線、他方の配線を第２の配線とし、
   前記調整部は、
   第１の配線に信号を出力する第１の出力部に対して、第１の配線に出力する信号の遷移状態と、第２の配線に出力される信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整する、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記配線の数は３以上であって、
   前記調整部は、
   １つの配線が隣接する第１の配線に信号を出力する第１の出力部に対して、前記第１の配線に出力する信号の遷移状態と、隣接する１つの配線に出力する信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整し、
   ２つの配線が隣接する第２の配線に信号を出力する第２の出力部に対して、前記第２の配線に出力する信号の遷移状態と、隣接する２つの配線にそれぞれ出力する２つの信号の遷移状態との関係に基づいて前記第２の出力部の出力インピーダンスを調整する、
   ことを特徴とする請求項１に記載の半導体装置。
4. 互いに隣接する複数の配線のそれぞれに信号を出力する複数の出力部と、前記出力部に接続された調整部とを備え、
   前記調整部は、
   隣接する配線にそれぞれ出力される信号の遷移状態を検出し、隣接する配線に出力される信号の遷移状態の関係に応じて各出力部の出力インピーダンスを調整する、
   ことを特徴とする半導体装置の制御方法。
5. 前記配線の数は２であって、一方の配線を第１の配線、他方の配線を第２の配線とし、
   前記調整部は、
   第１の配線に信号を出力する第１の出力部に対して、第１の配線に出力する信号の遷移状態と、第２の配線に出力される信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整する、
   ことを特徴とする請求項４に記載の半導体装置の制御方法。
6. 前記配線の数は３以上であって、
   前記調整部は、
   １つの配線が隣接する第１の配線に信号を出力する第１の出力部に対して、前記第１の配線に出力する信号の遷移状態と、隣接する１つの配線に出力する信号の遷移状態との関係に基づいて前記第１の出力部の出力インピーダンスを調整し、
   ２つの配線が隣接する第２の配線に信号を出力する第２の出力部に対して、前記第２の配線に出力する信号の遷移状態と、隣接する２つの配線にそれぞれ出力する２つの信号の遷移状態との関係に基づいて前記第２の出力部の出力インピーダンスを調整する、
   ことを特徴とする請求項４に記載の半導体装置の制御方法。

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