KR20090041005A

KR20090041005A - 온 다이 터미네이션 제어 회로

Info

Publication number: KR20090041005A
Application number: KR1020070106476A
Authority: KR
Inventors: 박정훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-23
Filing date: 2007-10-23
Publication date: 2009-04-28
Also published as: US20090102510A1; KR100929846B1; US20100045340A1; US7629811B2; US7919978B2

Abstract

본 발명은 파워 다운 모드시 외부 클럭에 동기 시켜서 제어하는 ODT 제어회로에 관한 것으로서, 본 발명에 따른 ODT 제어회로는 동기된 내부 클럭 신호와 DLL 클럭 신호가 입력되며, 파워 모드에 따라 상기 내부 클럭 신호와 상기 DLL 클럭 신호 중 어느 하나를 선택하여 복수의 지연된 클럭 신호들을 출력하는 클럭 제어 회로; 및 ODT 명령어가 입력되며, 상기 내부 클럭 신호와 상기 복수의 지연된 클럭 신호로서 상기 ODT 명령어를 제어하여 ODT 제어 신호를 생성하여 출력하는 ODT 제어신호 생성 회로;를 포함하는 것을 특징으로 하고, 본 발명에 의하면 온 다이 터미네이션 저항을 제어하는 ODT 제어신호를 파워 다운 모드시에도 외부 클럭에 동기화되게 함으로써 보다 효과적으로 ODT 제어신호를 제어할 수 있다.

Description

온 다이 터미네이션 제어 회로{Control Circuit for Controlling On Die Temrination Impedence}

본 발명은 반도체 메모리에서 사용되는 온 다이 터미네이션(On Die Termination, ODT)을 제어하는 ODT 제어회로에 관한 것으로서, 구체적으로는 파워 다운 모드시 외부 클럭에 동기 시켜서 제어하는 ODT 제어회로에 관한 것이다.

현재 반도체 메모리 장치가 고속화됨에 따라, 반도체 메모리 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스 단에서 임피던스 미스매칭 (mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다.

이러한 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화 등에 기인하여 발생하는데, 임피던스 미스매칭이 발생한 경우, 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될 수 있다.

따라서 왜곡된 출력신호가 전송될 경우에 수신 측에서는 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 다이나믹 랜덤 액세스 메모리(DRAM)를 채용하는 전자 제품에서 신호 버스의 주파수는 고속 동작의 실현을 위해 눈부시게 증가되고 있다. 이에 따라, 임피던스 미스매칭 문제를 해결하여 신호 온전성(signal integrity)이 왜곡되는 현상을 최소화시키기 위한 버스 터미네이션 테크닉이 다양하게 연구되고 있다. 그러한 연구들 중의 한 연구에서, 특히 스터브(stub) 버스 구조를 가지는 전자 시스템에 있어서는 마더 보드 터미네이션(MBT; Mother Board Termination)을 사용하는 방식보다는 온다이 터미네이션(ODT; On-Die Termination)을 사용하는 방식이 신호 온전성면에서 더 유리하다고 알려져 있다.

이때의 온다이 터미네이션은 메모리 모듈(module)에 장착된 메모리의 입출력 포트(I/O port)에서 버스 터미네이션이 이루어지게 되는 터미네이션 구조를 의미한다. 결국, 상기 온다이 터미네이션은 온-칩 터미네이션(On-Chip Termination)이라고도 불리는 임피던스 매칭회로이며, 이는 집적회로 칩내의 패드 근방에 채용된다.

도 1은 종래 기술에 따른 ODT 제어회로의 구성을 나타낸 블럭도이다.

종래 기술에 따른 ODT 제어회로는 외부 클럭 신호(CLK)를 입력받아 버퍼링하여 내부 클럭 신호(iCLK)를 출력하는 클럭 버퍼부(10); ODT 인에이블 신호(ODTEN)와 클럭 인에이블 신호(CKE)를 입력받아 모드 구분 신호(CKEODT)를 출력하는 모드 구분 신호 생성부(20); ODT 명령 신호를 입력받아 버퍼링하여 내부 ODT 명령 신호(iODT)를 출력하는 ODT 버퍼부(30); DLL 클럭(RCKDLL, FCKDLL), 상기 모드 구분 신호(CKEODT) 및 ODT 인에이블 신호(ODTEN)를 입력받아 상기 DLL 클럭을 소정시간 지연하여 출력하는 DLL 제어부(40); 및 상기 내부 클럭 (iCLK), 내부 ODT 신호, 상 기 DLL 제어부에서 출력되는 DLL 신호 및 ODT 인에이블 신호(ODTEN)를 조합하여 ODT 제어신호(ODTLAT)를 출력하는 ODT 제어신호 생성부(50)를 포함하여 구성된다.

상기 DLL 클럭 신호(RCKDLL, FCKDLL)는 지연 고정 루프DLL(Delay Locked Loop, DLL) 회로에서 생성되어 입력되는 신호이다. DLL 회로는 출력되는 클럭 신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부 클럭 신호를 생성함으로써 최종데이터 입출력에 사용되는 클럭 신호를 외부클럭신호에 동기 되게 한다. 일반적으로 상기 DLL 회로는 이 출원 분야에서 통상의 지식을 가진 자라면 용이하게 설계할 수 있고, 본 발명과 직접적인 관련이 없으므로 자세한 설명은 생략하기로 한다. 그리고 본 발명에서 DLL 클럭 신호는 라이징 DLL 클럭(RCKDLL)과 폴링 DLL 클럭(FCKDLL)을 포함한다.

상기 모드 구분 신호 생성부(20)는 파워 다운 여부에 따라 하이 또는 로우 레벨의 신호를 출력하여 노멀 모드인지 또는 파워 다운 모드인지를 판단할 수 있도록 한다.

도 2는 상기 DLL 제어부(40)의 내부 구성을 나타낸 회로이다.

도시된 것과 같이, 상기 DLL 제어부(40)는 상기 ODT 인에이블 신호(ODTEN)와 모드 구분 신호(CKEODT)를 입력으로 해서 ODT 인에이블바 신호(ODTENB)를 생성하는 낸드 연산부(41)와, 상기 ODT 인에이블바 신호(ODTENB)와 상기 라이징 DLL 클럭 신호(RCK_DLL)를 입력으로 하는 노아 연산부(42)와, 상기 ODT 인에이블바 신호(ODTENB)와 상기 폴링 DLL 클럭 신호(FCKDLL)를 입력으로 하는 노아 연산부(43)와, 상기 노아 연산부(42)의 출력을 소정 시간 지연하여 라이징 DLL 클럭을 출력하 는 라이징 DLL 클럭 출력부(44)와, 상기 노아 연산부(43)의 출력을 소정 시간 지연하여 폴링 DLL 클럭을 출력하는 폴링 DLL클럭 출력부(45)를 포함한다.

상기 라이징 DLL 클럭 출력부(44)는 지연 정도를 달리하는 클럭 신호(RCKDLL10, RCKDLL20)를 출력하고, 상기 폴링 DLL 클럭 출력부(45)는 지연 정도를 달리하는 클럭 신호(FCKDLL15, FCKDLL25)를 출력한다.

상기 라이징 DLL 클럭 출력부(44)는 상기 노아 연산부(42)의 출력 신호를 반전하는 인버터(IV1)와, 상기 인버터(IV1)의 신호를 소정 시간 지연하여 출력하는 지연부(D1)와 인버터(IV1)의 신호를 소정 시간 지연하되 상기 지연부(D1)와 지연 정도를 달리하는 지연부(D2)를 포함한다.

상기 폴링 DLL 클럭 출력부(45)는 상기 노아 연산부(43)의 출력 신호를 반전하여 출력하는 인버터(IV2)와, 상기 인버터(IV2)의 신호를 소정 시간 지연하되 지연 정도를 달리하여 출력하는 지연부(D3, D4)를 포함한다.

상기 ODT 제어신호 생성부(50)는 ODT 저항의 온 또는 오프를 제어하는 ODT 신호(ODT)를 입력 받아 상기 내부 클럭 신호(iCLK)와 DLL 클럭(RCKDLL10, RCKDLL20, FCKDLL15, FCKDLL25)에 동기되어 ODT 제어신호(ODTLAT)를 생성하여 출력한다. 최종적으로 출력되는 ODT 제어신호(ODTLAT)는 ODT 저항의 온 또는 오프를 제어한다.

상기 ODT 제어 신호 생성부(50)는 ODT 신호(iODT)를 입력으로 하는 다수의 래치 회로 및 상기 내부 클럭 신호와 DLL 클럭 신호(RCKDLL10, RCKDLL20, FCKDLL15, FCKDLL25)에 의해 제어되는 다수의 전달 게이트를 포함한다. 이 기술분 야에서 통상의 지식을 가진자라면 다양한 형태로 실현할 수 있으므로 자세한 설명은 생략하기로 한다.

이러한 종래 기술에 의하면, 파워 다운 모드의 경우 ODT 인에이블 신호 (ODTEN)가 디스에이블 되고 DLL 제어부(40)의 낸드 게이트(32, 43)에 입력되는 반전 ODT 인에이블 신호(ODTENB)가 하이 레벨로 고정되기 때문에 정상적인 클럭을 출력할 수 없다.

따라서 파워 다운 모드의 경우에는 노멀 모드에서와 같은 정확한 제어가 불가능하고, ODT 제어신호(ODTLAT)의 활성화 시점을 정확하게 원하는 시기에 제어할 수 없는 문제점이 있다.

본 발명은 파워 다운 모드시에 ODT 제어신호가 외부 클럭에 동기되도록 하는 것을 목적으로 한다.

또한, 본 발명은 ODT 제어신호의 발생시점을 보다 정확하게 제공하는 것을 목적으로 한다.

본 발명에 따른 ODT 제어회로는 외부 클럭에 동기된 내부 클럭 신호와 DLL 클럭 신호가 입력되며, 파워 모드에 따라 상기 내부 클럭 신호와 상기 DLL 클럭 신호 중 어느 하나를 선택하여 복수의 지연된 클럭 신호들을 출력하는 클럭 제어 회로; 및 ODT 명령어가 입력되며, 상기 내부 클럭 신호와 상기 복수의 지연된 클럭 신호로서 상기 ODT 명령어를 제어하여 ODT 제어 신호를 생성하여 출력하는 ODT 제어신호 생성 회로;를 포함하는 것을 특징으로 한다.

상기 클럭 제어 회로는 ODT 인에이블 신호와 클럭 인에이블 신호를 논리 조합하여 상기 반도체 장치의 모드를 구분하는 모드 구분 신호를 출력하는 모드 구분 신호 생성부; 및 상기 모드 구분 신호에 따라 상기 내부 클럭 신호와 DLL 클럭 신호 중 어느 하나를 선택하여 복수의 지연된 클럭 신호들을 출력하는 클럭 제어부;를 포함한다.

상기 ODT 제어신호 생성회로는 ODT 명령어를 입력받아 버퍼링하여 내부 ODT 명령어를 출력하는 ODT 버퍼부; 및 상기 내부 ODT 명령어를 제어하여 ODT 제어신호 를 생성하는 ODT 제어신호 생성부;를 포함한다.

상기 모드 구분 신호 생성부는 클럭 인에이블 신호가 활성화될 때 노멀 모드 신호를 출력하고 상기 클럭 인에이블 신호가 비활성화될 때 파워 다운 모드 신호를 출력한다.

상기 클럭 제어부는 상기 ODT 인에이블 신호와 상기 모드 구분 신호를 논리 조합하여 상기 DLL 클럭 신호와 내부 클럭 신호를 활성화하기 위한 클럭 인에이블 신호를 생성하는 클럭 인에이블 신호 생성부; 상기 클럭 인에이블 신호에 따라 DLL 클럭 신호와 내부 클럭 신호 중 어느 하나를 선택하는 클럭 선택부; 및 상기 클럭 선택부의 출력 신호를 소정 시간 지연하여 출력하는 클럭 출력부;를 포함한다.

상기 클럭 인에이블 신호 생성부는 상기 ODT 인에이블 신호와 모드 구분 신호를 조합하여 DLL 클럭 인에이블 신호를 출력하는 DLL 클럭 인에이블 신호 생성부; 및 상기 ODT 인에이블 신호와 반전된 모드 구분 신호를 조합하여 내부 클럭 인에이블 신호를 생성하는 내부 클럭 인에이블 신호 생성부;를 포함한다.

상기 DLL 클럭 인에이블 신호 생성부는 노멀 모드 시에는 DLL 클럭 인에이블 신호를 출력하고, 파워 다운 모드 시에 로우 레벨의 DLL 클럭 인에이블 신호를 출력한다.

상기 DLL 클럭 인에이블 신호 생성부는 상기 ODT 인에이블 신호와 모드 판별 신호를 조합하여 DLL 클럭 인에이블 바 신호를 출력하는 낸드 연산부; 및 상기 낸드 연산부의 출력을 반전하여 DLL 클럭 인에이블 신호를 출력하는 인버터;를 포함한다.

상기 내부 클럭 인에이블 신호 생성부는 노멀 모드 시에는 로우 레벨의 내부 클럭 인에이블 신호를 인에이블하고, 파워 다운 모드 시에는 내부 클럭 인에이블 신호를 디스에이블한다.

상기 클럭 선택부는 상기 DLL 클럭 중 라이징 DLL 클럭 신호와 내부 클럭 신호 중 어느 하나를 선택하여 활성화하는 라이징 클럭 선택부; 및 상기 DLL 클럭 중 폴링 DLL 클럭 신호와 내부 클럭 바 신호 중 어느 하나를 선택하여 활성화하는 폴링 클럭 선택부;를 포함한다.

상기 라이징 클럭 선택부는 노멀 모드시에는 상기 라이징 DLL 클럭 신호의 경로를 활성화하여 라이징 DLL 클럭 신호를 출력하는 노멀 라이징 클럭 선택부; 및

파워 다운 모드시에는 상기 내부 클럭 신호의 경로를 활성화하여 내부 클럭신호를 출력하는 파워 다운 라이징 클럭 선택부;를 포함한다.

상기 폴링 클럭 선택부는 노멀 모드시에는 상기 폴링 DLL 클럭 신호의 경로를 활성화하여 폴링 DLL 클럭 신호를 출력하는 노멀 폴링 클럭 선택부; 및 파워 다운 모드시에는 상기 내부 클럭 바 신호의 경로를 활성화하여 내부 클럭 바 신호를 출력하는 파워 다운 폴링 클럭 선택부;를 포함한다.

상기 클럭 출력부는 상기 클럭 선택부의 출력 신호 중 라이징 클럭 신호를 출력하는 라이징 클럭 출력부; 및 상기 클럭 선택부의 출력 신호 중 폴링 클럭 신호를 출력하는 폴링 클럭 출력부;를 포함한다.

상기 라이징 클럭 출력부는 상기 라이징 클럭 신호를 소정 시간 지연하여 출력하는 지연부를 포함한다.

상기 폴링 클럭 출력부는 상기 폴링 클럭 신호를 소정 시간 지연하여 출력하는 지연부를 포함한다.

상기 지연부는 지연 정도를 달리하는 다수의 지연회로를 포함한다.

상기 ODT 제어신호 생성부는 상기 내부 ODT 신호를 반전하여 출력하는 제 1 인버터; 상기 제 1 인버터의 출력 신호를 래치하되, 내부 클럭 신호와 상기 클럭 제어부의 출력 신호에 의해 제어되는 전달 게이트를 포함하는 래치부; ODT 인에이블 신호가 로우 레벨이 될 때 상기 래치부를 초기화하는 리셋부; 및 상기 래치부의 출력 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 출력부;를 포함한다.

상기 래치부는 상기 제 1 인버터의 출력 신호를 래치하되, 상기 내부 클럭 신호의 제어에 의해 래치 신호를 전달하는 제 1 전달 게이트를 포함하는 제 1 래치부; 상기 제 1 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 1 출력 신호의 제어에 의해 래치 신호를 전달하는 제 2 전달 게이트를 포함하는 제 2 래치부; 상기 제 2 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 2 출력 신호의 제어에 의해 래치 신호를 전달하는 제 3 전달 게이트를 포함하는 제 3 래치부; 상기 제 3 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 3 출력 신호의 제어에 의해 래치 신호를 전달하는 제 4 전달 게이트를 포함하는 제 4 래치부; 상기 제 4 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 4 출력 신호의 제어에 의해 래치 신호를 전달하는 제 5 전달 게이트를 포함하는 제 5 래치부; 및 상기 제 5 전달 게이트에 전달되는 신호를 래치하는 제 6 래치부;를 포함한다.

상기 ODT 제어신호 출력부는 상기 제 5 래치부의 출력 신호를 반전하여 상기 제 6 래치부의 출력 신호를 조합하는 낸드 연산부를 포함한다.

상기 ODT 제어회로는 낸드 연산부의 출력신호를 소정 시간 지연하는 지연부를 더 포함한다.

본 발명에 의하면, 온 다이 터미네이션 저항을 제어하는 ODT 제어신호를 파워 다운 모드시에도 외부 클럭에 동기화되게 함으로써 보다 효과적으로 ODT 제어신호를 제어할 수 있다.

또한, 상기와 같이 ODT 제어를 효과적으로 함으로써 폭 넓은 어플리케이션 (application)에 대응할 수 있다.

본 발명은 파워 다운 모드의 경우 외부 클럭 신호를 이용하여 라이징 클럭 및 폴링 클럭을 생성하고, 그 신호에 동기되도록 ODT 제어 신호 생성하는 ODT 제어 장치에 관한 것이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 살펴보기로 한다.

도 3은 본 발명에 따른 ODT 제어회로의 블럭도이다.

도시된 것과 같이, 상기 ODT 제어회로는 외부 클럭 신호(CLK)를 입력받아 버퍼링하여 내부 클럭 신호(iCLK)를 출력하는 클럭 버퍼부(100); ODT 인에이블 신 호(ODTEN)와 클럭 인에이블 신호(CKE)를 입력받아 모드 구분 신호(CKEODT)를 생성하는 모드 구분 신호 생성부(200); ODT 명령 신호를 입력받아 버퍼링하여 내부 ODT 명령 신호(iODT)를 출력하는 ODT 버퍼부(300); 상기 내부 클럭 신호(iCLK), DLL 클럭(RCKDLL, FCKDLL), 상기 모드 구분 신호(CKEODT) 및 ODT 인에이블 신호(ODTEN)를 입력받아 상기 DLL 클럭 또는 상기 내부 클럭(iCLK)을 소정시간 지연하여 출력하는 클럭 제어부(400); 및 상기 내부 클럭(iCLK), 내부 ODT 신호, 상기 클럭 제어부에서 출력되는 신호(RCKDLL10, RCKDLL15, FCKDLL20, FCKDLL25) 및 ODT 인에이블 신호(ODTEN)를 조합하여 ODT 제어신호(ODTLAT)를 생성하는 ODT 제어신호 생성부(500)를 포함하여 구성된다.

상기 클럭 버퍼(100)와 ODT 버퍼(300)는 당업계에 널리 알려진 구성이고, 이 기술분야에서 통상의 지식을 자라면 용이하게 실시할 수 있으므로 자세한 설명은 생략하기로 한다.

상기 모드 구분 신호 생성부(200)는 반도체 장치의 모드에 따라 즉, 노멀 모드 또는 파워 다운 여부에 따라 하이 또는 로우 레벨의 신호를 출력한다.

도 4을 참조하면, 상기 모드 구분 신호 생성부(200)는 ODT 인에이블 신호(ODTEN)와 클럭 인에이블 신호를 조합하여 낸드 연산을 수행하는 낸드 연산부(210)와 상기 낸드 연산부(210)의 출력을 반전하여 모드 구분 신호(220)를 출력하는 인버터(220)를 포함한다. 상기와 같은 구성에 의하면, 파워 다운 모드인 경우에는 클럭 인에이블 신호(CKE)가 로우 레벨을 가지므로 상기 모드 구분 신호(CKEODT)도 항상 로우 레벨을 유지한다. 따라서 상기 모드 구분신호(CKEODT)의 레벨에 따라 디바이스의 모드를 구분할 수 있다.

도 5은 상기 클럭 제어부(400)의 블럭도이고, 도 6 내지 도 9는 상기 블럭의 상세 회로도이다.

상기 도 5를 참조하면, 상기 클럭 제어부(400)는 내부 클럭(iCLK)을 반전하여 내부 클럭 바 신호(iCLKb)를 출력하는 반전부(410); DLL 클럭 또는 내부 클럭 신호를 활성화하는 신호를 생성하는 클럭 인에이블 신호 생성부(420); 및 상기 클럭 인에이블 신호 생성부의 출력 신호에 따라 DLL 클럭과 내부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택부(430); 및 상기 클럭 선택부에서 출력된 신호(RCKDLL, FCKDLL)를 소정 시간 지연하여 출력하는 클럭 출력부(440)를 포함한다.

상기 반전부(410)의 출력 신호(iCLKb)는 클럭 선택부(430)로 입력되어 폴링 클럭(FCKDLL)을 출력하는데 사용된다.

상기 클럭 인에이블 신호 생성부(420)는 DLL 클럭을 활성화하기 위한 DLL 클럭 인에이블 신호 생성부(421)와 내부 클럭을 활성화하기 위한 내부 클럭 인에이블 신호 생성부(425)를 포함한다.

도 6을 참조하면, 상기 DLL 클럭 인에블 신호 생성부(421)는 ODT 인에이블 신호(ODTEN)와 모드 판별 신호(CKEODT)를 조합하여 DLL 클럭 인에이블 바 신호(DLLCK_enb)를 출력하는 낸드 게이트(422)와 상기 낸드 게이트(422)의 출력을 반전하여 DLL 클럭 인에이블 신호(DLLCK_en)를 출력하는 인버터(423)를 포함하고, 상기 내부 클럭 인에이블 신호 생성부(425)는 ODT 인에이블 신호(ODTEN)와 반전된 모드 판별 신호(CKEODT)를 조합하여 내부 클럭 인에이블 바 신호(CK_enb)를 출력하는 낸드 게이트(427)와 상기 낸드 게이트(427)의 출력을 반전하여 내부 클럭 인에이블 신호(CK_en)를 출력하는 인버터(428)를 포함한다. 그리고 상기 낸드 게이트(427)에 입력되는 신호를 생성하기 위해 모드 구분 신호(CKEODT)를 반전하여 상기 낸드 게이트로 출력하는 인버터(426)를 포함할 수 있다.

다시 도 5를 참조하면, 상기 클럭 선택부(430)는 라이징 클럭 선택부(431)와 폴링 클럭 선택부(435)를 포함한다.

상기 라이징 클럭 선택부(431)는 라이징 DLL 클럭(RCKDLL)이나 내부 클럭 신호(iCLK) 중 어느 하나를 선택하여 하나의 경로만을 활성화하여 출력하고 선택되지 않은 신호 경로는 차단한다.

도 7을 참조하면, 상기 라이징 클럭 선택부(431)는 노멀 모드인 경우 라이징 DLL 클럭(RCKDLL) 경로를 활성화하는 노멀 라이징 클럭 선택부(432)와 파워 다운 모드인 경우 내부 클럭(iCLK) 경로를 활성화하는 파워 다운 라이징 클럭 선택부(433)을 포함한다. 상기 노멀 라이징 클럭 선택부(432)와 상기 파워 다운 라이징 클럭 선택부(433)는 각각 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터가 직렬로 연결되어 있다.

보다 상세하게 살펴보면, 상기 노멀 라이징 클럭 선택부(432)는 DLL 클럭 인에이블 바 신호(DLLCK_enb)를 게이트 입력으로 하는 PMOS 트랜지스터(P1), 라이징 DLL 클럭(RCKDLL)을 게이트 입력으로 하는 PMOS 트랜지스터(P2), 상기 라이징 DLL 클럭(RCKDLL)을 게이트 입력으로 하는 NMOS 트랜지스터(N1), 및 상기 DLL 클럭 인에이블 신호(DLLCK_en)를 게이트 입력으로 하는 NMOS 트랜지스터(N2)를 포함한다.

상기 파워 다운 클럭 선택부(433)는 내부 클럭 인에이블 바 신호(CK_enb)를 게이트 입력으로 하는 PMOS 트랜지스터(P3), 내부 클럭(iCLK)을 게이트 입력으로 하는 PMOS 트랜지스터(P4), 내부 클럭(iCLK)을 게이트 입력으로 하는 NMOS 트랜지스터(N3), 및 내부 클럭 인에이블 신호(CK_en)를 게이트 입력으로 하는 NMOS 트랜지스터(N4)를 포함한다.

도 8을 참조하면, 상기 폴링 클럭 선택부(435) 또한 마찬가지로 노멀 폴링 클럭 선택부(436)와 파워 다운 폴링 클럭 선택부(437)를 포함하고, 상기 클럭 선택부들(436, 437)은 각각 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터가 직렬로 연결되어 있는 것을 확인할 수 있다. 상기 도 12의 라이징 클럭 선택부(431)과의 차이점은 폴링 클럭을 출력하기 위해 트랜지스터(P6, N5)에 폴링 DLL 클럭(FCDDLL)을 입력하고 트랜지스터(P8, N7)에 내부 클럭 바 신호(iCLKb)를 입력한다는 점이다.

다시 도 5를 참조하면, 상기 클럭 출력부(440)는 라이징 클럭 선택부(431)에서 출력되는 라이징 클럭을 출력하는 라이징 클럭 출력부(441)와 폴링 클럭 선택부로부터 출력되는 폴링 클럭을 출력하는 폴링 클럭 출력부(442)를 포함한다.

상기 라이징 클럭 출력부(441)는 상기 라이징 클럭 선택부에서 출력되는 라이징 클럭(RCKDLL)의 위상을 반전하는 인버터(IV1)와 상기 인버터(IV1)의 출력을 소정 시간 지연하되 지연 정도를 달리하여 하는 지연부(D1, D2)를 포함한다. 상기 지연부(D1, D2)의 지연 정도는 ODT 제어신호(ODTLAT)의 발생시점에 따라 다양하게 변경할 수 있다.

상기 폴링 클럭 출력부(442) 또한 마찬가지로 폴링 클럭(RCKDLL)을 반전하는 인버터(IV2)와 지연부(D3, D4)를 포함한다.

그리고 상기 ODT 제어신호 생성부(500)는 상기 클럭 제어부(400)에서 출력되는 클럭 신호들(RCKDLL10, RCKDLL20, FCKDLL15, FCKDLL25)과 내부 클럭 신호(iCLK)의 제어에 의해 내부 ODT 신호(iODT 신호)를 입력받아 ODT 제어신호(ODTLAT)를 최종적으로 출력한다. 상기 ODT 제어신호(ODTLAT)는 온 다이 터미네이션 저항이 온 또는 오프 되도록 제어한다.

상기와 같은 구성에 의할 때, 클럭이 출력되는 동작을 간략히 살펴보면 다음과 같다.

먼저 노멀 모드의 경우를 살펴보면, ODT 인에이블 신호(ODTEN)가 하이 레벨로 활성화되고 클럭 인에이블 신호(CKE)가 하이 레벨이 되면 모드 구분 신호(CKEODT)가 하이 레벨을 유지한다. 따라서 클럭 인에이블 신호 생성부(420)에서 생성되는 DLL 클럭 활성화 신호(DLLCK_en)는 하이 레벨이 되고 내부 클럭 활성화 신호(CK_en)가 로우 레벨이 된다. 상기 클럭 활성화 신호들에 의해 라이징 클럭 선택부(431)의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)가 턴 온 되어 DLL 클럭 경로가 인에이블 되고 라이징 DLL 클럭(RCKDLL)이 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)를 통해 출력되고 내부 클럭 인에이블 신호(CK_en)는 로우 레벨이므로 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)는 턴 오프되어 내부 클럭 경로가 디스에이블 된다. 따라서 상기 출력 신호가 라이징 클럭 출력부(441)를 거쳐 최종적으로 라이징 클럭 신호(RCKDLL10, RCKDLL20)로 출력된다.

폴링 클럭 선택부(435)에도 동일한 신호가 입력되므로 내부 클럭 바 신호(iCLKb) 경로는 디스에이블되고 폴링 DLL 클럭(FCKDLL) 경로가 인에이블 되어 폴링 클럭(FCKDLL15, FCKDLL25)이 출력된다.

다음으로 파워 다운 모드의 경우를 살펴보면, ODT 인에이블 신호(ODTEN)가 하이 레벨로 활성화되더라도 클럭 인에이블 신호(CKE)가 로우 레벨이 되므로 모드 판별 신호(CKEODT)가 로우 레벨로 변한다. 따라서 클럭 인에이블 신호 생성부(420)에서 생성되는 DLL 클럭 활성화 신호(DLLCK_en)는 로우 레벨이 되고 내부 클럭 활성화 신호(CK_en)는 하이 레벨이 된다. 상기 클럭 활성화 신호들에 의해 라이징 클럭 선택부(441)의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)가 턴 오프 되어 DLL 클럭 경로가 디스에이블 된다. 그리고 내부 클럭 인에이블 신호(CK_en)는 하이 레벨이므로 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)는 턴 온 되어 내부 클럭 경로가 인에이블 된다. 따라서 내부 클럭(iCLK)이 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N3)을 통해 출력되고 라이징 클럭 출력부(441)를 거쳐 최종적으로 라이징 클럭 신호(RCKDLL10, RCKDLL20)로 출력된다.

폴링 클럭 선택부(435)에도 동일한 신호가 입력되므로 내부 클럭 바 신호(iCLKb) 경로는 인에이블되고 폴링 DLL 클럭(FCKDLL) 경로가 디스에이블 되어 폴링 클럭(FCKDLL15, FCKDLL25)가 최종 출력된다.

상기와 같은 동작으로 인해 파워 다운 모드인 경우에도 내부 클럭(iCLK)에 의해 라이징 클럭 및 폴링 클럭을 생성하고 ODT 제어신호(ODTLAT)가 상기 라이징 클럭 및 폴링 클럭에 의해 제어되도록 할 수 있다.

도 9는 상기 ODT 제어신호 생성부(500)의 구성을 나타낸 상세 회로도이다.

상기 ODT 제어신호 생성부(500)는 ODT 인에이블 신호(ODTEN)를 반전하여 출력하는 인버터(IV3), 내부 ODT 신호(iODT)의 위상을 반전하는 인버터(IV4), 상기 인버터(IV4)의 출력 신호를 입력으로 하고 상기 클럭 내부 신호(iCLK) 및 상기 DLL 제어부의 출력신호(RCKDLL10, FCKDLL15, RCKDLL20, FCKDLL25)에 따라 상기 내부 ODT 명령 신호(iODT)의 전달하는 다수의 래치회로(510, 520, 530, 540, 550, 560), 상기 래치회로의 출력신호를 조합하여 ODT 제어신호(ODTLAT)를 출력하는 ODT 제어신호 출력부(570), 및 상기 래치회로를 리셋시키는 리셋부(580)를 포함한다.

상기 래치회로(510)는 래치부(511), 전달 게이트(512), 및 인버터(513)를 포함한다. 상기와 같은 구성에 의해 래치회로(510)는 인버터(IV4)로부터 반전된 내부 ODT 신호를 입력받아 래치부(511)에 의해 위상을 반전하여 다음 래치회로(520)로 내부 ODT 신호를 전달한다. 이때 전달 게이트(512)의 온/오프는 내부 클럭(iCLK)에 의해 제어된다. 즉, 내부 클럭 신호(iCLK)가 하이인 경우에는 전달 게이트가 온되고 로우인 경우에는 오프된다. 나머지 래치회로(520, 530, 540, 550, 560)들은 동일한 구조를 가지고 전달 게이트(522, 532, 542, 552)를 제어하는 제어신호만 달리하므로 자세한 설명은 생략한다.

그리고 상기 ODT 제어신호 출력부(570)는 상기 래치회로(550)의 출력을 반전하는 인버터(571)와 상기 인버터(571)와 래치회로(560)의 출력 신호를 조합하여 ODT 제어신호를 생성하고 출력하는 조합부(572)를 포함한다. 상기 조합부(563)는 낸드 게이트와 다수의 인버터를 포함할 수 있다.

즉, 상기 ODT 제어신호 생성부(500))는 내부 클럭 신호(iCLK), 내부 ODT 신호(iODT), ODT 인에이블 신호(ODTEN), 및 DLL 클럭 신호(RCKDLL10, FCKDLL15, RCKDLL20, FCKDLL 25)를 입력 신호로 하여 ODT 제어신호(ODTLAT)를 생성하여 ODT 저항의 온/오프를 제어하게 된다.

상기 리셋부(580)는 ODT 인에이블 신호를 반전하는 인버터(IV3)와, 상기 인버터의 출력신호(ODTENB)를 게이트 입력으로 하는 제 1 내지 제 3 모스 트랜지스터(N1, N2, N3)를 포함한다. 상기 모스 트랜지스터(N1, N2, N3)는 상기 출력신호(ODTENB)가 인에이블 될때 턴 온되어 래치부(521, 541, 560)를 접지 전압 레벨로 리셋하는 역할을 한다.

도 10은 본 발명에 따른 노멀 모드시에 ODT 신호가 온 되는 경우를, 도 11은 오프 되는 경우를 나타낸 타이밍도이다.

모드 레지스터(미도시)에서 ODT 기능을 활성화 시키면 ODT 인에이블 신호(ODTEN)는 하이 레벨을 유지하게 되고, 상기 모드 구분 신호 생성부(200)는 노멀 모드 시에는 하이 레벨의 신호(CKEODT)를 출력하고 파워 다운 모드시에는 로우 레벨의 신호(CKEODT)를 출력한다.

따라서 노멀 모드의 경우, 상기 클럭 제어부(400)에서는 앞서 살펴본 것과 같은 DLL 클럭(RCKDLL10, RCKDLL20, FCKDLL15, FCKDLL25)을 발생시키고 상기 발생된 신호는 ODT 제어신호 생성부(500)로 입력된다. 상기 ODT 제어부로 입력된 ODT 신호(iODT)는 래치되고 내부 클럭 신호(iCLK)의 제어에 의해 다음 래치부로 전달된다. 그리고 라이징 DLL 클럭(RCKDLL 20)에 동기되어 ODT 제어 신호(ODTLAT)를 하이 레벨 상태로 출력하게 되고, ODT 회로(미도시)를 인에이블 시키게 된다.

만약 외부에서 ODT 신호가 로우 레벨 상태(ODT off)로 입력될 경우에는 ODT 제어신호 생성부(500)에서 폴링 DLL 클럭(FCK DLL25)에 의해 로우 레벨의 ODT 제어신호(ODTLAT)를 출력하게 되고 ODT 회로(미도시)를 디스에이블시키게 된다.

도 12 및 도 13은 파워 다운 모드에서 ODT 제어신호가 발생하는 타이밍도를 나타낸 것이다.

도 12는 파워 다운 모드에서 ODT 온 타이밍도를 나타낸 것인데, 외부에서 인가되는 DLL 클럭(RDKDLL, FCKDLL)이 하이 레벨 또는 로우 레벨로 고정되더라도 클럭 제어부에서 출력되는 신호(RCKDLL10, RCKDLL20, FCKDLL15, FCKDLL25)는 노멀 모드에서와 마찬가지의 클럭 형태로 출력되는 것을 확인할 수 있다. 따라서 ODT 제어신호 생성부(500)로 입력되는 내부 ODT 신호(iODT)는 래치회로를 통해 노드 NA, NB, NC, ND, NE에서와 같은 파형을 형성하고 최종적으로 ODT 제어신호 출력부에서 ODT 제어신호(ODTLAT)가 출력된다. 상기 ODT 제어신호(ODTLAT)는 라이징 클럭(RCKDLL20)에 동기되는 것을 그림을 확인할 수 있다.

도 13은 파워 다운 모드에서 ODT 오프 타이밍도를 나타낸 것인데, 도 12와 비교하면, ODT 명령 신호(iODT)가 반대 위상을 가짐으로 인해, 그에 따라 노드 NA, NB, NC, ND, NE의 위상도 반대로 나타나고, 온 다이 터미네이션 저항을 오프시키는 ODT 제어신호(ODATLAT)가 출력된다. 상기 ODT 제어신호(ODTLAT)는 폴링 라이징 클럭(FCKDLL)에 동기된다.

이상에서 살펴 본 것과 같이, 본 발명에 의하면 파워 다운 모드시 외부 클럭 에 동기된 내부 클럭을 이용하여 라이징 클럭 및 폴링 클럭을 생성하고 상기 클럭들에 동기하여 ODT 제어신호를 생성할 수 있다. 따라서 파워 다운 모드에서도 노멀 모드에서와 마찬가지로 ODT 제어신호의 발생 시점을 보다 효과적이고 정확하게 제어할 수 있다.

도 1은 종래 기술에 따른 ODT 제어신호 생성회로의 블럭도

도 2는 도 1의 DLL 제어부(40)의 상세 회로도

도 3은 본 발명에 따른 ODT 제어신호 생성 회로의 블럭도

도 4은 도 3의 모드 구분신호 생성부(200)의 상세 회로도

도 5는 도 3의 클럭 제어부(300)의 상세 블럭도

도 6은 도 5의 클럭 인에이블 신호 생성부(420)의 상세 회로도

도 7은 도 5의 라이징 클럭 선택부(431)의 상세 회로도

도 8은 도 5의 폴링 클럭 선택부(435)의 상세 회로도

도 9는 도 3의 ODT 제어신호 생성부(500)의 상세 회로도

도 10은 본 발명에 따른 경우 노멀 모드시에 ODT 명령어가 온 되는 경우를 나타낸 타이밍도

도 11은 본 발명에 따른 경우 노멀 모드시에 ODT 명령어가 오프 되는 경우를 나타낸 타이밍도

도 12는 본 발명에 따른 경우 파워 다운 모드시에 ODT 명령어가 온 되는 경우를 나타낸 타이밍도

도 13은 본 발명에 따른 경우 파워 다운 모드시에 ODT 명령어가 오프 되는 경우를 나타낸 타이밍도

Claims

내부 클럭 신호와 DLL 클럭 신호가 입력되며, 파워 모드에 따라 상기 내부 클럭 신호와 상기 DLL 클럭 신호 중 어느 하나를 선택하여 복수의 지연된 클럭 신호들을 출력하는 클럭 제어 회로; 및

ODT 명령어가 입력되며, 상기 내부 클럭 신호와 상기 복수의 지연된 클럭 신호로서 상기 ODT 명령어를 제어하여 ODT 제어 신호를 생성하여 출력하는 ODT 제어신호 생성 회로;를 포함하는 것을 특징으로 하는 ODT 제어 회로.
제 1항에 있어서,

상기 클럭 제어 회로는

ODT 인에이블 신호와 클럭 인에이블 신호를 논리 조합하여 상기 반도체 장치의 모드를 구분하는 모드 구분 신호를 출력하는 모드 구분 신호 생성부; 및

상기 모드 구분 신호에 따라 상기 내부 클럭 신호와 DLL 클럭 신호 중 어느 하나를 선택하여 복수의 지연된 클럭 신호들을 출력하는 클럭 제어부;를 포함하는 ODT 제어 회로.
제 1항에 있어서,

상기 ODT 제어신호 생성회로는 ODT 명령어를 입력받아 버퍼링하여 내부 ODT 명령어를 출력하는 ODT 버퍼부; 및

상기 내부 ODT 명령어를 제어하여 ODT 제어신호를 생성하는 ODT 제어신호 생성부;를 포함하는 ODT 제어회로.
제 2항에 있어서,

상기 모드 구분 신호 생성부는 클럭 인에이블 신호가 활성화될 때 노멀 모드 신호를 출력하고 상기 클럭 인에이블 신호가 비활성화될 때 파워 다운 모드 신호를 출력하는 ODT 제어회로.
제 2항에 있어서, 상기 클럭 제어부는

상기 ODT 인에이블 신호와 상기 모드 구분 신호를 논리 조합하여 상기 DLL 클럭 신호와 내부 클럭 신호를 활성화하기 위한 클럭 인에이블 신호를 생성하는 클럭 인에이블 신호 생성부;

상기 클럭 인에이블 신호에 따라 DLL 클럭 신호와 내부 클럭 신호 중 어느 하나를 선택하는 클럭 선택부; 및

상기 클럭 선택부의 출력 신호를 소정 시간 지연하여 출력하는 클럭 출력부;를 포함하는 ODT 제어회로.
제 5항에 있어서, 상기 클럭 인에이블 신호 생성부는

상기 ODT 인에이블 신호와 모드 구분 신호를 조합하여 DLL 클럭 인에이블 신호를 출력하는 DLL 클럭 인에이블 신호 생성부; 및

상기 ODT 인에이블 신호와 반전된 모드 구분 신호를 조합하여 내부 클럭 인에이블 신호를 생성하는 내부 클럭 인에이블 신호 생성부;를 포함하는 ODT 제어회로.
제 5항에 있어서,

상기 DLL 클럭 인에이블 신호 생성부는 노멀 모드 시에는 하이 레벨의 DLL 클럭 인에이블 신호를 출력하고, 파워 다운 모드 시에 로우 레벨의 DLL 클럭 인에이블 신호를 출력하는 ODT 제어회로.
제 6항에 있어서,

상기 DLL 클럭 인에이블 신호 생성부는 상기 ODT 인에이블 신호와 모드 판별 신호를 조합하여 DLL 클럭 인에이블 바 신호를 출력하는 낸드 연산부; 및

상기 낸드 연산부의 출력을 반전하여 DLL 클럭 인에이블 신호를 출력하는 인버터;를 포함하는 ODT 제어회로.
제 6항에 있어서,

상기 내부 클럭 인에이블 신호 생성부는 노멀 모드 시에는 내부 클럭 인에이블 신호를 디스에이블하고, 파워 다운 모드 시에는 내부 클럭 인에이블 신호를 인에이블하는 ODT 제어회로.
제 5항에 있어서, 상기 클럭 선택부는

상기 DLL 클럭 중 라이징 DLL 클럭 신호와 내부 클럭 신호 중 어느 하나를 선택하여 활성화하는 라이징 클럭 선택부; 및

상기 DLL 클럭 중 폴링 DLL 클럭 신호와 내부 클럭 바 신호 중 어느 하나를 선택하여 활성화하는 폴링 클럭 선택부;를 포함하는 ODT 제어회로.
제 10항에 있어서, 상기 라이징 클럭 선택부는

노멀 모드시에는 상기 라이징 DLL 클럭 신호의 경로를 활성화하여 라이징 DLL 클럭 신호를 출력하는 노멀 라이징 클럭 선택부; 및

파워 다운 모드시에는 상기 내부 클럭 신호의 경로를 활성화하여 내부 클럭신호를 출력하는 파워 다운 라이징 클럭 선택부;를 포함하는 ODT 제어회로.
제 10항에 있어서, 상기 폴링 클럭 선택부는

노멀 모드시에는 상기 폴링 DLL 클럭 신호의 경로를 활성화하여 폴링 DLL 클럭 신호를 출력하는 노멀 폴링 클럭 선택부; 및

파워 다운 모드시에는 상기 내부 클럭 바 신호의 경로를 활성화하여 내부 클럭 바 신호를 출력하는 파워 다운 폴링 클럭 선택부;를 포함하는 ODT 제어회로.
제 5항에 있어서, 상기 클럭 출력부는

상기 클럭 선택부의 출력 신호 중 라이징 클럭 신호를 출력하는 라이징 클럭 출력부; 및

상기 클럭 선택부의 출력 신호 중 폴링 클럭 신호를 출력하는 폴링 클럭 출력부;를 포함하는 ODT 제어회로.
제 13항에 있어서, 상기 라이징 클럭 출력부는 상기 라이징 클럭 신호를 소정 시간 지연하여 출력하는 지연부를 포함하는 ODT 제어회로.
제 13항에 있어서, 상기 폴링 클럭 출력부는 상기 폴링 클럭 신호를 소정 시간 지연하여 출력하는 지연부를 포함하는 ODT 제어회로.
제 14항 또는 제 15항에 있어서,

상기 지연부는 지연 정도를 달리하는 다수의 지연회로를 포함하는 ODT 제어회로.
제 3항에 있어서, 상기 ODT 제어신호 생성부는

상기 내부 ODT 신호를 래치하되, 내부 클럭 신호와 상기 클럭 제어부의 출력 신호에 의해 제어되는 스위치를 포함하는 래치부;

ODT 인에이블 신호가 로우 레벨이 될 때 상기 래치부를 초기화하는 리셋부; 및

상기 래치부의 출력 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 출력부;를 포함하는 ODT 제어회로.
제 17항에 있어서, 상기 래치부는

상기 제 1 인버터의 출력 신호를 래치하되, 상기 내부 클럭 신호의 제어에 의해 래치 신호를 전달하는 제 1 전달 게이트를 포함하는 제 1 래치부;

상기 제 1 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 1 출력 신호의 제어에 의해 래치 신호를 전달하는 제 2 전달 게이트를 포함하는 제 2 래치부;

상기 제 2 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 2 출력 신호의 제어에 의해 래치 신호를 전달하는 제 3 전달 게이트를 포함하는 제 3 래치부;

상기 제 3 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 3 출력 신호의 제어에 의해 래치 신호를 전달하는 제 4 전달 게이트를 포함하는 제 4 래치부;

상기 제 4 전달게이트에 의해 전달되는 신호를 래치하되, 상기 클럭 제어부의 제 4 출력 신호의 제어에 의해 래치 신호를 전달하는 제 5 전달 게이트를 포함하는 제 5 래치부; 및

상기 제 5 전달 게이트에 전달되는 신호를 래치하는 제 6 래치부;를 포함하는 ODT 제어회로.
제 18항에 있어서,

상기 ODT 제어신호 출력부는 상기 제 5 래치부의 출력 신호를 반전하여 상기 제 6 래치부의 출력 신호를 조합하는 낸드 연산부를 포함하는 ODT 제어회로.