KR100871704B1 - 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼 - Google Patents

반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼 Download PDF

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Abstract

반도체 메모리 장치의 온-다이 터미네이션(On-Die Termination ; ODT) 회로가 개시된다. 본 발명에 따른 온-다이 터미네이션 회로는, ODT 동기 버퍼 및 ODT 게이트를 구비한다. ODT 동기 버퍼는, 외부클럭에 지연 동기된 제1클럭신호에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드로부터 동기 ODT 커맨드를 생성한다. ODT 게이트는 상기 외부클럭에 지연 동기된 제2클럭신호와 상기 동기 ODT 커맨드를 이용하여, 온-다이 터미네이션을 제어하는 신호들을 생성한다. 상기 동기 ODT 커맨드는, 상기 제2클럭신호의 비활성화 구간에서 생성된다.
Figure R1020070019925
ODT, 동기버퍼, 레이턴시, 주파수

Description

반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어 방법 및 ＯＤＴ 동기 버퍼{On-Die Termination circuit of semiconductor memory device, method for controlling the same and ODT synchronous buffer}
도 1은 온다이 터미네이션(On-Die Termination) 회로의 블록도이다.
도 2는 본 발명의 비교예에 따른 ODT 동기 버퍼의 회로도이다.
도 3은 높은 주파수 영역에서 도 2의 본 발명의 비교예에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 4는 낮은 주파수 영역에서 도 2의 본 발명의 비교예에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 ODT 동기버퍼의 회로도이다.
도 6은 높은 주파수 영역에서 도 5의 본 발명에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 7은 낮은 주파수 영역에서 도 5의 본 발명에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
본 발명은 온-다이 터미네이션 회로 및 그의 제어방법에 관한 것으로, 더욱 구체적으로는 온-다이 터미네이션 회로를 구성하는 ODT 동기버퍼 및 그의 제어방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(DRAM)를 채용하는 시스템에서 신호 버스의 주파수는 고속 동작의 실현을 위해 빠르게 높아지고 있다. 이에 따라, 임피던스 미스매칭 문제를 해결하여 신호 충실도(signal integrity)가 왜곡되는 현상을 최소화시키기 위한 버스 터미네이션 테크닉이 다양하게 연구되고 있다. 그러한 연구들을 통하여, 스터브(stub) 버스 구조를 가지는 시스템에 있어서는 마더 보드 터미네이션(이하 MBT:Mother Board Termination)을 사용하는 방식보다는 온-다이 터미네이션(ODT:On-Die Termination)을 사용하는 방식이 신호 충실도 면에서 더 유리하다는 점이 알려졌다.
온-다이 터미네이션은 메모리 모듈(module)에 장착된 메모리의 입출력 포트(I/O port)에서 버스 터미네이션이 이루어지는 터미네이션 구조를 의미한다. 결국, 온-다이 터미네이션은 온-칩 터미네이션(On-Chip Termination)이라고도 불리우는 임피던스 매칭회로이며, 이는 집적회로 칩 내의 패드 근방에 채용된다.
온-다이 터미네이션에서, 외부에서 ODT 커맨드가 인가되고부터 온-다이 터미네이션을 수행하기까지의 시간은 클럭 레이턴시로 정의된다. 한편, 온-다이 터미네이션 스펙에는, 클럭 레이턴시가 외부 클럭신호의 2클럭 사이클로 정의되는 것이 보통이다. 그러므로, 온-다이 터미네이션 회로에서, 클럭 레이턴시를 2클럭 사이클로 맞추는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 높은 주파수에서 낮은 주파수에 이르기까지 넓은 동작 주파수 영역에서 안전하게 동작할 수 있는 온-다이 터미네이션 회로 및 온-다이 터미네이션 동기 버퍼를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 온-다이 터미네이션 회로는 ODT 동기 버퍼 및 ODT 게이트를 구비한다. ODT 동기 버퍼는 외부클럭에 지연 동기된 제1클럭신호에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드로부터 동기 ODT 커맨드를 생성한다. ODT 게이트는 상기 외부클럭에 지연 동기된 제2클럭신호와 상기 동기 ODT 커맨드를 이용하여, 온-다이 터미네이션을 제어한다. 동기 ODT 커맨드는, 제2클럭신호의 비활성화 구간에서 생성된다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 온다이 터미네이션(On-Die Termination) 회로의 블록도이다.
도 1에 도시된 바와 같이, 온다이 터미네이션 회로는, 외부클럭(Ext CLK)에 동기하여 데이터 출력 동작을 행하기 위해, 클럭버퍼(10), DLL(11), 로컬버퍼(12), 입력버퍼(20), ODT 플립플롭(21), ODT 동기버퍼(22), ODT 게이트(23), 및 ODT 드라이버(24)를 구비한다.
클럭 버퍼(10)는 클럭의 레벨 변환을 위한 용도로서 사용된다. 클럭 버 퍼(10)는 외부클럭(Ext CLK)을 버퍼링 하여 버퍼드 클럭신호(CLKA)를 생성할 수 있다. DLL(11)은 본 분야에 공지된 딜레이 록 루프(Delay Locked Loop)이다.
로컬 버퍼(12)는 DLL(11)의 출력을 받아 바이 패스함에 의해 제1클럭신호(CLKDQ1)를 출력한다. 또한, DLL(11)의 출력을 일정 시간만큼(예를 들어, 상기 외부클럭의 반주기만큼), 지연한 후 출력함에 의해 상기 제2클럭신호(CLKDQ2)를 발생한다.
입력버퍼(20)는 외부에서 입력되는 SSTL 레벨의 ODT 커맨드(ODT Command)를 CMOS 레벨로 변화시켜 출력한다.
ODT 플립플롭(21)은, 입력버퍼(20)로부터 출력되는 ODT 커맨드(TODT)를 수신하여, 버퍼드 클럭신호(CLKA)에 동기된 출력 신호(SODT)를 생성한다.
ODT 동기 버퍼(22)는, ODT 플립플롭(21)의 출력인 SODT 신호를 수신하고, 이를 외부클럭(Ext CLK)에 지연동기(delay locking)된 제1 클럭신호(CLKDQ1)에 맞추어 출력함에 의해, 동기 ODT 커맨드(PODT)를 생성한다.
ODT 게이트(23)는, 제1클럭신호(CLKDQ1)와는 설정된 만큼의 위상차를 갖는 제2클럭신호(CLKDQ2)에 응답하여 동기 ODT 커맨드(PODT)를 패싱(passing) 및 래치함에 의해, 온다이 터미네이션 업 및 다운 신호(ODT_UP, ODT_DN)를 생성한다.
ODT 드라이버(24)는, 온다이 터미네이션 업 및 다운 신호(ODT_UP, ODT_DN)의 상태(status)에 응답하여 풀업 저항과 풀다운 저항의 온 또는 오프를 제어함에 의해, 외부클럭(Ext CLK)에 동기된 온다이 터미네이션 드라이빙 동작이 행해지도록 한다.
도 2는 본 발명의 비교예에 따른 ODT 동기 버퍼의 회로도이다.
도 2를 참조하면, 본 발명의 비교예에 따른 ODT 동기버퍼는, 지연수단(DELAY), 인버터(INV), 제1래치(LATCH1) 및 제2래치(LATCH2)를 구비한다. 지연수단(DELAY)은 ODT 커맨드(SODT) 신호를 수신하여 소정시간동안 지연한다. 인버터(INV)는 지연수단(DELAY)의 출력을 반전시킨다. 제1래치(LATCH1)는 인버터(INV)의 출력(CLKDQ1DB)으로 SODT 신호를 래치한다. 제2래치(LATCH2)는 상기 지연수단(DELAY)의 출력(CLKDQ1D)으로 상기 제1래치(LATCH1)의 출력을 래치한다. 여기에서, 클럭신호(CLKDQ1)는 로컬 버퍼(12)로부터 출력되는 DLL 로킹(locking) 신호이다.
본 발명의 비교예에 따른 ODT 동기버퍼에서 출력되는 동기 ODT 커맨드(PODT)는 상기 딜레이의 출력 클럭신호(CLKDQ1D)의 라이징 에지에 동기되어 출력되고, 이후 도 1 내의 ODT 게이트(23)에 입력되어 제2클럭신호(CLKDQ2)신호의 라이징(rising)에지 또는 폴링(falling) 에지에 동기되어 출력된다.
도 3은 높은 주파수 영역에서 도 2의 본 발명의 비교예에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다. 여기서 높은 주파수란 보통 기준주파수(예를 들어 300 내지 350 MHz) 보다 높은 주파수를 말한다.
외부에서 ODT 커맨드(ODT CMD)가 인가되고 높은 주파수의 외부 클럭신호(Ext CLK)가 인가된다. 여기서 상기 도 1에 도시된 바와 같은 ODT회로에서의 클럭 레이턴시(latency)가 상기 외부 ODT 커맨드(ODT)가 인가된후 2클럭 사이클이라고 가정한다.
동기 ODT 커맨드(PODT)는 제1클럭신호(CLKDQ1D)의 라이징 에지에 응답하여 출력된다. 그리고, 제1클럭신호(CLKDQ1D)의 라이징 에지 시점부터 동기 ODT 커맨드(PODT)가 출력되어 ODT 게이트(23)에 도달하기 까지는, 절대 딜레이(Td)가 존재한다. 따라서, 동기 ODT 커맨드(PODT)가 제1클럭 신호(CLKDQ1D)의 라이징 에지 시점이후 처음으로 발생되는 제2클럭신호(CLKDQ2)의 폴링 에지 시점보다 늦게 발생된다. 즉, 제2클럭신호(CLKDQ2)의 비활성화 구간에서, 동기 ODT 커맨드(PODT)가 발생된다. 그에 따라, 도 1의 ODT 게이트(23)는 제2클럭신호(CLKDQ2)의 라이징 에지에 응답하여 온다이 터미네이션 업 및 다운 신호(ODT_UP, ODT_DN)를 생성하고, 이에 따라 클럭 레이턴시를 2클럭 사이클로 맞출 수 있다.
도 4는 낮은 주파수 영역에서 도 2의 본 발명의 비교예에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 4를 참조하면, 본 발명의 비교예에 따른 ODT 동기 버퍼에서는 낮은 주파수를 가질 경우에, 상기 동기 ODT 커맨드(PODT)가 발생된 다음에, 제1지연클럭신호(CLKDQ1D)의 라이징 에지 이후에 처음으로 발생되는 제2클럭신호(CLKDQ2)의 폴링 에지 시점이 존재한다. 즉, 제2클럭신호(CLKDQ2)의 활성화 구간에서, 동기 ODT 커맨드(PODT)가 발생된다. 따라서, 제2클럭신호(CLKDQ2)의 활성화 구간에 응답하여 ODT 게이트(23)가 동작한다. 그에 따라, 레이턴시가 2클럭 사이클보다 작아지게 되어 페일(fail)이 발생하게 되는 문제점이 있다.
도 5는 본 발명의 일 실시예에 따른 ODT 동기버퍼의 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 ODT 동기버퍼는, 외 부클럭(Ext CLK)에 지연 동기된 제1클럭신호(CLKDQ1)에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드(SODT)로부터 동기 ODT 커맨드(PODT)를 생성한다. 동기 ODT 커맨드(PODT)는, 제2클럭신호(CLKDQ2)의 비활성화 구간에서 생성된다. 한편, 도 1에 도시된 ODT 게이트는 외부클럭(Ext CLK)에 지연 동기된 제2클럭신호(CLKDQ2)와 동기 ODT 커맨드(PODT)를 이용하여, 온-다이 터미네이션을 제어하는 신호들(예를 들어, 온다이 터미네이션 업 및 다운 신호(ODT_UP, ODT_DN))을 생성한다.
제2클럭신호(CLKDQ2)는, 제1클럭신호(CLKDQ1)와 소정의 위상차를 가질 수 있다.
본 발명의 일 실시예에 따른 ODT 동기 버퍼는, 지연부(510) 및 래치부(530)를 구비할 수 있다. 지연부(510)는 제1클럭신호(CLKDQ1)를 지연시켜서 제1지연클럭신호(CLKDQ1B)를 생성한다. 래치부(530)는 제1지연클럭신호(CLKDQ1B)에 응답하여 외부 ODT 커맨드(SODT)를 래치한 다음에, 동기 ODT 커맨드(PODT)로써 출력한다.
지연부(510)는 제1지연수단(DELAY1), 제2지연수단(DELAY2) 및 제3지연수단(DELAY3)을 구비할 수 있다. 제1지연수단(DELAY1)은 제1클럭신호(CLKDQ)를 지연시켜서 제1지연클럭신호(CLKDQ1B)를 생성한다. 제2지연수단(DELAY2)은 제1지연클럭신호(CLKDQ1B)를 지연시켜서 제2지연클럭신호(CLKDQ1D)를 생성한다. 제3지연수단(DELAY3)은 제2지연클럭신호(CLKDQ1D)를 지연시켜서 제3지연클럭신호(CLKDQ1DB)를 생성한다.
제1 내지 제3지연수단(DELAY1~DELAY3)의 지연시간의 합은 도 2에 도시된 본 발명의 비교예에 따른 ODT 동기 버퍼의 지연수단(DELAY)의 지연시간과 동일할 수 있다. 제1 내지 제3지연수단(DELAY1~DELAY3)은, 동일한 지연시간을 가질 수 있다.
제1클럭신호(CLKDQ1)와 제1지연클럭신호(CLKDQ1B)는, 180도의 위상차이를 가질 수 있고, 제1지연클럭신호(CLKDQ1B)와 제2지연클럭신호(CLKDQ1D)는, 180도의 위상차이를 가질 수 있고, 제2지연클럭신호(CLKDQ1D)와 제3지연클럭신호(CLKDQ1DB)는, 180도의 위상차이를 가질 수 있다. 즉, 제1지연클럭신호(CLKDQ1B)는 제1클럭신호(CLKDQ1)를 지연 및 반전 시킨 신호일 수 있고, 제2지연클럭신호(CLKDQ1D)는 제1지연클럭신호(CLKDQ1B)를 지연 및 반전 시킨 신호일 수 있고, 제3지연클럭신호(CLKDQ1DB)는 제2지연클럭신호(CLKDQ1D)를 지연 및 반전 시킨 신호일 수 있다.
래치부(530)는 제1래치(LATCH1), 제2래치(LATCH2) 및 제3래치(LATCH3)를 구비할 수 있다. 제3래치(LATCH3)는 제3지연수단(DELAY3)으로부터 출력되는 제3지연클럭신호(CLKDQ1DB)에 응답하여 외부 ODT 커맨드(SODT)를 래치하여 출력한다. 제2래치(LATCH2)는 제2지연수단(DELAY2)으로부터 출력되는 제2지연클럭신호(CLKDQ1D)에 응답하여 제1래치(LATCH1)의 출력을 래치하여 출력한다. 제1래치(LATCH1)는 제1지연수단(DELAY1)으로부터 출력되는 제1지연클럭신호(CLKDQ1B)에 응답하여 제2래치(LATCH2)의 출력을 래치하여, 동기 ODT 커맨드(PODT)로써 출력한다. 제1래치(LATCH1)는 제1지연클럭신호(CLKDQ1B)의 라이징 에지에 응답하여 동기 ODT 커맨드(PODT)를 출력할 수 있다.
제1래치(LATCH1)의 경우, 제1지연수단(DELAY1)의 제1지연클럭신호(CLKDQ1B)의 폴링(falling) 에지에 래치되고, 라이징(rising) 에지에 래치 출력 상태가 바뀔 수 있다. 제2래치(LATCH2)의 경우, 제2지연수단(DELAY2)의 제2지연클럭신 호(CLKDQ1D)의 폴링(falling) 에지에 래치되며, 라이징(rising) 에지에 래치 출력 상태가 바뀔 수 있다. 제3래치(LATCH3)의 경우, 제3지연수단(DELAY3)의 제3지연클럭신호(CLKDQ1DB)의 폴링(falling) 에지에 래치되며, 라이징(rising) 에지에 래치 출력 상태가 바뀔 수 있다.
도 6은 높은 주파수 영역에서 도 5의 본 발명에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 7은 낮은 주파수 영역에서 도 5의 본 발명에 따른 ODT 동기 버퍼에 관련된 신호들의 타이밍도이다.
도 6과 도 7에서는, ODT회로에서의 클럭 레이턴시(latency)는 외부 클럭 신호(Ext CLK)가 인가된 후 2클럭 사이클이라고 가정한다. 다만, 도 6은 높은 주파수의 외부 클럭신호(Ext CLK)가 인가되는 경우를 설명하는 반면에, 도 7은 낮은 주파수의 외부 클럭신호(Ext CLK)가 인가되는 경우를 설명한다.
도 6과 도 7을 참조하면, 동기 ODT 커맨드(PODT)는 제1지연수단(DELAY1)의 제1지연클럭신호(CLKDQ1B)의 라이징 에지에 응답하여 발생된다. 따라서 제1지연클럭신호(CLKDQ1B)의 라이징 에지 시점부터 동기 ODT 커맨드(PODT)의 절대 딜레이(Td)가 시작된다. 그리고, 동기 ODT 커맨드(PODT)가 제1지연클럭신호(CLKDQ1B)의 라이징 에지 시점 이후 처음으로 발생되는 제2클럭신호(CLKDQ2)의 라이징 에지 시점 전에 동기 ODT 커맨드(PODT)의 절대 딜레이(Td)가 끝난다. 또한, 절대 딜레이(Td)가 끝나는 시점은, 제2클럭신호(CLKDQ2)의 라이징 에지보다 반 클럭사이클(0.5*tCK) 빠른 시점의 폴링(falling) 에지보다는 느리게 된다. 즉, 딜레이 마 진(Tm)은 영(0)보다 크게 된다. 따라서, 도 5의 제1래치(LATCH1) 동작 이후 처음으로 발생되는 제2클럭신호(CLKDQ2)의 라이징 에지 시점과 상기 라이징 에지보다 반 클럭사이클(0.5*tCK) 빠른 시점의 폴링(falling) 에지 사이에 동기 ODT 커맨드(PODT)가 발생된다. 즉, 동기 ODT 커맨드(PODT)는 제2클럭신호(CLKDQ2)의 비활성화 구간에서 생성된다. 그에 따라, 클럭 레이턴시를 2클럭 사이클로 맞출 수 있다.
본 발명의 비교예에 따른 ODT 동기 버퍼는, 외부 클럭(Ext CLK)의 주파수가 낮은 경우에는, 동기 ODT 커맨드(PODT)가 제2클럭신호(CLKDQ2)의 활성화 구간에서 생성된다. 그에 따라, 클럭 레이턴시를 2클럭 사이클로 맞출 수 없는 문제가 있었다. 반면에, 본 발명에 따른 ODT 동기 버퍼는, 외부 클럭(Ext CLK)의 주파수와 무관하게, 동기 ODT 커맨드(PODT)를 제2클럭신호(CLKDQ2)의 비활성화 구간에서 생성한다. 좀 더 설명하면, 본 발명에 따른 ODT 동기 버퍼는, 제3지연클럭신호(CLKDQ1DB)보다 지연시간이 짧은 제1지연클럭신호(CLKDQ1B)에 동기시켜서, 동기 ODT 커맨드(PODT)를 생성한다. 그에 따라, 동기 ODT 커맨드(PODT)를 제2클럭신호(CLKDQ2)의 비활성화 구간에서 생성할 수 있고, 클럭 레이턴시를 2클럭 사이클로 맞출 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부구성을 변경하거나 회 로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 온다이 터미네이션 회로를 구성하는 ODT 동기 버퍼의 출력신호를 주파수의 고저에 따라 달리 제어함이 없이 클럭 레이턴시에 맞는 동작이 가능하며 페일의 방지 또는 최소화가 가능하다.

Claims (11)

  1. 반도체 메모리 장치의 온-다이 터미네이션(On-Die Termination ; ODT) 회로에 있어서,
    외부클럭에 지연 동기된 제1클럭신호에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드로부터 동기 ODT 커맨드를 생성하는 ODT 동기 버퍼; 및
    상기 외부클럭에 지연 동기된 제2클럭신호와 상기 동기 ODT 커맨드를 이용하여, 온-다이 터미네이션을 제어하는 신호들을 생성하는 ODT 게이트를 구비하고,
    상기 ODT 동기 버퍼는,
    상기 제1클럭신호를 지연시켜서 제1지연클럭신호를 생성하는 제1지연수단; 상기 제1지연클럭신호를 지연시켜서 제2지연클럭신호를 생성하는 제2지연수단; 및 상기 제2지연클럭신호를 지연시켜서 제3지연클럭신호를 생성하는 제3지연수단을 구비하는 지연부; 및
    상기 제1지연클럭신호, 상기 제2지연클럭신호, 및 상기 제3지연클럭신호에 응답하여 상기 외부 ODT 커맨드를 순차적으로 래치함으로써, 상기 동기 ODT 커맨드를 상기 제2클럭신호의 비활성화 구간에서 생성하여 출력하는 래치부를 구비하는 것을 특징으로 하는 온-다이 터미네이션 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 내지 제3지연수단은,
    동일한 지연시간을 가지는 것을 특징으로 하는 온-다이 터미네이션 회로.
  5. 제1항에 있어서,
    상기 제1클럭신호와 상기 제1지연클럭신호는, 180도의 위상차이를 가지고,
    상기 제1지연클럭신호와 상기 제2지연클럭신호는, 180도의 위상차이를 가지고,
    상기 제2지연클럭신호와 상기 제3지연클럭신호는, 180도의 위상차이를 가지는 것을 특징으로 하는 온-다이 터미네이션 회로.
  6. 제1항에 있어서, 상기 래치부는,
    상기 제3지연수단으로부터 출력되는 상기 제3지연클럭신호에 응답하여 상기 외부 ODT 커맨드를 래치하여 출력하는 제3래치;
    상기 제2지연수단으로부터 출력되는 상기 제2지연클럭신호에 응답하여 상기 제1래치의 출력을 래치하여 출력하는 제2래치; 및
    상기 제1지연수단으로부터 출력되는 상기 제1지연클럭신호에 응답하여 상기 제2래치의 출력을 래치하여, 상기 동기 ODT 커맨드로써 출력하는 제1래치를 구비하는 것을 특징으로 하는 온-다이 터미네이션 회로.
  7. 제6항에 있어서, 상기 제1래치는,
    상기 제1지연클럭신호의 라이징 에지에 응답하여 상기 동기 ODT 커맨드를 출력하는 것을 특징으로 하는 온-다이 터미네이션 회로.
  8. 제1항에 있어서, 상기 제2클럭신호는,
    상기 제1클럭신호와 소정의 위상차를 갖는 것을 특징으로 하는 온-다이 터미네이션 회로.
  9. 온-다이 터미네이션(On-Die Termination ; ODT) 회로의 ODT 동기 버퍼에 있어서,
    외부클럭에 지연 동기된 제1클럭신호를 지연시켜서 제1지연클럭신호, 제2지연클럭신호, 및 제3지연클럭신호를 생성하는 지연부; 및
    ODT 동작을 지시하는 외부 ODT 커맨드를 래치한 다음에, 동기 ODT 커맨드로써 출력하는 래치부를 구비하고,
    상기 지연부는,
    상기 제1클럭신호를 지연시켜서 상기 제1지연클럭신호를 생성하는 제1지연수단;
    상기 제1지연클럭신호를 지연시켜서 상기 제2지연클럭신호를 생성하는 제2지연수단; 및
    상기 제2지연클럭신호를 지연시켜서 상기 제3지연클럭신호를 생성하는 제3지연수단을 구비하고,
    상기 래치부는,
    상기 제1지연클럭신호, 상기 제2지연클럭신호, 및 상기 제3지연클럭신호에 응답하여 상기 외부 ODT 커맨드를 순차적으로 래치함으로써, 온-다이 터미네이션을 제어하는 신호를 생성하는 ODT 게이트를 동작시키는 제2클럭신호의 비활성화 구간에서 상기 동기 ODT 커맨드를 생성하여 출력하는 것을 특징으로 하는 ODT 동기 버퍼.
  10. 반도체 메모리 장치의 온-다이 터미네이션(On-Die Termination ; ODT) 회로제어 방법에 있어서,
    외부클럭에 지연 동기된 제1클럭신호에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드로부터 동기 ODT 커맨드를 생성하는, ODT 동기 버퍼링 단계; 및
    상기 외부클럭에 지연 동기된 제2클럭신호와 상기 동기 ODT 커맨드를 이용하여, 온-다이 터미네이션을 제어하는 신호들을 생성하는, ODT 게이팅 단계를 구비하고,
    상기 ODT 동기 버퍼링 단계는,
    상기 제1클럭신호를 지연시켜서 제1지연클럭신호를 생성하는 제1지연단계;
    상기 제1지연클럭신호를 지연시켜서 제2지연클럭신호를 생성하는 제2지연단계;
    상기 제2지연클럭신호를 지연시켜서 제3지연클럭신호를 생성하는 제3지연단계; 및
    상기 제1지연클럭신호, 상기 제2지연클럭신호, 및 상기 제3지연클럭신호에 응답하여 상기 외부 ODT 커맨드를 순차적으로 래치함으로써, 상기 동기 ODT 커맨드를 상기 제2클럭신호의 비활성화 구간에서 생성하여 출력하는, 래치 단계를 구비하는 것을 특징으로 하는 온-다이 터미네이션 회로 제어 방법.
  11. 삭제
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