KR100605590B1 - 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 - Google Patents

데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 데이터 출력드라이버의 드라이빙 능력이 시스템에 최적화되도록, 데이터 출력드라이버의 임피던스값을 조정할 수 있는 디디알 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터 입출력 패드; 데이터 억세스 동작중에서는 상기 데이터 입출력패드를 통해 입력되는 데이터 신호를 버퍼링하여 래치하고, 상기 OCD 조정 컨트롤 동작중에는 상기 데이터 입출력 패드를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치 및 얼라인하는 데이터 입력부; 메모리 코어영역에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버; 상기 데이터 입력부에서 얼라인되어 출력되는 상기 OCD 제어코드를 디코딩하여 출력하는 OCD 명령어디코더; 상기 OCD 명령어디코더에서 디코딩된 결과에 따라 상기 데이터 출력드라이버의 임피던스를 제어하기 위한 OCD 제어부; 및 데이터 억세스 동작중에는 상기 데이터입력부에서 얼라인된 데이터를 메모리코어로 전달하기 위한 카스신호를 생성하여 출력하고, 상기 OCD 조정 컨트롤 동작중에는 상기 OCD 명령어디코더에서 상기 OCD 제어코드를 입력받아 디코딩하도록 제어하는 OCD 동작신호를 출력하는 카스신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, OCD 조정, 레지스터, 임피던스.

Description

데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ABILITY TO MEDIATE IMPEDANCE OF DATA OUTPUT-DRIVER}
도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도.
도2는 디디알 메모리 장치에서 JEDEC 스펙에 의해서 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도.
도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도.
도3b는 도3a에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표.
도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도.
도4b는 도3b에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표.
도5는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.
도6은 도5의 메모리 장치에서 OCD 제어신호 입력부를 나타내는 회로도.
도7은 도5의 메모리 장치에서 카스신호 생성부를 나타내는 블럭 구성도.
도8a는 도7에 도시된 제1 카스신호 생성부를 나타내는 회로도.
도8b는 도7에 도시된 제2 카스신호 생성부를 나타내는 회로도.
도8c는 도7에 도시된 제3 카스신호 생성부를 나타내는 회로도.
도9 내지 도12은 일반적인 메모리 장치의 블럭구성도와 동작 파형도.
도13은 도8a에 도시된 제1 카스신호 생성부의 동작을 나타내는 파형도.
도14는 도5의 메모리 장치에서 OCD 제어로직부와 풀업 및 풀다운 드라이버를 나타내는 블럭구성도.
도15는 도13에서 H레지스터와 L레지스터를 나타내는 회로도.
도16은 도5의 메모리 장치에서 OCD 명령어 디코더를 나타내는 블럭구성도.
도17은 도16의 OCD 명령어 디코더의 동작을 나타내는 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명
ND1 ~ ND3 : 낸드게이트
NOR1 ~ NOR9 : 노어게이트
I1 ~ I11 : 인버터
본 발명은 반도체 장치에 관한 것으로, 특히 동기식 메모리 장치의 데이터 출력 임피던스를 조정하는 회로에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 장치 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
디디알 메모리 장치의 데이터 전송속도를 보다 더 빠르게 하기 위해 여러가지 새로운 개념이 추가되고 있는데, 세계 반도체 표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알Ⅱ 동기식 메모리 장치의 스펙에는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다.
OCD 조정 컨트롤은 칩셋등의 외부장치에서 데이터를 인터페이싱하는 메모리 장치의 출력드라이브에 흐르는 전압 또는 전류를 측정해서, 출력드라이의 임피던스를 현재 시스템에서 최적이 되도록 조정하는 것을 말한다.
따라서 JEDEC의 디디알Ⅱ 동기식 메모리 장치의 스펙을 만족하기 위해서는 메모리 장치의 출력드라이브에 임피던스를 조정할 수 있는 기능을 추가로 구비해야 한다.
도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적으로 메모리 장치는 시스템에 적용될 때에 칩셋(chipset)과 데이터 인터페이싱(interfacing)을 하게 되는데, 메모리 장치는 칩셋으로부터 다수의 명령어 입력핀(/CS, /WE, CK, /CK,...)을 통해 명령어신호를 입력받고, 다수의 어드레스신호 입력핀(A0 ~ A15)핀을 통해 어드레스를 입력받으며, 다수의 데이터핀을 통해 데이터를 입.출력시킨다.
또한 디디알 동기식 메모리 장치는 데이터스트로브브신호 입력핀(DQS,/DQS)을 통해 데이터 스트로브 신호와 그 반전신호를 입력받게 되는데, 데이트 스트로브 신호 는 데이터가 입력되는 타이밍동안 클럭킹(Clocking)되어 입력되는 신호이다. 데이터 스트로브 신호는 동기식 메모리 장치가 입력된 데이터를 얼라인시키는데 사용하고, 얼라인된 데이터를 내부코어로 전달하게 된다. 메모리 장치가 데이터를 출력시킬 때에는 내부에서 데이터 스트로브 신호를 생성하여 데이터가 출력되는 타이밍동안 클럭킹되어 출력하게 된다.
도2는 디디알 메모리 장치에서 JEDEC에서 제안한 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도이다.
JEDEC의 스펙에서 제안된 OCD 조정 컨트롤 동작은 크게 데이터 출력드라이버의 임피던스를 측정하는 동작과 데이터 출력드라이버의 임피던스를 현재의 시스템에 맞게 조정하는 조정하는 동작으로 나누어 진다. 또한 데이터의 출력드라이버는 풀업드라이버와 풀다운드라이버를 구비하고 있기 때문에 임피던스를 측정하는 동작은 하이레벨의 데이터를 출력하는 풀업드라이버의 임피던스를 측정하는 Drive1 모드와 로우레벨의 데이터를 출력하는 풀다운드라이버의 임피던스를 측정하는 Drive0 모드로 나누어서 진행된다.
도2를 참조하여 OCD 조정 컨트롤 동작에 대해 살펴본다.
먼저 동기식 메모리 장치의 EMRS(Extended Mode Register Set) 출력이 Drive1 모드로 되면, 모든 데이터 출력핀(DQ핀)과 데이터 스트로브신호 출력핀(DQS)은 하이레벨을 출력하고, 반전된 데이터 스트로브신호 출력핀(/DQS)은 로우레벨을 출력하게 된다.(10)
여기서 Drive1 모드는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이 버에 구비되는 풀업드라이버에서 하이레벨의 데이터가 출력될 때의 출력임피던스를 측정하는 모드이다. 또한 EMRS 출력 모드는 디디알 동기식 메모리 장치의 여러 동작 상태를 규정해주기 위해 메모리 장치의 내부 레지스터에 설정된 값이 출력되는 모드를 말한다.
이어서 칩셋에서 디디알 동기식 메모리 장치의 각 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다. 측정된 임피던스값이 현재 시스템에 최적화되어 있으면 EMRS 출력값이 Drvie0 모드로 변환되고(16), 최적의 임피던스값과 차이가 있으면 데이터 출력드라이버의 임피던스를 조정하는 조정모드로 진입한다.(12)
조정모드에서는 각 데이터를 입력핀을 통해 4비트의 제어코드가 입력되는 데이를 코딩하여 데이터 출력드라이버의 풀업드라이버의 임피던스를 증가시던지 또는 감소시킨다.(13) 여기서 데이터 출력드라이버의 임피던스를 측정하고, 조정하기 위한 4비트의 코드신호를 출력하는 것은 모두 칩셋이 하게 된다.
풀업드라이버의 임피던스를 조정하는 것은 구동능력이 같은 다수의 풀업용 모스트랜지스터를 병렬로 연결하고 턴온되는 풀업용 모스트랜지스터의 수를 조정함으로서 이루어진다.
이어서 EMRS 출력값이 OCD 조정 컨트롤 모드에서 해제되고(14), 다시 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다.(10, 11)
데이터 출력드라이버에 구비된 풀업드라이버의 임피던스가 최적화되지 않았으면, 전술한 조정과정을 다시 거치게 되어 풀업드라이버가 최적의 임피던스를 갖 도록 조정된다.
데이터 출력드라이버의 풀업드라이버에 대한 임피던스의 측정 및 조정이 끝나면 EMRS 출력값이 Drive0 모드로 된다. Drive0 모드에서는 Drive1모드에서와 같은 방법으로 모든 데이터의 출력드라이버에서 로우레벨이 출력되도록 한 다음 출력드라이버의 풀다운드라이버의 임피던스를 측정하고, 측정된 임피던스가 최적의 임피던스 값을 값도록 조정하게 된다.(16,17,18,19) 조정이 끝나면 OCD 조정 컨트롤 모드가 해제된다.(21)
도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도이다. 도3b는 도3a에 도시된 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표이다.
이하에서는 도3a와 도3b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 측정하는 동작을 자세히 설명한다.
먼저 칩셋에서 디디알 동기식 메모리 장치로 EMRS 출력모드가 Drive0 또는 Drive1 모드로 되도록 제어신호를 보낸다.
이때 제어신호는 디디알 동기식 메모리 장치의 어드레스핀(A7 ~ A9)을 통해 3비트의 신호로 입력되는 데, 입력되는 신호의 종류에 따른 동작상태는 도3b에 도시되어 있다. 예를 들어 어드레스핀(A7 ~ A9)으로 001이 입력되면 Drive1 모드가 되고, 010이 입력되면 Drive0 모드가 되며, 100이 입력되면 조정모드로 된다. 여기 서 111로 입력되면 디디알 동기식 메모리 장치의 출력드라이버는 기본 임피던스값을 유지하게 된다.
Drive1 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 하이레벨이 출력되도록 하여, 데이터 출력드라이버의 풀업드라이버의 임피던스값을 측정한다.
Drvie0 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 로우레벨이 출력되도록 하여, 데이터 출력드라이버의 풀다운드라이버의 임피던스값을 측정한다.
도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도이다. 도4b는 도3b에 도시된 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표이다.
이하에서는 도4a와 도4b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 조정하는 동작을 설명한다.
임피던스를 조정하기 위한 모드로 진입한 다음, 칩셋에서는 데이터 출력드라이버의 임피던스값을 조정하기 위해 4비트의 코드신호(DT0 ~ DT3)를 데이터입력핀을 통해 입력시킨다.
도4b에 도시된 표에는 입력된 OCD 제어신호에 따라 디디알 동기식 메모리 장치가 데이터 출력드라이버의 임피던스를 조정하는 동작이 나타나 있다.
데이터 출력드라이버의 임피던스 조정은 각각 풀업드라이버와 풀다운드라이버에 다수의 모스트랜지스터를 병렬로 연결하고, 기본적으로 일정한 수의 모스트랜지스터를 턴온시킨 다음, OCD 제어코드에 따라 턴온되는 모스트랜지스터의 수를 조정함으로서 이루어진다.
예를 들어 코드신호가 1000이면 데이터 출력드라이버의 풀다운 드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키고, 코드신호가 1001이면 풀업드라이버에서 턴온되는 모스트랜지스터를 하나 더 증가시키고 풀다운드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키는 것이다.
4비트의 제어코드를 입력받아 데이터 출력드라이버의 풀다운 드라이버와 풀업드라이버에서 턴온되는 모스트랜지스터의 수를 조정하고 나면, OCD 조정모드가 해제된다.
이전까지 개발된 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 조정하는 구성이 없었으나, 최근 개발되기 시작한 디디알 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 스텝화하여 제어할 수 있게 되었다. 이를 위해서는 이전에 없던 OCD 조정동작을 할 수 있는 새로운 회로가 필요하다.
본 발명은 데이터 출력드라이버의 드라이빙 능력이 시스템에 최적화되도록, 데이터 출력드라이버의 임피던스값을 조정할 수 있는 디디알 동기식 메모리 장치를 제공함을 목적으로 한다.
상기의 과제를 달성하기 위해 본 발명은 데이터 입출력 패드; 데이터 억세스 동작중에서는 상기 데이터 입출력패드를 통해 입력되는 데이터 신호를 버퍼링하여 래치하고, 상기 OCD 조정 컨트롤 동작중에는 상기 데이터 입출력 패드를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치 및 얼라인하는 데이터 입력부; 메모리 코어영역에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버; 상기 데이터 입력부에서 얼라인되어 출력되는 상기 OCD 제어코드를 디코딩하여 출력하는 OCD 명령어디코더; 상기 OCD 명령어디코더에서 디코딩된 결과에 따라 상기 데이터 출력드라이버의 임피던스를 제어하기 위한 OCD 제어부; 및 데이터 억세스 동작중에는 상기 데이터입력부에서 얼라인된 데이터를 메모리코어로 전달하기 위한 카스신호를 생성하여 출력하고, 상기 OCD 조정 컨트롤 동작중에는 상기 OCD 명령어디코더에서 상기 OCD 제어코드를 입력받아 디코딩하도록 제어하는 OCD 동작신호를 출력하는 카스신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 데이터 억세스 동작중에서는 데이터 입출력패드를 통해 입력되는 데이터 신호를 버퍼링하여 래치얼라인하고, OCD 조정 컨트롤 동작중에는 데이터 입출력 패드를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치 및 얼라인하는 데이터 입력부(400)와, 메모리 코어영역(500)에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버(520)와, 데이터 입력부(400)에서 얼라인되어 출력되는 OCD 제어코드를 디코딩하여 출력하는 OCD 명령어디코더(120)와, OCD 명령어디코더(120)에서 디코딩된 결과에 따라 데이터 출력드라이버(520)의 임피던스를 제어하기 위한 OCD 제어로직부(110)와, 데이터 억세스 동작중에는 데이터입력부(300)에서 얼라인된 데이터를 메모리코어(500)로 전달하기 위한 카스신호를 생성하여 출력하고, OCD 조정 컨트롤 동작중에는 OCD 명령어디코더(110)에서 OCD 제어코드를 입력받아 디코딩하도록 제어하는 OCD 동작신호(ocdp6_adj)를 출력하는 카스신호 생성부(200)를 구비한다.
또한, 본 실시예에 따른 메모리 장치는 메모리 코어영역에서 전달된 데이터를 데이터 출력드라이버(520)로 전달하거나, OCD 조정모드에서 데이터 출력드라이버가 하이레벨 또는 로우레벨을 강제로 출력될 수 있도록 제어하는 출력데이터 제어부(510)를 구비한다.
또한, 본 실시에에 따른 메모리 장치는 어드레스핀(add<7:9>)을 통해 입력되는 OCD 제어신호에 응답하여 카스신호 생성부(200)에서 OCD 동작신호(ocdp6_adj)를 출력하도록 OCD 모드 진입신호(ocd_adjp)를 출력하는 OCD제어신호 입력부(300)를 더 구비한다.
또한, 본 실시예에 따른 메모리 장치는 어드레스 래치부에 래치된 OCD 조정 컨트롤 동작을 위한 제어코드를 입력받아 디코딩하여 데이터 출력제어부(510)와, OCD 제어로직부(110)와, OCD 명령어디코더(120)를 제어하는 EMRS 디코더(700)를 구비한다.
도6은 도5의 메모리 장치에서 OCD 제어신호 입력부를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 어드레스핀(add<7:9>)을 통해 OCD 제어를 위해 신호가 입력되면, OCD 모드 진입신호(ocd_adjp)가 활성화되어 출력되도록 회로구성되어 있다. EMRS 동작중 OCD 조정시에 따른 명령어가 어드레스핀(add<7:9>)을 통해 입력되는데, 어드레스핀(add<7:9>)을 통해 OCD 제어동작으로 진입하는 '001'의 신호가 입력되면, OCD 모드 진입신호(ocd_adjp)가 하이레벨로 출력되도록 되어 있는 것이다. 물론 리드/라이트 또는 액티브 동작일 때는 어드레스핀(add<7:9>)으로는 데이터 억세스를 위한 어드레스가 입력된다.
도7은 도5의 메모리 장치에서 카스신호 생성부를 나타내는 블럭 구성도이다.
도7을 참조하여 살펴보면, 카스신호 생성부(200)는 OCD 모드 진입신호(ocd_adjp)에 인에이블되어, 클럭신호(clkp4)에 응답하여 제1 카스신호(caspwt)를 생성하는 제1 카스신호 생성부(210)와, 제1 카스신호(caspwt)를 2 클럭사이클 동안 지연되어 제2 카스신호(casp_wt)를 출력하는 제2 카스신호 생성부(220)와, OCD 구간신호(ocd_adj)에 응답하여 제2 카스신호(casp_wt)를 카스신호(casp6_wt) 또는 OCD 동작신호(ocdp6_adj)를 선택적으로 출력하는 제3 카스신호 생성부(230)를 구비한다.
도8a는 도7에 도시된 제1 카스신호 생성부(210)를 나타내는 회로도이다.
도8a를 참조하여 살펴보면, 제1 카스신호 생성부(210)는 데이터 라이트/리드 명령어를 대응하여 제1 노드를 활성화시키기 위한 리드/라이트 제어신호 입력부(212)와, OCD 조정모드시에 상기 제1 노드(A)를 활성화시키기 위한 OCD신호 입력부(211)와, 제1 노드(A)가 활성화되면, 이를 래치하여 클럭신호(clkp4)에 응답하여 제1 카스신호(caspwt)로 출력하기 위한 카스신호전달부(213)를 구비한다.
카스신호전달부(213)는 제1 노드(A)가 활성화되면, 이를 클럭신호(clkp4)에 응답하여 제2 노드(a)로 전달하기 위한 신호전달부(213_1)와, 신호전달부(213_1)에 의해 제2 노드(b)에 전달된 신호를 래치하기 위한 래치(213_2)와, 클럭신호(clkp4)에 응답하여 턴온되어 래치(213_2)에 래치된 신호를 전달하기 위한 전송게이트(213_3)와, 전송게이트(213_3)에 의해 전달된 신호를 래치하기 위한 제2 래치(213_4)와, 래치(213_4)에 의해 래치된 신호를 에디티브레이턴시 신호(AL<0:6>)에 응답하여 전달하기 위한 제1 쉬프터용 플립플롭(213_5)과, 제1 쉬프터용 플립플롭(213_5)에 의해 전달된 신호를 카스레이턴시 신호(CL<0:6>)에 응답하여 제1 카스신호(caspwt)로 출력하기 위한 제2 쉬프터용 플립플롭(213_6)을 구비한다.
여기서 에디티브레이턴시는 디디알2 동기식 메모리 장치의 동작스펙중 하나로서, 액티브 명령이 실행된 이후에 리드/라이트명령이 입력된 타이밍부터, 실재 리드/라이트명령이 실행될 때까지의 타이밍을 말한다. 또한, 카스레이턴시는 리드/라이트 명령이 실행된 이후부터 실제 데이터가 출력될 때가지의 타이밍을 말한다.
제1 카스신호 생성부(210)는 데이터 입력 또는 출력시 카스신호(casp6_wt)를 생성시키기 위해 제1 카스신호(caspwt)를 먼저 생성하는 회로이다. 또한, 제1 카스신호 생성부(210)는 OCD 조정모드에서는 OCD 동작신호(ocdp6_adj)를 출력시키기 위해서 제1 카스신호(caspwt)를 생성하는 데 이 때 동작하는 부분이 OCD 신호 입력부(211)이다.
OCD 신호 입력부(211)는 OCD 제어신호 입력부(300)에서 출력되는 OCD 모드진입신호(ocd_adjp)와, 펄스신호(mregsetp8)와, 뱅크어드레스를 디코딩한 신호(aBA<1>)가 모두 하이레벨로 입력되면, 노드(A)를 로우레벨로 만들도록 되어 있다. 이로 인해 제1 카스신호 생성부(210)는 하이레벨의 제1 카스신호(caspwt)를 출력하게 된다. 여기서 OCD 모드진입신호(ocd_adjp)는 어드레스핀(add<7:9>)을 통해 '001'이 입력되면 활성화되는 신호로서, OCD 제어모드로 진입한다는 것을 알려주는 신호이고, 펄스신호(mregsetp8)는 MRS 셋팅 또는 EMRS 셋팅시에 활성화되는 펄스신호이고, 뱅크어드레스를 디코딩한 신호(aBA<1>)는 데이터 억세스시에는 뱅크어드레스가 입력되지만, 여기서는 EMRS시와 MRS시를 구분하기 위한 신호로 사용된다.
도8b는 도7에 도시된 제2 카스신호 생성부를 나타내는 회로도이고, 도8c는 도7에 도시된 제3 카스신호 생성부를 나타내는 회로도이다.
도8b를 참조하여 살펴보면, 제2 카스신호 생성부(220)는 제1 카스신호(caspwt)를 입력받는 신호입력부(221)와, 신호입력부(221)에 입력된 신호를 래치하기 위한 래치(222)와, 래치(222)에 래치된 신호를 클럭신호(clkp4)에 응답하여 전달하기 위한 전송게이트(223)와, 전송게이트(223)에 의해 전달된 신호를 한 클럭지연시켜 출력하기 위한 지연부(224)와, 지연부(224)에 의해 지연된 신호를 래치하고 제2 카스신호(caps_wt)로 출력하기 위한 래치(225)를 구비한다.
제2 카스신호 생성부(220)는 제1 카스신호(caspwt)를 입력받아, 소정시간 동안 지연시켜 제2 카스신호(casp_wt)로 출력하게 된다.
도8c를 참조하여 살펴보면, 제3 카스신호 생성부(230)는 제2 카스신호(casp_wt)를 입력받는 신호입력부(231)와, 신호입력부(231)에 입력된 신호를 입력받아, OCD 제어 구간동안 활성화되어 있는 OCD 구간신호(ocd_adj)의 활성화상태에 응답하여 OCD 동작신호(ocdp6_adj)로 출력하는 제1 신호출력부(232)와, 신호입력부(231)에 입력된 신호를 입력받아, OCD 구간신호(ocd_adj)의 비활성화상태에 응답하여 카스신호(casp6_wt)로 출력하는 제2 신호출력부(233)를 구비한다.
제3 카스신호 생성부(230)는 제2 카스신호(casp_wt)를 입력받아 OCD 구간신호(ocd_adj)의 활성화여부에 따라, 카스신호(casp6_wt) 또는 OCD 동작신호(ocdp6_adj)를 출력하게 된다. OCD 구간신호(ocd_adj)는 EMRS 셋팅시에 활성화되는 신호로서, 한번 활성화되면, 다음 셋팅시까지 변하지 않는 신호이다. 즉, MRS/EMRS 셋팅시에 카스레이턴시신호(CL), 버스트랭스신호(BL)등은 셋팅후 다음 셋팅때까지 하이레벨 또는 로우레벨로 셋팅된 값이 변하지 않는데, OCD 구간신호(ocd_adj) 역시 다음 셋팅시까지 변하지 않는 신호이다.
OCD 구간신호(ocd_adj)가 활성화/비활성화되는 시기는 각각 OCD 조정모드로 진입할 때와 OCD 조정모드에서 탈출할 때이다. 따라서 OCD 구간신호(ocd_adj)가 활성화되는 구간은 오로지 OCD 조정모드 시기뿐이다. 그외 메모리 장치가 액티브동작 이나 리드/라이트 동작시는 로우레벨의 값을 가진다.
제3 카스신호 생성부(230)는 OCD 구간신호(ocd_adj)가 하이레벨로 활성화된 구간에서는 OCD 동작신호(ocdp6_adj)를 하이레벨로 활성화시켜 출력하며, OCD 구간신호(ocd_adj)가 로우레벨로 비활성화된 구간에서는 카스신호(casp6_wt)를 하이레벨로 활성화시켜 출력한다.
도9 내지 도12은 일반적인 메모리 장치의 블럭구성도와 동작 파형도이다.
도9는 카스신호 생성부를 나타내는 것으로, 통상적인 메모리 반도체의 카스신호 생성부는 제1 카스신호생성부와 제2 카스신호생성부와 제3 카스신호생성부를 구비하고 있다.
도10는 도9의 카스신호생성부에서 출력되는 신호의 동작타이밍을 나타내는 파형도이다. 여기서 카스신호(casp6_wt)라는 것은 도10의 파형도에 도시되어 있듯이 데이터가 입력되어 얼라인된 후에 메모리 코어영역으로 받아들이게 되는 기준신호이다. 디디알2 동기식 메모리 장치에서는 라이트 명령이 실행된 후에 AL+CL-1(애디티브 레이턴시+카스레이턴시-1) 이후에 4비트의 데이터가 순차적으로 입력되고, 2클럭이후 4비트의 데이터가 얼라인되면, 이를 메모리 코어영역으로 전달하게 되는데, 이 때 기준을 삼는 신호가 카스신호(casp6_wt)인 것이다.
제1 카스신호생성부에서 출력되는 제1 카스신호(caspwt)는 라이트 명령이 실행된 후에 AL+CL-1 만큼 지난후에 생성되는 신호이며, 제2 카스신호생성부에서 생성되는 제2 카스신호(casp6_wt)는 4비트의 데이터가 얼라인되는 2클럭 동안 제1 카스신호를 더 지연시킨 신호이며, 제3 카스신호생성부에서 최종 출력되는 카스신 호(casp6_wt)는 제2 카스신호(casp_wt)를 최종적으로 타이밍조정한 신호이다.
본 실시예에 따른 카스신호생성부는 도10과, 같은 파형을 내도록 설계되었지만, OCD 동작을 위해서 OCD 조정모드에서는 OCD 동작신호(ocdp6_adj)를 출력하도록 설계하였다.
도11은 도5의 데이터 입력부에 구비되는 회로로서, 4비트 데이터 얼라인을 위한 데이터얼라인부를 나타내는 것이고, 도11은 도10의 회로에 의해서 데이터가 얼라인되는 타이밍을 나타내는 것이다.
OCD 조정모드에 입력되는 OCD 제어코드도 일반적인 데이터가 얼라인되는 타이밍과 같은 타이밍에 얼라인된다. 따라서 OCD 동작신호(ocdp6_adj)도 카스신호과 같은 타이밍에 생성되어 출력되도록 설계된다. 여기에 관한 자세한 파형도가 도13다.
도13는 도7에 도시된 카스신호 생성부의 동작을 나타내는 파형도이다.
도13를 참조하여 살펴보면, 데이터가 얼라인되는 타이밍, 즉 OCD 제어코드가 얼라인 되는 타이밍에 OCD 동작신호(ocdp6_adj)가 생성되는 것을 알 수 있다.
도7의 제1 카스신호 생성부(210)는 전술한 바와 같이 제1 카스신호(caspwt)를 생성하여 출력하게 되는데, 제1 카스신호(caspwt)는 EMRS 모드중 OCD 조정모드로 진입한 후에 'AC+CL_1' 의 클럭후에 생성된다.
이어서 제2 카스신호 생성부(220)는 제1 카스신호(caspwt)를 2클럭 지연시킨 후 제2 카스신호(caspwt)를 생성하여 출력하고, 제3 카스신호 생성부(230)는 제2 카스신호(caspwt)를 OCD 구간신호(ocd_adj)에 응답하여 OCD 동작신호(ocdp6_adj)로 출력하게 된다. 여기서 2클럭 지연시키는 것은 연속적으로 입력된 4비트의 데이터를 얼라인시키는데 필요한 시간이다.
OCD 동작신호(ocdp6_adj)가 생성되어 출력되면, OCD 명령어 디코더(1210)는 데이터 입력부(400)에서 얼라인되어 입력된 OCD 제어코드를 디코딩하여 OCD 제어로직부(110)로 출력하게 된다. OCD 제어로직부(110)에서는 데이터 입력부(400)에서 출력되는 디코딩된 신호에 응답하여 풀업드라이버와 풀다운드라이버의 출력임피던스를 조정하게 된다.
도14는 도5의 메모리 장치에서 OCD 제어로직부(110)와 데이터 출력드라이버(520)의 풀업 및 풀다운 드라이버를 나타내는 블럭구성도이다.
도14을 참조하여 살펴보면, OCD 제어로직부(110)는 풀업 OCD 제어로직부(121)와 풀다운 OCD 제어로직부(112)를 구비한다.
풀업 OCD 제어로직부(111)는 OCD 명령어 디코더(120)에서 출력되는 증가제어신호(pd_inc,pu_inc)와 감소제어신호(pu_dec,pd_dec)를 입력받아 풀업드라이버(521)의 출력임피던스를 조정하기 위한 다수의 임피던스 조정신호(drv70u ~ drv140u)를 출력하는 다수의 레지스터(H레지스터,L레지스터)를 구비한다.
풀업 OCD 제어로직부(111)에 구비되는 레지스터는 H레지스터와 L레지스터로 구성되는데, 각각 하나의 임피던스 조정신호(예를 들어 drv100u)를 출력하고 있다.
풀업 OCD 제어로직부(111)는 초기동작시 EMRS 디코더(700)에서 출력되는 디폴트신호(OCD_Default)에 의해서 다수의 임피던스 조정신호(drv70u ~ drv140u)중 기본값에 해당되는 임피던스 조정신호(예를 들어 drv70u~drv100u)를 활성화시켜 출력하고, 이후에 OCD명령어 디코더(120)에서 출력되는 증가제어신호(pd_inc)와 감소제어신호(pu_dec)에 따라서 활성화되어 출력하는 임피던스 조정신호의 수를 순차적으로 변화시키게 된다.
파워업신호(pwrup)는 메모리 장치에 전원전압이 안정적으로 공급됨을 알려주는 신호인데, 여기서는 풀업 OCD 제어로직부(111)에 구비되는 H레지스터와 L레지스터의 인에이블 신호로 사용되었다.
또한, 스위치(SW1)와 스위치(SW2)는 H레지스터의 출력신호(out)를 임피던스 조정신호(drv70u)로 출력하거나, 전원전압(VDD)을 그대로 임피던스 조정신호(drv70u)로 출력하는 것을 선택하기 위한 것이다.
메모리 장치 동작하는 중에 데이터 출력드라이버의 임피던스를 조정하는 데 있어서, 첫번째 조정신호인 임피던스 조정신호(drv70u)는 항상 활성화되어 있는 상태를 유지하기게 된다. 따라서 다수의 임피던스 조정신호(drv70u ~ drv140u)는 데이터 출력드라이버(600)의 출력임피던스에 따라 누적하여 활성화되기 때문에, 전원전압을 바로 임피던스 조정신호(drv70u)로 전달하여 항상 임피던스 조정신호(drv70u)를 활성화되도록 유지시키는 것이다.
한편, 도13은 풀업드라이버(610)의 출력임피던스를 조정하기 위한 풀업 OCD 제어로직부(110a)만을 나타내었는데, 풀다운드라이버(620)의 출력임피던스를 조정하기 위한 풀다운 OCD 제어로직부(112)를 나타내는 블럭구성은 풀업 OCD 제어로직부(111)와 같은 구성으로 되어 그 블럭구성도는 생략하였다.
도15는 도14에서 H레지스터와 L레지스터를 나타내는 회로도이다.
도15를 참조하여 살펴보면, H레지스터는 하이레벨의 디폴트 신호(OCD_Default)를 디폴트입력단(default)으로 전달받아 버퍼링하여 출력하거나, 증가제어신호(pu_inc)를 증가신호입력단(inc)를 통해 입력받고, 이전단에 구비된 H레지스터의 출력신호(out)를 제1 입력단(pre)를 통해 입력받아 논리곱하여 출력하는 제1 신호입력부(112)와, 감소제어신호(pu_dec)를 감소신호입력단(dec)를 통해 입력받아 반전한 다음, 다음단에 연결된 레지스터의 출력신호(out)를 제2 입력단(next)을 통해 입력받아 논리합하여 출력하는 제2 신호입력부(113)와, 파워업신호(pwrup)에 인에이블되며 제1 및 제2 신호입력부(112,113)의 출력을 두 입력으로 하는 RS플립플롭수단(115)과, 파워업신호(pwrup)에 인에이블되어 RS플립플롭수단(115)의 출력신호를 버퍼링하여 레지스터의 출력신호로 출력하는 신호출력부(116)와, 파워업신호(pwrup)를 입력받아 RS플립플롭수단(115)과, 신호출력부(116)로 출력하는 인에이블 버퍼부(111,114)를 구비한다.
또한, L레지스터는 이전단에 구비된 레지스터(L레지스터 또는 H레지스터)의 출력신호(out)를 제1 입력단(pre)를 통해 입력받아 논리곱하여 출력하는 제1 신호입력부(151)와, 디폴트 신호(OCD_Default)를 디폴트입력단(default)를 통해 입력받아 버퍼링하여 출력하거나, 감소제어신호(pu_dec)를 감소신호입력단(dec)를 통해 입력받아 반전한 다음, 다음단에 연결된 레지스터의 출력신호(out)를 제2 입력단(next)을 통해 입력받아 논리합하여 출력하는 제2 신호입력부(152)와, 파워업신호(pwrup)에 인에이블되며 제1 및 제2 신호입력부(151,152)의 출력을 두 입력 으로 하는 RS플립플롭수단(153)과, 파워업신호(pwrup)에 인에이블되어 RS플립플롭수단(155)의 출력신호를 버퍼링하여 레지스터의 출력신호(out)로 출력하는 신호출력부(155)와, 파워업신호(pwrup)를 입력받아 RS플립플롭수단(153)과, 신호출력부(155)로 출력하는 인에이블 버퍼부(154)를 구비한다.
도16는 도5의 메모리 장치에서 OCD 명령어 디코더를 나타내는 블럭구성도이다.
도16를 참조하여 살펴보면, OCD 명령어 디코더(120)는 데이터 입력부로부터 얼라인되어 입력되는 OCD제어코드를 상기 OCD 동작신호에 응답하여 래치하는 OCD래치부와, OCD래치부에 래치된 OCD제어코드를 디코딩하여 다수의 OCD제어동작에 대응하는 다수의 출력신호중 선택된 하나를 활성화시켜 출력하는 디코더(122)와, 디코더(122)에 의해 활성화된 신호(예를 들어 nop_nop)에 응답하여 풀업드라이버의 드라이빙능력 강화신호 및 약화신호 또는 풀다운드라이버의 드라이빙능력 강화신호 및 약화신호를 출력하는 OCD 인코더(123)를 구비한다.
도17은 도15의 OCD 명령어 디코더의 동작을 나타내는 파형도이다.
도17에는 얼라인되어 입력되는 OCD 제어코드에 응답하여 최종적으로 풀업드라이버의 드라이빙능력 강화신호 및 약화신호 또는 풀다운드라이버의 드라이빙능력 강화신호 및 약화신호가 생성되는 것이 도시되어 있다.
계속해서 도5 내지 도17을 참조하여 본 실시예에 따른 메모리 장치의 전체적인 동작을 설명한다.
전술한 바와 같이, 메모리 장치의 속도가 점점 더 증가되면서, 보다 안정적 이면서도 고속으로 데이터를 입출력시킬 수 있는 여러 기술이 제안되고 있다. 본 발명에 관한 OCD 조정모드에 관한 기술도 데이터의 입출력을 보다 고속으로 하기 위한 기술로서, JEDEC에서 디디알 동기식 메모리 장치에 관한 스펙으로 제안한 것이다.
OCD 조정모드는 데이터 출력드라이버의 출력임피던스를 조정할 수 있도록 구현한 다음, 시스템에 최적화되도록 데이터 출력드라이버의 출력임피던스를 조정하는 기술이다.
이를 위해서는 OCD 조정모드로 진입한 다음 데이터 출력드라이버의 출력임피던스를 측정하고, 측정된 출력드라이버의 출력임피던스를 현재 시스템에 최적화된 출력 임피던스값으로 조정하게 된다. 따라서 메모리 장치에서는 OCD 조정모드를 구현하려면 OCD 제어코드를 입력받는 OCD 제어코드 입력핀 및 OCD 제어코드 입력부와, 입력된 OCD 제어코드를 디코딩하여 데이터 출력드라이버의 임피던스를 조정하는 제어부가 필요하다.
도5에 도시된 바와 같이, 본 발명의 핵심적 특징은 따로 OCD 제어코드를 입력받는 제어코드 입력부를 두지 않고 통상적으로 메모리 장치에 데이터를 입력받는 데이터 입력부를 OCD 제어코드를 입력받는 입력패스로 이용한다는 것이다.
본 발명에서는 통상적인 데이터 억세스동작중에서는 데이터 입,출력핀(DQ pad)으로 데이터를 입력받아 내부 메모리 코어영역(500)으로 전달하고, OCD 조정모드인 경우에서는 데이터 입,출력핀(DQ pad)을 통해 OCD 제어코드를 입력받아 이를 디코딩하여 데이터 출력드라이버(200)의 출력임피던스를 조정하게 된다.
특히 본 실시예에 따른 반도체 메모리 장치는 OCD 조정모드에서 OCD 명령어디코더가 동작하게 만드는 신호인 OCD 동작신호(ocdp6_adj)를 카스신호를 출력하는 카스신호생성부(200)에서 생성하여 출력하는 것이다. 이를 위해서는 카스신호 생성부(200)의 제1 카스신호생성부(210)에 OCD 동작모드 감지부(211)를 추가하였다.
카스신호생성부(200)은 정상적인 데이터 입출력동작일 때에는 카스신호(casp6_wt)를 출력하고, OCD 동작모드에서는 OCD 동작신호(ocdp6_adj)를 출력하게 된다.
OCD 조정모드에 의해 출력임피던스값이 시스템에 최적화된 데이터 출력드라이버(200)는 메모리 장치가 데이터를 출력하기 위한 리드동작시에 메모리 코어영역(500)에서 전달되는 출력데이터(data)를 데이터 입출력핀(DQ pad)을 통해 출력하게 된다. 이 때 데이터 출력드라이버는 현재 메모리 장치의 출력핀에 인가된 출력임피던스에 최적화되어 있기 때문에, 고속으로 데이턱를 신뢰성있게 출력할 수 이게 되는 것이다.
계속해서 OCD 컨트롤 조정모드에서 본 발명에 의한 메모리 장치의 동작을 살펴본다.
전술한 바와 같이 OCD 컨트롤 조정모드는 데이터 출력드라이버의 출력임피던스를 측정하는 모드와 측정된 출력임피던스를 바탕으로 출력드라이버의 출력임피던스를 조정하는 모드로 구분된다.
먼저 명령어 해석부(700)에서는 입력되는 명령어 신호를 디코딩하여 EMRS 디코더(700)로 OCD 컨트롤 조정모드로 진입했음을 알려준다.
이어서 어드레스 입력핀(Address<7:9>)을 통해 입력되어 어드레스 래치부(900)에 래치된 제어신호 '001' (도3b 참조)에 의해 EMRS 디코더(700)에서는 풀업드라이버의 임피던스를 측정하기 위한 신호 제1 측정 활성화신호(OCD_Drive1)를 활성화시킨다.
풀업측정신호(OCD_Drive1)가 활성화되면 풀업드라이버(610)에서 하이레벨을 입출력패드(DQ pad)를 통해 출력하고, 칩셋에서는 이 때의 임피던스를 측정한다.
이어서 어드레스 입력핀(Address<7:9>)을 통해 입력되어 어드레스 래치부(900)에 래치된 제어신호 '100'(도3b를 참조)에 의해 EMRS 디코더(700)는 OCD 조정신호(OCD_Adjust)를 활성화시킨다.
OCD 조정신호(OCD_Adjust)가 활성화되면, 입출력패드(DQ pad)를 통해 4비트의 제어코드가 순차적으로 입력된다. 입력되는 제어코드는 데이터 입력버퍼(310)에 의해 버퍼링되어 데이터 래치부(300)에 의해 래치되고, 이어서 데이터얼라인부(400)의 OCD코드 얼라인부에 얼라인되어 OCD 명령어 디코더(120)로 입력된다.
이어서 OCD 명령어디코더(120)에서는 입력되는 4비트의 제어코드를 디코딩하여 풀업 OCD 제어로직부(110a)를 제어하고, 풀업 OCD 제어로직부(110a)는 풀업드라이버의 출력임피던스를 조정하기 위한 신호(drv70u ~ drv140u)를 출력한다.
이어서 풀업드라이버(610)는 출력임피던스를 조정하기 위한 신호(drv70u ~ drv140u)에 응답하여 출력임피던스를 조정한다. 풀업드라이버의 출력임피던스를 조정하는 것은 다수의 풀업용 모스트랜지스터를 병렬로 구비하여 턴온되는 풀업용 모 스트랜지스터의 수를 조정함으로서 이루어진다.
이후에서는 풀업드라이버(610)를 통해 출력단을 풀업시킴으로서 하이레벨의 데이터를 출력할 때에 조정된 출력임피던스로 출력단을 풀업시키게 된다.
한편, 풀다운 드라이버의 출력임피던스를 조정하기 위한 동작도 전술한 풀업 드라이버의 출력임피던스를 조정하는 동작과 같은방법이므로 그 과정은 생략한다.
이상에서 살펴본 바와 같이, 본 발명에 의한 메모리 장치는 OCD 조정모드를 구현하는 데 있어서 추가적인 입출력핀과 OCD 제어코더의 입력패스를 추가로 구비하지 않고, 데이터 입출력패드와 데이터가 입력되는 패스를 이용하여 OCD 제어코드를 입력받아 디코딩하기 때문에, 현재 개발되고 있는 메모리 장치에서 추가되는 면적을 최소화하면서 OCD 조정모드를 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 동기식 메모리 장치에서 새롭게 추가되는 회로를 최소화하면서도 데이터의 출력드라이버의 출력임피던스를 시스템에 맞게 최적화하는 OCD 조정을 구현할 수 있다. 특히 동기식 메모리 장치에서 필수적으로 구비되는 카스신호를 발생시키는 카스회로에 최소한의 회로만을 부가하여 메모리 장치가 OCD 제어동 작이 구현하였기 때문에, 최소한의 회로면적 증가만으로 출력드라이버의 출력임피던스를 조절할 수 있게 되었다.

Claims (8)

  1. OCD 조정 컨트롤 동작을 통해 데이터 출력드라이버의 출력임피던스를 조정할 수 있는 메모리 장치에 있어서,
    데이터 입출력 패드;
    데이터 억세스 동작중에서는 상기 데이터 입출력패드를 통해 입력되는 데이터 신호를 버퍼링하여 래치하고, 상기 OCD 조정 컨트롤 동작중에는 상기 데이터 입출력 패드를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치 및 얼라인하는 데이터 입력부;
    메모리 코어영역에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버;
    상기 데이터 입력부에서 얼라인되어 출력되는 상기 OCD 제어코드를 디코딩하여 출력하는 OCD 명령어디코더;
    상기 OCD 명령어디코더에서 디코딩된 결과에 따라 상기 데이터 출력드라이버의 임피던스를 제어하기 위한 OCD 제어로직부; 및
    데이터 억세스 동작중에는 상기 데이터입력부에서 얼라인된 데이터를 메모리코어로 전달하기 위한 카스신호를 생성하여 출력하고, 상기 OCD 조정 컨트롤 동작중에는 상기 OCD 명령어디코더에서 상기 OCD 제어코드를 입력받아 디코딩하도록 제어하는 OCD 동작신호를 출력하는 카스신호 생성부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    어드레스핀을 통해 입력되는 OCD 제어신호에 응답하여 상기 카스신호 생성부에서 상기 OCD 동작신호를 출력하도록 OCD 모드 진입신호를 출력하는 OCD 제어신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 카스신호 생성부는
    상기 OCD 모드 진입신호에 인에이블되어, 제1 카스신호를 생성하는 제1 카스신호 생성부;
    상기 제1 카스신호를 상기 OCD 제어코드가 얼라인되는 동안 지연시켜 제2 카스신호를 출력하는 제2 카스신호 생성부; 및
    상기 OCD 모드 진입신호에 응답하여 상기 제2 카스신호를 상기 카스신호 또는 상기 OCD 동작신호로 출력하는 제3 카스신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 카스신호 생성부는
    데이터 라이트/리드 명령어를 대응하여 제1 노드를 활성화시키기 위한 리드/라이트 제어신호 입력부;
    OCD 조정모드시에 상기 제1 노드를 활성화시키기 위한 OCD신호 입력부; 및
    상기 제1 노드가 활성화되면, 이를 래치하여 클럭신호에 응답하여 상기 제1 카스신호로 출력하기 위한 카스신호전달부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 카스신호전달부는
    상기 제1 노드가 활성화되면, 이를 클럭신호에 응답하여 제2 노드로 전달하기 위한 신호부;
    상기 신호 전달부에 의해 상기 제2 노드에 전달된 신호를 래치하기 위한 제1 래치;
    상기 클럭신호에 응답하여 턴온되어 상기 제1 래치에 래치된 신호를 전달하기 위한 전송게이트; 및
    상기 전송게이트에 의해 전달된 신호를 래치하고 상기 제1 카스신호로 출력하기 위한 제2 래치;
    상기 제2 래치에 의해 래치된 신호를 에디티브레이턴시 신호에 응답하여 전달하기 위한 제1 쉬프터용 플립플롭; 및
    상기 제1 쉬프터용 플립플롭에 의해 전달된 신호를 카스레이턴시 신호에 응답하여 상기 제1 카스신호로 출력하기 위한 제2 쉬프터용 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제2 카스신호 생성부는
    상기 제1 카스신호를 입력받는 신호입력부;
    상기 신호입력부에 입력된 신호를 래치하기 위한 제1 래치;
    상기 제1 래치에 래치된 신호를 클럭신호에 응답하여 전달하기 위한 전송게이트;
    상기 전송게이트에 의해 전달된 신호를 한 클럭지연시켜 출력하기 위한 지연부; 및
    상기 지연부에 의해 지연된 신호를 래치하고 상기 제2 카스신호로 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제3 카스신호 생성부는
    상기 제2 카스신호를 입력받는 신호입력부;
    상기 신호입력부에 입력된 신호를 입력받아, OCD 제어 구간동안 활성화되어 있는 OCD 구간신호의 활성화상태에 응답하여 상기 OCD 동작신호로 출력하는 제1 신호출력부; 및
    상기 신호입력부에 입력된 신호를 입력받아, 상기 OCD 구간신호의 비활성화상태에 응답하여 상기 카스신호로 출력하는 제2 신호출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 OCD 명령어 디코더는
    상기 데이터 입력부로부터 얼라인되어 입력되는 OCD제어코드를 상기 OCD 동작신호에 응답하여 래치하는 OCD 래치부;
    상기 OCD래치부에 래치된 OCD제어코드를 디코딩하여 다수의 OCD제어동작에 각각 대응하는 다수의 출력신호중 선택된 하나를 활성화시켜 출력하는 디코더; 및
    상기 디코더에 의해 활성화된 신호에 응답하여 풀업드라이버의 드라이빙능력 강화신호 및 약화신호 또는 풀다운드라이버의 드라이빙능력 강화신호 및 약화신호를 출력하는 OCD 인코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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CNB2005100694723A CN100568386C (zh) 2004-05-10 2005-05-09 能够调节数据输出驱动器的阻抗的半导体存储器件
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101168337B1 (ko) 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100567077B1 (ko) * 2005-01-31 2006-04-04 주식회사 하이닉스반도체 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
DE102005013238B4 (de) * 2005-03-22 2015-07-16 Infineon Technologies Ag Verfahren und Einrichtung zum Übertragen von Justierinformation für Datenschnittstellen-Treiber eines RAM-Bausteins
KR100605587B1 (ko) * 2005-03-31 2006-07-28 주식회사 하이닉스반도체 내부적으로 출력 드라이버의 구동력을 조절할 수 있는반도체메모리소자
KR100670674B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
JP2007036546A (ja) * 2005-07-26 2007-02-08 Nec Electronics Corp インピーダンス調整回路と方法
KR100849065B1 (ko) * 2005-12-15 2008-07-30 주식회사 하이닉스반도체 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법
KR100656470B1 (ko) 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
US7467255B2 (en) * 2006-03-30 2008-12-16 Mediatek Inc. Method for calibration of memory devices, and apparatus thereof
JP4267006B2 (ja) 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
US20080080266A1 (en) * 2006-09-27 2008-04-03 Khellah Muhammad M Memory driver circuits with embedded level shifters
KR100871704B1 (ko) * 2007-02-27 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼
KR100907012B1 (ko) * 2007-12-27 2009-07-08 주식회사 하이닉스반도체 반도체 장치의 데이터 출력 드라이빙 회로
KR100945813B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로의 저항값 조정 코드 생성 장치 및 방법
CN101877918B (zh) 2009-04-30 2014-11-12 清华大学 移动通信中基站动态分簇的设备和方法
US8531898B2 (en) 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device
KR101143487B1 (ko) * 2010-10-29 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치의
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
CN102081965B (zh) * 2011-02-21 2013-04-10 西安华芯半导体有限公司 一种产生dram内部写时钟的电路
CN103077736B (zh) * 2012-12-21 2015-12-09 西安华芯半导体有限公司 一种可兼容ddr2和ddr3的ocd模块
US9025399B1 (en) * 2013-12-06 2015-05-05 Intel Corporation Method for training a control signal based on a strobe signal in a memory module
US9531382B1 (en) * 2015-09-01 2016-12-27 Sandisk Technologies Llc Search for impedance calibration
KR102628533B1 (ko) * 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20190056890A (ko) 2017-11-17 2019-05-27 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR20200088701A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 커맨드 생성 방법 및 이를 이용한 반도체장치
EP4099330A4 (en) 2021-04-23 2023-06-07 Changxin Memory Technologies, Inc. MEMORY CHIP TESTING METHOD, COMPUTER DEVICE AND MEDIA

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4057084B2 (ja) * 1996-12-26 2008-03-05 株式会社ルネサステクノロジ 半導体記憶装置
JPH1125678A (ja) * 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
JPH11219596A (ja) 1998-02-03 1999-08-10 Nec Corp 半導体装置の電源回路
KR100304705B1 (ko) * 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
KR100355229B1 (ko) * 2000-01-28 2002-10-11 삼성전자 주식회사 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
US6629225B2 (en) * 2001-05-31 2003-09-30 Intel Corporation Method and apparatus for control calibration of multiple memory modules within a memory channel
US6636821B2 (en) * 2001-07-03 2003-10-21 International Business Machines Corporation Output driver impedance calibration circuit
JP2003085974A (ja) * 2001-09-13 2003-03-20 Toshiba Corp 半導体集積回路およびメモリシステム
JP4143287B2 (ja) * 2001-11-08 2008-09-03 エルピーダメモリ株式会社 半導体記憶装置とそのデータ読み出し制御方法
KR100527088B1 (ko) 2001-12-31 2005-11-09 비오이 하이디스 테크놀로지 주식회사 플라스틱 기판을 이용한 액정표시장치
KR100451186B1 (ko) 2001-12-31 2004-10-02 엘지전자 주식회사 이동통신 단말기의 탐색 윈도우 조절 방법
JP2003249077A (ja) * 2002-02-21 2003-09-05 Elpida Memory Inc 半導体記憶装置及びその制御方法
JP2003304150A (ja) * 2002-04-10 2003-10-24 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
US6807650B2 (en) * 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
US7194559B2 (en) * 2002-08-29 2007-03-20 Intel Corporation Slave I/O driver calibration using error-nulling master reference
US6885959B2 (en) * 2002-10-29 2005-04-26 Intel Corporation Circuit and method for calibrating DRAM pullup Ron to pulldown Ron
JP2004199817A (ja) * 2002-12-20 2004-07-15 Renesas Technology Corp 半導体記憶装置
US6832177B2 (en) * 2002-12-27 2004-12-14 Intel Corporation Method of addressing individual memory devices on a memory module
JP2005032291A (ja) * 2003-07-07 2005-02-03 Renesas Technology Corp 半導体記憶装置
KR100543197B1 (ko) 2003-08-25 2006-01-20 주식회사 하이닉스반도체 데이터 출력드라이버
KR100500921B1 (ko) * 2003-08-25 2005-07-14 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US7948272B2 (en) * 2003-11-27 2011-05-24 Samsung Electronics Co., Ltd. Input buffer for detecting an input signal
KR100515073B1 (ko) * 2003-12-29 2005-09-16 주식회사 하이닉스반도체 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101168337B1 (ko) 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법

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