KR100748461B1 - 반도체 메모리 장치의 데이터 입력 회로 및 방법 - Google Patents

반도체 메모리 장치의 데이터 입력 회로 및 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 저주파 동작 모드 신호의 제어에 따라 로우 액티브 커맨드, 로우 프리차지 커맨드, 라이트 커맨드, 버스트 종료 신호 및 복수 개의 라이트 레이턴시 신호로부터 버퍼 인에이블 신호를 생성하는 라이트 레이턴시 제어 수단 및 상기 버퍼 인에이블 신호의 입력에 대응하여 입력 데이터를 버퍼링하는 데이터 입력 버퍼를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 라이트 레이턴시, 저주파 동작 모드

Description

반도체 메모리 장치의 데이터 입력 회로 및 방법{Circuit and Method for Inputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 라이트 레이턴시 제어 수단의 상세 구성도,
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 라이트 레이턴시 제어 수단 20 : 데이터 입력 버퍼
110 : 로우 인에이블 신호 생성부 120 : 라이트 인에이블 신호 생성부
130 : 동작 모드 제어부 140 : 버퍼 인에이블 신호 생성부
본 발명은 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것으로, 보다 상세하게는 전력 소모를 감소시킨 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 입력 버퍼를 구비하여 입력 데이터에 대한 버퍼링 동작을 수행한다. 이 때 상기 데이터 입력 버퍼는 라이트 레이턴시(Write Latency) 제어 수단에서 생성되는 버퍼 인에이블 신호에 의해 활성화된다.
라이트 레이턴시는 라이트 커맨드(Write Command)가 입력된 후 클럭(Clock)의 몇 주기 이후 데이터가 입력되는지를 나타내는 정보이다. 일반적으로 라이트 레이턴시의 길이는 1부터 7까지 활용되며, 각 라이트 레이턴시의 길이에 따라 그 길이에 할당된 라이트 레이턴시 신호가 인에이블 되어 각 회로 영역에서의 동작을 지시하게 된다.
상기 라이트 레이턴시 제어 수단은 로우 액티브 커맨드(Row Active Command)가 입력되면 로우 인에이블 신호를 인에이블 시키고, 로우 프리차지 커맨드(Row Precharge Command)가 입력되면 상기 로우 인에이블 신호를 디스에이블 시킨다. 또한 상기 라이트 커맨드(Write Command)가 입력되면 라이트 인에이블 신호를 인에이블 시키고, 버스트 종료 신호가 입력되면 상기 라이트 인에이블 신호를 디스에이블 시킨다. 상기 라이트 레이턴시 제어 수단의 출력 신호인 상기 버퍼 인에이블 신호는 상기 로우 인에이블 신호 또는 상기 라이트 인에이블 신호로서 구현된다.
라이트 레이턴시의 길이가 짧을 경우(예를 들어, 1~3), 상기 라이트 커맨드의 입력 시점에 상기 버퍼 인에이블 신호를 인에이블 시키게 되면, 상기 데이터 입 력 버퍼에서 원하지 않는 데이터 입력 지연 등의 부작용에 의해 상기 버퍼 인에이블 신호와 입력 데이터 간의 타이밍이 맞지 않는 오동작이 발생할 수 있다. 따라서 이처럼 라이트 레이턴시의 길이가 짧을 때에는 상기 로우 인에이블 신호가 상기 버퍼 인에이블 신호로서 출력된다. 이는 일반적으로 상기 로우 액티브 커맨드가 상기 라이트 커맨드보다 먼저 인에이블 되기 때문에 상기 버퍼 인에이블 신호와 입력 데이터 간의 타이밍 마진을 증가시키기 위한 것이다.
반면에, 라이트 레이턴시의 길이가 길 경우(예를 들어, 4~7), 상기 라이트 인에이블 신호가 상기 버퍼 인에이블 신호로서 출력된다. 이는 상기 로우 인에이블 신호의 인에이블 구간이 상기 라이트 인에이블 신호의 인에이블 구간보다 길기 때문에 전력 소모를 감소시키기 위한 것이다.
이하, 종래의 기술에 따른 데이터 입력 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 라이트 레이턴시가 1인 경우(WL 1 Case)와 라이트 레이턴시가 4(WL 4 Case)인 경우에 대한 각 신호의 인에이블 영역이 도시되어 있다. 여기에서 라이트 레이턴시 1과 4를 나타낸 것은 라이트 레이턴시가 짧은 경우와 긴 경우에 대해 예시적으로 설명하기 위한 것이다. 도면을 보면 로우 액티브 커맨드(Row Active)가 입력되고 클럭(clk)의 몇 주기 이후(여기에서는 4주기) 라이트 커맨드(Write)가 입 력되는 것을 확인할 수 있다.
또한 각 라이트 레이턴시의 길이에 따른 로우 프리차지 커맨드(Row Precharge)의 입력 타이밍이 도시되어 있다. 그리고 라이트 레이턴시가 1일 때에는 상기 라이트 커맨드(Write)가 입력되고 상기 클럭(clk)의 한 주기 이후에 입력 데이터(din)의 입력이 시작되며, 라이트 레이턴시가 4일 때에는 상기 라이트 커맨드(Write)가 입력되고 상기 클럭(clk)의 네 주기 이후에 상기 입력 데이터(din)의 입력에 시작되는 과정이 도시되어 있다. 여기에서 버스트 렝쓰(Burst Length)는 4인 것으로 간주하였다.
도시된 로우 인에이블 신호(Row_en)는 상기 로우 액티브 커맨드(Row Active)의 입력 시점에 인에이블 되기 시작하여 상기 로우 프리차지 커맨드(Row Precharge)의 입력 시점에 디스에이블 된다. 그리고 라이트 인에이블 신호(Wrt_en)는 상기 라이트 커맨드(Write)의 입력 시점에 인에이블 되기 시작하여 버스트 종료 신호가 인에이블 되면 디스에이블 된다. 도시하지는 않았지만 상기 버스트 종료 신호는 상기 입력 데이터(din)의 버스트 렝쓰를 고려하여 상기 라이트 인에이블 신호를 디스에이블 시키기 위한 신호이다.
라이트 레이턴시가 1인 경우(WL 1 Case)에는 상기 로우 인에이블 신호(Row_en)가 버퍼 인에이블 신호(Buf_en)로서 출력되고, 라이트 레이턴시가 4인 경우(WL 4 Case)에는 상기 라이트 인에이블 신호(Wrt_en)가 상기 버퍼 인에이블 신호(Buf_en)로서 출력되는 것이 확인된다.
이와 같이 동작하는 반도체 메모리 장치의 데이터 입력 회로는 고주파의 클 럭 사용에 맞춰 설계된 것이다. 반도체 메모리 장치는 전력 소모를 감소시키기 위해 DLL(Delay Locked Loop) 오프 모드를 사용한다. 반도체 메모리 장치가 DLL 오프 모드에 진입하게 되면, DLL 회로는 동작하지 않으며, 외부에서 입력되는 저주파의 클럭이 각 회로 영역에 전달된다.
즉, DLL 오프 모드와 같이 반도체 메모리 장치가 저주파의 클럭을 사용하는 경우, 상기 데이터 입력 회로에 저주파의 클럭이 입력되면 클럭의 주기가 길어짐에 따라 상기 로우 인에이블 신호의 인에이블 구간이 길어지게 되고, 라이트 레이턴시가 짧은 경우 상기 버퍼 인에이블 신호의 인에이블 구간 또한 길어지게 되어 전력 소모가 증가하게 된다. 그러나 현재까지는 이와 같은 불필요한 전력 소모를 감소시키기 위한 기술이 존재하지 않았고, 그에 따라 지속적인 전류 소모를 감수하고 있는 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 라이트 레이턴시의 길이가 기 설정된 기준 길이에 비해 짧은 경우 클럭의 주파수에 따라 선택적으로 로우 인에이블 신호 또는 라이트 인에이블 신호를 버퍼 인에이블 신호로서 출력함으로써 전력 소모를 감소시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 저주파 동작 모드 신호의 제어에 따라 로우 액티 브 커맨드, 로우 프리차지 커맨드, 라이트 커맨드, 버스트 종료 신호 및 복수 개의 라이트 레이턴시 신호로부터 버퍼 인에이블 신호를 생성하는 라이트 레이턴시 제어 수단; 및 상기 버퍼 인에이블 신호의 입력에 대응하여 입력 데이터를 버퍼링하는 데이터 입력 버퍼;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 고주파 동작 모드시 라이트 레이턴시에 따라 로우 액티브 커맨드 및 로우 프리차지 커맨드 또는 라이트 커맨드 및 버스트 종료 신호로부터 선택적으로 버퍼 인에이블 신호를 생성하고, 저주파 동작 모드시 라이트 레이턴시에 관계 없이 상기 라이트 커맨드 및 상기 버스트 종료 신호로부터 상기 버퍼 인에이블 신호를 생성하는 라이트 레이턴시 제어 수단; 및 상기 버퍼 인에이블 신호의 입력에 대응하여 입력 데이터를 버퍼링하는 데이터 입력 버퍼;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 데이터 입력 방법은, a) 로우 액티브 커맨드 및 로우 프리차지 커맨드로부터 로우 인에이블 신호를 생성하는 단계; b) 라이트 커맨드 및 버스트 종료 신호로부터 라이트 인에이블 신호를 생성하는 단계; c) 고주파 동작 모드시 상기 로우 인에이블 신호를 출력하고, 저주파 동작 모드시 상기 라이트 인에이블 신호를 출력하는 단계; d) 라이트 레이턴시가 소정 길이 이하이면 상기 c) 단계의 출력 신호를 버퍼 인에이블 신호로서 출력하고, 소정 길이를 초과하면 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 단계; 및 e) 상기 버퍼 인에이블 신호를 이용하여 입력 데이터를 버퍼링하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도로서, 라이트 레이턴시의 길이가 1부터 7 중 어느 하나로 구현되는 것과 저주파 동작 모드 신호로서 DLL 오프 신호가 사용되는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 데이터 입력 회로는 DLL 오프 신호(dll_off)와 라이트 레이턴시 신호 1~7(WL<1:7>)의 인에이블 여부에 따라 로우 액티브 커맨드(Row Active), 로우 프리차지 커맨드(Row Precharge), 라이트 커맨드(Write) 및 버스트 종료 신호(Burst End)로부터 버퍼 인에이블 신호(Buf_en)를 생성하여 출력하는 라이트 레이턴시 제어 수단(10) 및 상기 버퍼 인에이블 신호(Buf_en)의 입력에 대응하여 입력 데이터(din)를 버퍼링하여 버퍼링 데이터(dbuf)를 출력하는 데이터 입력 버퍼(20)로 구성된다.
상기 라이트 레이턴시 제어 수단(10)은 상기 로우 액티브 커맨드(Row Active)와 상기 로우 프리차지 커맨드(Row Precharge)로부터 로우 인에이블 신호를 생성하고, 상기 라이트 커맨드(Write)와 상기 버스트 종료 신호(Burst End)로부터 라이트 인에이블 신호를 생성한다.
상기 DLL 오프 신호(dll_off)가 디스에이블 된 경우, 즉 고주파 동작 모드시 상기 라이트 레이턴시 제어 수단(10)은 라이트 레이턴시 신호 4~7(WL<4:7>) 중 어느 하나의 신호가 인에이블 되면 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호(Buf_en)로서 출력하고, 라이트 레이턴시 1~3(WL<1:3>) 중 어느 하나의 신호가 인에이블 되면 상기 로우 인에이블 신호를 상기 버퍼 인에이블 신호(Buf_en)로서 출력한다. 반면에 상기 DLL 오프 신호(dll_off)가 인에이블 된 경우, 즉 저주파 동작 모드시 상기 라이트 레이턴시 제어 수단(10)은 상기 라이트 레이턴시 신호 1~7(WL<1:7>)의 인에이블 여부에 관계 없이 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호(Buf_en)로서 출력한다.
도 3은 도 2에 도시한 라이트 레이턴시 제어 수단의 상세 구성도이다.
상기 라이트 레이턴시 제어 수단(10)은, 상기 로우 액티브 커맨드(Row Active)와 상기 로우 프리차지 커맨드(Row Precharge)의 입력에 대응하여 상기 로우 인에이블 신호(Row_en)를 생성하는 로우 인에이블 신호 생성부(110), 상기 라이트 커맨드(Write)와 상기 버스트 종료 신호(Burst End)의 입력에 대응하여 상기 라이트 인에이블 신호(Wrt_en)를 생성하는 라이트 인에이블 신호 생성부(120), 상기 DLL 오프 신호(dll_off)의 인에이블 여부에 따라 상기 로우 인에이블 신호(Row_en) 또는 상기 라이트 인에이블 신호(Wrt_en)를 출력하는 동작 모드 제어부(130) 및 상기 동작 모드 제어부(130)로부터 전달되는 신호와 상기 라이트 레이턴시 신호 1~3(WL<1:3>)을 조합하고, 상기 라이트 인에이블 신호(Wrt_en)와 상기 라이트 레이턴시 신호 4~7(WL<4:7>)을 조합하여 상기 버퍼 인에이블 신호(Buf_en)를 생성하는 버퍼 인에이블 신호 생성부(140)로 구성된다.
여기에서 상기 로우 인에이블 신호 생성부(110)는 상기 로우 액티브 커맨드(Row Active)와 상기 로우 프리차지 커맨드(Row Precharge)를 각각 입력 받는 두 개의 노어게이트(NR1, NR2)의 플립플롭 구조로 구성된다.
또한 상기 라이트 인에이블 신호 생성부(120)는 상기 라이트 커맨드(Write)와 상기 버스트 종료 신호(Burst End)를 각각 입력 받는 두 개의 노어게이트(NR3, NR4)의 플립플롭 구조로 구성된다.
그리고 상기 동작 모드 제어부(130)는 상기 DLL 오프 신호(dll_off)의 인에이블 여부에 따라 선택적으로 턴 온(Turn On) 되는 두 개의 패스게이트(PG1, PG2)로 구성된다.
마지막으로 상기 버퍼 인에이블 신호 생성부(140)는 상기 라이트 레이턴시 신호 1~3(WL<1:3>)을 입력 받는 제 5 노어게이트(NR5), 상기 동작 모드 제어부(130)의 출력 신호와 상기 제 5 노어게이트(NR5)의 출력 신호를 입력 받는 제 6 노어게이트(NR6), 상기 라이트 레이턴시 신호 4~7(WL<4:7>)을 입력 받는 제 7 노어게이트(NR7), 상기 라이트 인에이블 신호(Wrt_en)와 상기 제 7 노어게이트(NR7)의 출력 신호를 입력 받는 제 8 노어게이트(NR8) 및 상기 제 6 노어게이트(NR6)의 출력 신호와 상기 제 8 노어게이트(NR8)의 출력 신호를 입력 받는 제 9 노어게이트(NR9)로 구성된다.
상기 로우 인에이블 신호 생성부(110)에 상기 로우 액티브 커맨드(Row Active)가 입력되면 상기 로우 인에이블 신호(Row_en)가 인에이블 된다. 이후 상기 로우 프리차지 커맨드(Row Precharge)가 입력될 때까지 상기 로우 인에이블 신호(Row_en)의 인에이블 구간은 유지된다.
그리고 상기 라이트 인에이블 신호 생성부(120)에 상기 라이트 커맨 드(Write)가 입력되면 상기 라이트 인에이블 신호(Wrt_en)가 인에이블 된다. 이후 상기 버스트 종료 신호(Burst End)가 입력될 때까지 상기 라이트 인에이블 신호(Wrt_en)의 인에이블 구간은 유지된다.
상기 DLL 오프 신호(dll_off)가 디스에이블 된 상태에서는 상기 동작 모드 제어부(130)의 제 1 패스게이트(PG1)가 턴 온 되고, 제 2 패스게이트(PG2)가 턴 오프(Turn Off) 된다. 따라서 상기 버퍼 인에이블 신호 발생부(140)의 제 6 노어게이트(NR6)에는 상기 로우 인에이블 신호(Row_en)가 전달되고, 제 8 노어게이트(NR8)에는 상기 라이트 인에이블 신호(Wrt_en)가 전달된다. 이 때 상기 라이트 레이턴시 신호 1~3(WL<1:3>) 중 어느 하나의 신호가 인에이블 되면 상기 로우 인에이블 신호(Row_en)가 상기 버퍼 인에이블 신호(Buf_en)로서 출력되고, 상기 라이트 레이턴시 신호 4~7(WL<4:7>) 중 어느 하나의 신호가 인에이블 되면 상기 라이트 인에이블 신호(Wrt_en)가 상기 버퍼 인에이블 신호(Buf_en)로서 출력된다.
그러나 상기 DLL 오프 신호(dll_off)가 인에이블 된 상태에서는 상기 동작 모드 제어부(130)의 제 1 패스게이트(PG1)가 턴 오프 되고, 제 2 패스게이트(PG2)가 턴 온 된다. 이에 따라 상기 버퍼 인에이블 신호 발생부(140)의 제 6 노어게이트(NR6)와 제 8 노어게이트(NR8)에 상기 라이트 인에이블 신호(Wrt_en)가 전달된다. 따라서 이 경우, 상기 라이트 레이턴시 신호 1~7(WL<1:7>) 중 어느 신호가 인에이블 되는지에 무관하게 상기 라이트 인에이블 신호(Wrt_en)가 상기 버퍼 인에이블 신호(Buf_en)로서 출력된다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 동작을 설 명하기 위한 타이밍도이다.
여기에서, 도 1에 도시한 타이밍도와 대부분의 조건을 같게 설정하여 나타내었다. 단, 라이트 레이턴시가 1인 경우(WL 1 Case), DLL 오프 모드(DLL OFF)와 DLL 온 모드(DLL ON)를 구분하였다. 도면을 통해서 확인할 수 있듯이, 본 발명에 의하면 라이트 레이턴시가 1인 경우(WL 1 Case) DLL 온 모드(DLL ON) 동작시, 상기 버퍼 인에이블 신호(Buf_en)는 상기 로우 인에이블 신호(Row_en)에 의해 생성되고, 이는 종래 기술과 같다. 또한 라이트 레이턴시가 4인 경우(WL 4 Case)에는 DLL 온 모드(DLL ON)와 DLL 오프 모드(DLL OFF)에 관계 없이 상기 버퍼 인에이블 신호(Buf_en)는 상기 라이트 인에이블 신호(Wrt_en)에 의해 생성되고, 이는 종래 기술과 같다.
그러나 라이트 레이턴시가 1인 경우(WL 1 Case), DLL 오프 모드(DLL OFF) 동작이 수행되면 종래 기술과는 달리, 상기 버퍼 인에이블 신호(Buf_en)가 상기 라이트 인에이블 신호(Wrt_en)에 의해 생성된다는 것을 확인할 수 있다.
즉, 본 발명의 반도체 메모리 장치의 데이터 입력 회로에 의하면, DLL 오프 모드와 같이 반도체 메모리 장치가 저주파의 클럭을 사용하고 라이트 레이턴시가 짧은 경우, 상기 로우 인에이블 신호의 인에이블 구간이 길어짐에 따라 상기 버퍼 인에이블 신호의 인에이블 구간 또한 길어지게 되어 발생하는 전력 소모를 감소시킬 수 있게 된다. 이 때 라이트 레이턴시의 길이가 짧고 데이터 입력 버퍼에서 원하지 않는 데이터 입력 지연 등의 부작용이 발생하더라도, 클럭의 주기가 충분히 길기 때문에 상기 버퍼 인에이블 신호와 입력 데이터 간의 타이밍이 맞지 않는 오 동작 발생 가능성은 없다고 볼 수 있다. 그러므로 본 발명은 입력 데이터의 버퍼링을 위한 버퍼 인에이블 신호 생성 동작에서의 불필요한 전력 소모를 감소시키게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 입력 회로 및 방법은, 라이트 레이턴시의 길이가 기 설정된 기준 길이에 비해 짧은 경우 클럭의 주파수에 따라 선택적으로 로우 인에이블 신호 또는 라이트 인에이블 신호를 버퍼 인에이블 신호로서 출력함으로써 전력 소모를 감소시키는 효과가 있다.

Claims (25)

  1. 저주파 동작 모드 신호의 제어에 따라 로우 액티브 커맨드, 로우 프리차지 커맨드, 라이트 커맨드, 버스트 종료 신호 및 복수 개의 라이트 레이턴시 신호로부터 버퍼 인에이블 신호를 생성하는 라이트 레이턴시 제어 수단; 및
    상기 버퍼 인에이블 신호의 입력에 대응하여 입력 데이터를 버퍼링하는 데이터 입력 버퍼;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 저주파 동작 모드 신호는 DLL 오프 신호로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제 1 항에 있어서,
    상기 라이트 레이턴시 제어 수단은, 상기 라이트 커맨드와 상기 버스트 종료 신호로부터 라이트 인에이블 신호를 생성하여, 상기 저주파 동작 모드 신호의 인에이블시 라이트 레이턴시의 길이에 관계 없이 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  4. 제 3 항에 있어서,
    상기 라이트 레이턴시 제어 수단은, 상기 로우 액티브 커맨드와 상기 로우 프리차지 커맨드로부터 로우 인에이블 신호를 생성하여, 상기 저주파 동작 모드 신호의 디스에이블시 라이트 레이턴시가 소정 길이 이하이면 상기 로우 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하며, 라이트 레이턴시가 상기 소정 길이 이상이면 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제 4 항에 있어서,
    상기 라이트 레이턴시 제어 수단은,
    상기 로우 액티브 커맨드와 상기 로우 프리차지 커맨드의 입력에 대응하여 상기 로우 인에이블 신호를 생성하는 로우 인에이블 신호 생성부;
    상기 라이트 커맨드와 상기 버스트 종료 신호의 입력에 대응하여 상기 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성부;
    상기 저주파 동작 모드 신호의 인에이블 여부에 따라 상기 로우 인에이블 신호 또는 상기 라이트 인에이블 신호를 출력하는 동작 모드 제어부; 및
    상기 동작 모드 제어부로부터 전달되는 신호, 상기 라이트 인에이블 신호 및 상기 복수 개의 라이트 레이턴시 신호를 조합하여 상기 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제 5 항에 있어서,
    상기 로우 인에이블 신호 생성부는, 상기 로우 액티브 커맨드가 입력되면 상기 로우 인에이블 신호를 인에이블 시키고 상기 로우 프리차지 커맨드가 입력되면 상기 로우 인에이블 신호를 디스에이블 시키는 플립플롭 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  7. 제 5 항에 있어서,
    상기 라이트 인에이블 신호 생성부는, 상기 라이트 커맨드가 입력되면 상기 라이트 인에이블 신호를 인에이블 시키고 상기 버스트 종료 신호가 입력되면 상기 라이트 인에이블 신호를 디스에이블 시키는 플립플롭 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 제 5 항에 있어서,
    상기 동작 모드 제어부는, 상기 저주파 동작 모드 신호의 인에이블 여부에 따라 상기 로우 인에이블 신호 또는 상기 라이트 인에이블 신호를 선택적으로 출력하는 두 개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  9. 제 5 항에 있어서,
    상기 버퍼 인에이블 신호 생성부는, 상기 동작 모드 제어부로부터 전달되는 신호와 상기 소정 길이 이하의 라이트 레이턴시 신호를 조합하고, 상기 라이트 인에이블 신호와 상기 소정 길이 이상의 라이트 레이턴시 신호를 조합하여 상기 버퍼 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  10. 제 9 항에 있어서,
    상기 버퍼 인에이블 신호 생성부는,
    상기 소정 길이 이하의 라이트 레이턴시 신호를 입력 받는 제 1 노어게이트;
    상기 동작 모드 제어부의 출력 신호와 상기 제 1 노어게이트의 출력 신호를 입력 받는 제 2 노어게이트;
    상기 소정 길이 이상의 라이트 레이턴시 신호를 입력 받는 제 3 노어게이트;
    상기 라이트 인에이블 신호와 상기 제 3 노어게이트의 출력 신호를 입력 받는 제 4 노어게이트; 및
    상기 제 2 노어게이트의 출력 신호와 상기 제 4 노어게이트의 출력 신호를 입력 받는 제 5 노어게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  11. 고주파 동작 모드시 라이트 레이턴시에 따라 로우 액티브 커맨드 및 로우 프리차지 커맨드 또는 라이트 커맨드 및 버스트 종료 신호로부터 선택적으로 버퍼 인 에이블 신호를 생성하고, 저주파 동작 모드시 라이트 레이턴시에 관계 없이 상기 라이트 커맨드 및 상기 버스트 종료 신호로부터 상기 버퍼 인에이블 신호를 생성하는 라이트 레이턴시 제어 수단; 및
    상기 버퍼 인에이블 신호의 입력에 대응하여 입력 데이터를 버퍼링하는 데이터 입력 버퍼;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  12. 제 11 항에 있어서,
    상기 고주파 동작 모드와 상기 저주파 동작 모드는 DLL 오프 신호의 인에이블 여부에 따라 구분되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  13. 제 11 항에 있어서,
    상기 라이트 레이턴시 제어 수단은, 상기 라이트 커맨드와 상기 버스트 종료 신호로부터 라이트 인에이블 신호를 생성하여, 저주파 동작 모드시 라이트 레이턴시의 길이에 관계 없이 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  14. 제 13 항에 있어서,
    상기 라이트 레이턴시 제어 수단은, 상기 로우 액티브 커맨드와 상기 로우 프리차지 커맨드로부터 로우 인에이블 신호를 생성하여, 고주파 동작 모드시 라이트 레이턴시가 소정 길이 이하이면 상기 로우 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하며, 라이트 레이턴시가 상기 소정 길이 이상이면 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  15. 제 14 항에 있어서,
    상기 라이트 레이턴시 제어 수단은,
    상기 로우 액티브 커맨드와 상기 로우 프리차지 커맨드의 입력에 대응하여 상기 로우 인에이블 신호를 생성하는 로우 인에이블 신호 생성부;
    상기 라이트 커맨드와 상기 버스트 종료 신호의 입력에 대응하여 상기 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성부;
    상기 고주파 동작 모드 또는 상기 저주파 동작 모드 진입 여부에 따라 상기 로우 인에이블 신호 또는 상기 라이트 인에이블 신호를 출력하는 동작 모드 제어부; 및
    상기 동작 모드 제어부로부터 전달되는 신호, 상기 라이트 인에이블 신호 및 복수 개의 라이트 레이턴시 신호를 조합하여 상기 버퍼 인에이블 신호를 생성하는 버퍼 인에이블 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  16. 제 15 항에 있어서,
    상기 로우 인에이블 신호 생성부는, 상기 로우 액티브 커맨드가 입력되면 상기 로우 인에이블 신호를 인에이블 시키고 상기 로우 프리차지 커맨드가 입력되면 상기 로우 인에이블 신호를 디스에이블 시키는 플립플롭 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  17. 제 15 항에 있어서,
    상기 라이트 인에이블 신호 생성부는, 상기 라이트 커맨드가 입력되면 상기 라이트 인에이블 신호를 인에이블 시키고 상기 버스트 종료 신호가 입력되면 상기 라이트 인에이블 신호를 디스에이블 시키는 플립플롭 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  18. 제 15 항에 있어서,
    상기 동작 모드 제어부는, 상기 고주파 동작 모드 또는 상기 저주파 동작 모드 진입 여부에 따라 상기 로우 인에이블 신호 또는 상기 라이트 인에이블 신호를 선택적으로 출력하는 두 개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  19. 제 15 항에 있어서,
    상기 버퍼 인에이블 신호 생성부는, 상기 동작 모드 제어부로부터 전달되는 신호와 소정 길이 이하의 라이트 레이턴시 신호를 조합하고, 상기 라이트 인에이블 신호와 상기 소정 길이 이상의 라이트 레이턴시 신호를 조합하여 상기 버퍼 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  20. 제 19 항에 있어서,
    상기 버퍼 인에이블 신호 생성부는,
    상기 소정 길이 이하의 라이트 레이턴시 신호를 입력 받는 제 1 노어게이트;
    상기 동작 모드 제어부의 출력 신호와 상기 제 1 노어게이트의 출력 신호를 입력 받는 제 2 노어게이트;
    상기 소정 길이 이상의 라이트 레이턴시 신호를 입력 받는 제 3 노어게이트;
    상기 라이트 인에이블 신호와 상기 제 3 노어게이트의 출력 신호를 입력 받는 제 4 노어게이트; 및
    상기 제 2 노어게이트의 출력 신호와 상기 제 4 노어게이트의 출력 신호를 입력 받는 제 5 노어게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  21. a) 로우 액티브 커맨드 및 로우 프리차지 커맨드로부터 로우 인에이블 신호를 생성하는 단계;
    b) 라이트 커맨드 및 버스트 종료 신호로부터 라이트 인에이블 신호를 생성하는 단계;
    c) 고주파 동작 모드시 상기 로우 인에이블 신호를 출력하고, 저주파 동작 모드시 상기 라이트 인에이블 신호를 출력하는 단계;
    d) 라이트 레이턴시가 소정 길이 이하이면 상기 c) 단계의 출력 신호를 버퍼 인에이블 신호로서 출력하고, 소정 길이를 초과하면 상기 라이트 인에이블 신호를 상기 버퍼 인에이블 신호로서 출력하는 단계; 및
    e) 상기 버퍼 인에이블 신호를 이용하여 입력 데이터를 버퍼링하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  22. 제 21 항에 있어서,
    상기 c) 단계에서,
    상기 고주파 동작 모드와 상기 저주파 동작 모드는 DLL 오프 신호의 인에이블 여부에 따라 구분되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  23. 제 21 항에 있어서,
    상기 a) 단계는, 상기 로우 액티브 커맨드가 입력되면 상기 로우 인에이블 신호를 인에이블 시키고 상기 로우 프리차지 커맨드가 입력되면 상기 로우 인에이블 신호를 디스에이블 시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  24. 제 21 항에 있어서,
    상기 b) 단계는, 상기 라이트 커맨드가 입력되면 상기 라이트 인에이블 신호를 인에이블 시키고 상기 버스트 종료 신호가 입력되면 상기 라이트 인에이블 신호를 디스에이블 시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  25. 제 21 항에 있어서,
    상기 d) 단계는, 상기 c) 단계에서 출력되는 신호와 소정 길이 이하의 라이트 레이턴시 신호를 조합하고, 상기 라이트 인에이블 신호와 상기 소정 길이 이상의 라이트 레이턴시 신호를 조합하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
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