JP4007776B2 - ポステッドｃａｓ機能を有する同期式半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にクロック信号に同期して動作する同期式ＤＲＡＭ（ＳＤＲＡＭ；Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
一般に、ＳＤＲＡＭは、外部から入力されるクロック信号に同期して読出しまたは書込み動作が制御される。半導体メモリ装置のうち、ＤＲＡＭでは、ロウアドレスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ；ＲＡＳ）活性命令を与えた後、一定の時間が経過してから読出しまたは書込み命令などのＣＡＳ命令（ＣＡＳ Ｃｏｍｍａｎｄ、ＣＡＳ；Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）を与える。この時間がｔＲＣＤで表わされる時間である。すなわち、ＲＡＳ活性命令を与えた後、ｔＲＣＤ時間が経過しなければ、読出しまたは書込み命令を与えることができない。ＳＤＲＡＭの場合、ｔＲＣＤは通常２〜３クロックサイクルが要求される。一つのクロックサイクルをｔＣＣで表わすため、ｔＲＣＤは２〜３ｔＣＣとなる。
【０００３】
【発明が解決しようとする課題】
したがって、従来のＳＤＲＡＭでは、ＳＤＲＡＭを制御するコントローラでｔＲＣＤを考慮して、ＲＡＳ活性命令後に適切なタイミングで読出しまたは書込み命令を与えなければならない。かかる従来の方式はＳＤＲＡＭを制御するコントローラまたはユーザがＳＤＲＡＭのｔＲＣＤ仕様を一々考慮しなければならないという面倒さがあるだけでなく、コントローラとＳＤＲＡＭの命令語入力ピンまでのバス使用の効率を落とすという短所がある。これらの問題により、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ ＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で追加的なＣＡＳレイテンシ機能（ポステッドＣＡＳ機能とも呼ぶ）を要求して、規格化するに至った。ＪＥＤＥＣはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭのアップグレードされたバージョンであるＤＤＲ２ ＳＤＲＡＭにポステッドＣＡＳ機能を加えることを要求している。また、ＪＥＤＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、以下、ＥＭＲＳ）を通じて追加的なＣＡＳレイテンシを何ｔＣＣとするかを予め設定できるように要求している。
【０００４】
本発明は上記の点に鑑みなされたもので、その目的は、同期式ＤＲＡＭと外部コントローラとの間のバス使用の効率を高めると共に、ＪＥＤＥＣのポステッドＣＡＳ機能に対する要求事項を満足する同期式ＤＲＡＭを提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、クロック信号に同期して動作する同期式半導体メモリ装置、特にポステッドＣＡＳ機能を有する同期式半導体メモリ装置が提供される。
【０００６】
本発明の第１のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語が得られるように前記書込み命令語のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを備えることを特徴とする。
【０００７】
本発明の第２のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記読出し命令語が得られるように前記読出し命令語のタイミングが制御され、前記読出し命令語の追加的なレイテンシの制御部は
前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを備えることを特徴とする。
【０００８】
本発明の第３のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語または前記読出し命令語が得られるように前記書込み命令語または前記読出し命令語のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、前記読出し命令語の追加的なレイテンシの制御部は、前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含むことを特徴とする。
【０００９】
本発明の第４のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、外部から印加されるアドレス信号を受信する一つ以上のアドレス入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部と、前記アドレス信号を受信して、前記アドレス信号がカラムアドレス信号であれば、前記アドレス信号をカラムアドレス信号としてカラムアドレス経路に出力するカラムアドレス決定部と、カラムアドレス信号を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されてカラムアドレス信号の伝送を制御する伝送ゲートとからなり、前記カラムアドレス経路上に位置し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記カラムアドレス信号を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力するカラムアドレスの追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語、前記読出し命令語または前記カラムアドレス信号が得られるように前記書込み命令語、前記読出し命令語または前記カラムアドレス信号のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、前記読出し命令語の追加的なレイテンシの制御部は、前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含み、前記カラムアドレスの追加的なレイテンシの制御部は、前記カラムアドレス信号を１クロック遅延させて第１予備カラムアドレス信号を出力する第１カラムアドレス遅延素子と、前記第１予備カラムアドレス信号を１クロック遅延させて第２予備カラムアドレス信号を出力する第２カラムアドレス遅延素子と、前記第１制御信号に応答して、前記カラムアドレス信号を遅延なしに出力に伝送する第１カラムアドレス伝送ゲートと、前記第２制御信号に応答して、前記第１予備カラムアドレス信号を出力に伝送する第２カラムアドレス伝送ゲートと、前記第３制御信号に応答して、前記第２予備カラムアドレス 信号を出力に伝送する第３カラムアドレス伝送ゲートとを含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明するが、その前にポステッドＣＡＳ機能について詳細に説明する。
【００１２】
前述のように、ポステッドＣＡＳ機能はＪＥＤＥＣ規格でその値を何ｔＣＣにするかをＥＭＲＳを利用してユーザが予め設定するようにしている。例えば、ｔＲＣＤが３ＣＬＫであるＳＤＲＡＭを使用するユーザを仮定する。ここで、単位ＣＬＫはクロックサイクルを表わす。ＳＤＲＡＭのユーザがＲＡＳ活性命令から３ＣＬＫ後に書込みまたは読出し命令を与えたい場合には、ＥＭＲＳでポステッドＣＡＳモードをモード０として設定すれば良い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的なＣＡＳレイテンシを与えない。ユーザがＲＡＳ活性命令から２ＣＬＫ後に書込みまたは読出し命令を与えたい場合には、ＥＭＲＳでポステッドＣＡＳモードをモード１として設定すれば良い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的な１ＣＬＫのＣＡＳレイテンシを与える。ユーザがポステッドＣＡＳモードをモード２として設定すれば、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的な２ＣＬＫのＣＡＳレイテンシを与える。このポステッドＣＡＳ機能を有するＳＤＲＡＭの動作は、図１によく示してある。
【００１３】
図１は、ＳＤＲＡＭのポステッドＣＡＳ機能を説明するための図である。ここではｔＲＣＤを３ＣＬＫ、ＣＡＳレイテンシを３、バースト長を４と仮定する。そして、図１は読出し命令に対して追加的なＣＡＳレイテンシを与える場合の図である。
【００１４】
図１（Ａ）は、ポステッドＣＡＳモードをモード０として設定した場合のタイミング図である。モード０とは、追加的なＣＡＳレイテンシを与えない場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡからｔＲＣＤの３ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシである３ＣＬＫ後に出力される。
【００１５】
図１（Ｂ）は、ポステッドＣＡＳモードをモード１として設定した場合のタイミング図である。モード１とは、追加的なＣＡＳレイテンシを１ＣＬＫとして与えた場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡから２ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテンシ１ＣＬＫを加えた４ＣＬＫ後に出力される。
【００１６】
図１（Ｃ）は、ポステッドＣＡＳモードをモード２として設定した場合のタイミング図である。モード２とは、追加的なＣＡＳレイテンシを２ＣＬＫとして与えた場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡから１ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテンシ２ＣＬＫを加えた５ＣＬＫ後に出力される。これから分かるように、ＲＡＳ活性化命令ＲＡから読出しデータＤＱが出力される時点は一定である。しかし、ポステッドＣＡＳ機能を使用すれば、ＲＡＳ活性化命令ＲＡから読出し命令ＲＤを印加する時点を調節できる。
【００１７】
図２は、本発明の一実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。これを説明すれば、本発明の一実施形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは、一つ以上の命令語入力ピン１１０、命令語入力バッファ１８２，１８４，１８６，１８８、命令語デコーダ１２０、書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０を備える。
【００１８】
命令語入力ピン１１０には外部から命令語信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが印加される。ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）に入力される命令語信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥは各々の命令語入力バッファ１８２，１８４，１８６，１８８でＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）レベルに変換される。命令語デコーダ１２０は命令語入力バッファ１８２，１８４，１８６，１８８を通じて入力される命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＳを受信しかつデコーディングして、命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥに対応するデコーディングされた命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴＥを出力する。
【００１９】
書込み命令語レイテンシ制御部１４０は命令語デコーダ１２０から出力されるデコーディングされた命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴＥのうち書込み命令語ＰＷＲＩＴＥを受信し、所定のレイテンシ制御信号に応答して、書込み命令語ＰＷＲＩＴＥを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して書込み命令語ＰＷＡ（書込み命令語ＰＷＲＩＴＥと区別するため、以下、遅延書込み命令語ＰＷＡという）として出力する。
【００２０】
書込み命令語レイテンシ制御部１４０を具体的に調べてみれば、書込み命令語レイテンシ制御部１４０は第１、第２書込み遅延素子１４２，１４４及び第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４を含む。第１および第２書込み遅延素子１４２，１４４は各々、入力される信号をクロック信号の１サイクル１ＣＬＫだけ遅延させて出力する遅延素子である。そして、第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４は入力される制御信号に応答してゲートされる。第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列接続された構造である。すなわち、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのソース、ＰＭＯＳトランジスタのソースとＮＭＯＳトランジスタのドレインとが相互接続される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートには制御信号及びその反転信号、または制御信号の反転信号及びその制御信号が各々入力される。
【００２１】
第１書込み伝送ゲートＴＧＷ１のＮＭＯＳトランジスタには第１制御信号ＰＲＣＤ０が入力され、第１書込み伝送ゲートＴＧＷ１のＰＭＯＳトランジスタには第１制御信号ＰＲＣＤ０の反転信号（インバータＩＶＷ１の出力）が入力される。したがって、第１書込み伝送ゲートＴＧＷ１は第１制御信号ＰＲＣＤ０が'ハイレベル'に活性化されればターンオンされ、第１制御信号ＰＲＣＤ０が'ローレベル'に非活性化されれば、ターンオフされる。第１伝送ゲートＴＧＷ１がターンオンされれば、書込み命令語ＰＷＲＩＴＥが直ちに遅延書込み命令語ＰＷＡに出力される。
【００２２】
第２書込み伝送ゲートＴＧＷ２のＮＭＯＳトランジスタには第２制御信号ＰＲＣＤ１が入力され、第２書込み伝送ゲートＴＧＷ２のＰＭＯＳトランジスタには第２制御信号ＰＲＣＤ１の反転信号（インバータＩＶＷ２の出力）が入力される。したがって、第２書込み伝送ゲートＴＧＷ２は第２制御信号ＰＲＣＤ１が'ハイレベル'に活性化されればターンオンされ、第２制御信号ＰＲＣＤ１が'ローレベル'に非活性化されれば、ターンオフされる。第２書込み伝送ゲートＴＧＷ２がターンオンされれば、第１書込み遅延素子１４２の出力信号（第１予備書込み命令語）ＰＲＥＷ１が遅延書込み命令語ＰＷＡに出力される。第３書込み伝送ゲートＴＧＷ３のＮＭＯＳトランジスタには第３制御信号ＰＲＣＤ２が入力され、第３書込み伝送ゲートＴＧＷ３のＰＭＯＳトランジスタには第３制御信号ＰＲＣＤ２の反転信号（インバータＩＶＷ３の出力）が入力される。したがって、第３書込み伝送ゲートＴＧＷ３は第３制御信号ＰＲＣＤ２が'ハイレベル'に活性化されればターンオンされ、第３制御信号ＰＲＣＤ２が'ローレベル'に非活性化されれば、ターンオフされる。第３書込み伝送ゲートＴＧＷ３がターンオンされれば、第２書込み遅延素子１４４の出力信号（第２予備書込み命令語）ＰＲＥＷ２が遅延書込み命令語ＰＷＡに出力される。
【００２３】
第４書込み伝送ゲートＴＧＷ４のＰＭＯＳトランジスタには第１制御信号ＰＲＣＤ０が入力され、第４書込み伝送ゲートＴＧＷ４のＮＭＯＳトランジスタには第１制御信号ＰＲＣＤ０の反転信号（インバータＩＶＷ４の出力）が入力される。したがって、第４書込み伝送ゲートＴＧＷ４は第１制御信号ＰＲＣＤ０が'ハイレベル'に活性化されればターンオフされ、第１制御信号ＰＲＣＤ０が'ローレベル'に非活性化されればターンオンされる。第４書込み伝送ゲートＴＧＷ４がターンオンされれば、書込み命令語ＰＷＲＩＴＥが第１書込み遅延素子１４２に入力される。
【００２４】
追加的なＣＡＳレイテンシは同期式ＤＲＡＭ内のＥＭＲＳに貯蔵される情報ビットによって設定される。例えば、同期式ＤＲＡＭのＥＭＲＳ命令入力時に所定のアドレス信号に印加される値がＥＭＲＳに貯蔵されて追加的なＣＡＳレイテンシ値が決定される。そして、決定された追加的なＣＡＳレイテンシの値によって、これを制御するためのレイテンシ制御信号が活性化される。第１ないし第３制御信号がレイテンシ制御信号であって、ＥＭＲＳに設定された追加的なＣＡＳレイテンシの値により、第１ないし第３制御信号のうち該当する一つの制御信号だけが'ハイレベル'に活性化され、残りは非活性化される。
【００２５】
遅延書込み命令語ＰＷＡは本発明のポステッドＣＡＳ機能を有するＳＤＲＡＭのデータ書込み動作過程を制御する書込み動作のマスタ信号であって、ポステッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおける書込み命令語に該当する信号である。したがって、一般のＳＤＲＡＭにおいて書込み命令語ＰＷＲＩＴＥが用いられる所に遅延書込み命令語ＰＷＡを使用することにより、本発明によるポステッドＣＡＳ機能を有するＳＤＲＡＭの書込み動作過程は一般のＳＤＲＡＭの書込み動作過程と内部的に同一になる。
【００２６】
読出し命令語レイテンシ制御部１６０は命令語デコーダ１２０から出力されるデコーディングされた命令語のうち読出し命令語ＰＲＥＡＤを受信し、レイテンシ制御信号に応答して、読出し命令語ＰＲＥＡＤを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して読出し命令語ＰＣＡ（読出し命令語ＰＲＥＡＤと区別するため、以下、遅延読出し命令語ＰＣＡという）として出力する。
【００２７】
読出し命令語レイテンシ制御部１６０の構成は書込み命令語レイテンシ制御部１４０のそれと同一である。但し、読出し命令語レイテンシ制御部１６０に入出力される信号が読出し命令語ＰＲＥＡＤ及び遅延読出し命令語ＰＣＡであるという点で書込み命令語レイテンシ制御部１４０と違いがある。
【００２８】
読出し命令語レイテンシ制御部１６０を具体的に調べてみれば、読出し命令語レイテンシ制御部１６０は第１、第２読出し遅延素子１６２，１６４及び第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４を含む。第１および第２読出し遅延素子１６２，１６４は第１および第２書込み遅延素子１４２，１４４と同様に、入力される信号を各々、クロック信号の１サイクル１ＣＬＫだけ遅延させて出力する遅延素子である。第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４の構造は各々第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一である。
【００２９】
さらに、第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４に入力される各々の制御信号も第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４に入力される各々の制御信号と同一である。したがって、第１制御信号ＰＲＣＤ０が活性化されれば、第１読出し伝送ゲートＴＧＲ１がターンオンされ、読出し命令語ＰＲＥＡＤが直ちに遅延読出し命令語ＰＣＡに出力される。このとき、第４読出し伝送ゲートＴＧＲ４はターンオフされて、第１読出し遅延素子１６２には読出し命令語ＰＲＥＡＤが伝達されない。
【００３０】
第２制御信号ＰＲＣＤ１が活性化されれば、第１制御信号ＰＲＣＤ０は非活性状態であるため、第４読出し伝送ゲートＴＧＲ４がターンオンされて、第１読出し遅延素子１６２に読出し命令語ＰＲＥＡＤが伝達される。また、第２読出し伝送ゲートＴＧＲ２がターンオンされて、第１読出し遅延素子１６２の出力信号（第１予備読出し命令語）ＰＲＥＲ１が遅延読出し命令語ＰＣＡに出力される。
【００３１】
第３制御信号ＰＲＣＤ２が活性化されれば、第２読出し遅延素子１６４の出力信号（第２予備読出し命令語）ＰＲＥＲ２が遅延読出し命令語ＰＣＡに出力される。
【００３２】
遅延読出し命令語ＰＣＡは本発明のＳＤＲＡＭのデータ読出し動作過程を制御する読出し動作のマスタ信号であって、ポステッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおける読出し命令語に該当する信号である。したがって、一般的なＳＤＲＡＭにおいて読出し命令語ＰＲＥＡＤが用いられる所に遅延読出し命令語ＰＣＡを使用することにより、本発明によるポステッドＣＡＳ機能を有するＳＤＲＡＭの読出し動作過程は一般のＳＤＲＡＭの読出し動作過程と内部的に同一になる。
【００３３】
図３は、本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。これを説明すれば、本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは一つ以上のアドレス入力ピン２１０、アドレス入力バッファ２００、ロウアドレス決定部２４２、カラムアドレス決定部２４４、カラムアドレスレイテンシ制御部２２０を備える。
【００３４】
アドレス入力ピン２１０には外部からアドレス信号ＡＤＤＲが印加される。アドレス入力バッファ２００はアドレス入力ピン２１０を通じて入力されるＴＴＬレベルであるアドレス信号ＡＤＤＲをＣＭＯＳレベルに変換する。
【００３５】
ロウアドレス決定部２４２は受信されるアドレス信号ＡＤＤＲがロウアドレス信号であれば、これをロウアドレス経路に出力する。同様に、カラムアドレス決定部２４４は受信されるアドレス信号がカラムアドレスであれば、これをカラムアドレス経路に出力する。ロウアドレス信号ＲＡＤＤＲはロウアドレス経路に沿って、ロウアドレスデコーダ（図示せず）に入力される。カラムアドレス信号ＣＡＤＤＲはカラムアドレス経路に沿って最終的にはカラムアドレスデコーダ（図示せず）に入力される。
【００３６】
ところで、本発明の他の実施の形態による同期式ＤＲＡＭはカラムアドレス経路上に、すなわち、カラムアドレス決定部２４４の出力後、カラムアドレスデコーダ（図示せず）の前方にカラムアドレスレイテンシ制御部２２０を備える。
【００３７】
カラムアドレスレイテンシ制御部２２０はカラムアドレス決定部２４４から出力されるカラムアドレス信号ＣＡＤＤＲを受信して、レイテンシ制御信号に応答して、カラムアドレス信号ＣＡＤＤＲを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択してカラムアドレス信号ＰＣＡＤＤＲ（カラムアドレス信号ＣＡＤＤＲと区別するため、以下、遅延カラムアドレス信号ＰＣＡＤＤＲという）として出力する。
【００３８】
カラムアドレスレイテンシ制御部２２０の構成も書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０のそれと同一である。但し、カラムアドレスレイテンシ制御部２２０に入出力される信号がカラムアドレス信号ＣＡＤＤＲ及び遅延カラムアドレス信号ＰＣＡＤＤＲであるという点で書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０と違いがある。
【００３９】
カラムアドレスレイテンシ制御部２２０を具体的に調べてみれば、カラムアドレスレイテンシ制御部２２０は第１、第２カラムアドレス遅延素子２２２，２２４及び第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜ＴＧＡ４を含む。第１および第２カラムアドレス遅延素子２２２，２２４の機能は第１および第２書込み遅延素子１４２，１４４の機能と同一である。また、第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜ＴＧＡ４は第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一の構造及び機能を有する。このため、ここでは、カラムアドレスレイテンシ制御部２２０の構成及び機能に対する詳細な説明は省略する。
【００４０】
遅延カラムアドレス信号ＰＣＡＤＤＲはカラムアドレスデコーダ（図示せず）でデコーディングされて、データが書込みまたは読み出されるメモリセルのカラムを選ぶ。
【００４１】
カラムアドレスレイテンシ制御部２２０は、図３の位置ではなく、カラムアドレス信号を受信する他の回路部に含まれうる。図３では、アドレス入力バッファ２００後にロウアドレス信号であるか、それともカラムアドレス信号であるかが決定される。しかし、ロウアドレスバッファ及びカラムアドレスバッファが別々に具備される場合もある。この場合、カラムアドレスレイテンシ制御部２２０はカラムアドレスバッファに含まれうる。カラムアドレスデコーダがメインデコーダ及びプリデコーダに分けられれば、カラムアドレスレイテンシ制御部２２０はカラムアドレスメインデコーダまたはカラムアドレスプリデコーダ内に具現できる。
【００４２】
前述した本発明の実施の形態では、各レイテンシ制御部１４０，１６０，２２０が２つの遅延素子を備える。したがって、設定可能な追加的なＣＡＳレイテンシの範囲が２ＣＬＫまでである。しかし、遅延素子の数は変更でき、これにより、設定可能な追加的なＣＡＳレイテンシの値の範囲も調節できる。
【００４３】
また、上記の実施の形態は単なる例示的なものに過ぎず、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施の形態が可能であるということは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００４４】
【発明の効果】
本発明によって、同期式ＤＲＡＭを使用する外部コントローラやユーザはＲＡＳ活性化命令後にＣＡＳ命令を印加するタイミングを調節できる。したがって、同期式ＤＲＡＭと同期式ＤＲＡＭを使用する外部コントローラとの間のバス使用の効率が高まる。そして、本発明の同期式ＤＲＡＭはＪＥＤＥＣのポステッドＣＡＳ機能に対する要求事項を満足する。
【図面の簡単な説明】
【図１】同期式ＤＲＡＭのポステッドＣＡＳ機能を説明するための図である。
【図２】本発明の一実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。
【図３】本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。
【符号の説明】
１１０ 命令語入力ピン
１２０ 命令語デコーダ
１４０ 書込み命令語レイテンシ制御部
１６０ 読出し命令語レイテンシ制御部
【発明の属する技術分野】
本発明は半導体装置に係り、特にクロック信号に同期して動作する同期式ＤＲＡＭ（ＳＤＲＡＭ；Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
一般に、ＳＤＲＡＭは、外部から入力されるクロック信号に同期して読出しまたは書込み動作が制御される。半導体メモリ装置のうち、ＤＲＡＭでは、ロウアドレスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ；ＲＡＳ）活性命令を与えた後、一定の時間が経過してから読出しまたは書込み命令などのＣＡＳ命令（ＣＡＳ Ｃｏｍｍａｎｄ、ＣＡＳ；Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）を与える。この時間がｔＲＣＤで表わされる時間である。すなわち、ＲＡＳ活性命令を与えた後、ｔＲＣＤ時間が経過しなければ、読出しまたは書込み命令を与えることができない。ＳＤＲＡＭの場合、ｔＲＣＤは通常２〜３クロックサイクルが要求される。一つのクロックサイクルをｔＣＣで表わすため、ｔＲＣＤは２〜３ｔＣＣとなる。
【０００３】
【発明が解決しようとする課題】
したがって、従来のＳＤＲＡＭでは、ＳＤＲＡＭを制御するコントローラでｔＲＣＤを考慮して、ＲＡＳ活性命令後に適切なタイミングで読出しまたは書込み命令を与えなければならない。かかる従来の方式はＳＤＲＡＭを制御するコントローラまたはユーザがＳＤＲＡＭのｔＲＣＤ仕様を一々考慮しなければならないという面倒さがあるだけでなく、コントローラとＳＤＲＡＭの命令語入力ピンまでのバス使用の効率を落とすという短所がある。これらの問題により、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ ＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で追加的なＣＡＳレイテンシ機能（ポステッドＣＡＳ機能とも呼ぶ）を要求して、規格化するに至った。ＪＥＤＥＣはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭのアップグレードされたバージョンであるＤＤＲ２ ＳＤＲＡＭにポステッドＣＡＳ機能を加えることを要求している。また、ＪＥＤＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、以下、ＥＭＲＳ）を通じて追加的なＣＡＳレイテンシを何ｔＣＣとするかを予め設定できるように要求している。
【０００４】
本発明は上記の点に鑑みなされたもので、その目的は、同期式ＤＲＡＭと外部コントローラとの間のバス使用の効率を高めると共に、ＪＥＤＥＣのポステッドＣＡＳ機能に対する要求事項を満足する同期式ＤＲＡＭを提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、クロック信号に同期して動作する同期式半導体メモリ装置、特にポステッドＣＡＳ機能を有する同期式半導体メモリ装置が提供される。
【０００６】
本発明の第１のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語が得られるように前記書込み命令語のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを備えることを特徴とする。
【０００７】
本発明の第２のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記読出し命令語が得られるように前記読出し命令語のタイミングが制御され、前記読出し命令語の追加的なレイテンシの制御部は
前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを備えることを特徴とする。
【０００８】
本発明の第３のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語または前記読出し命令語が得られるように前記書込み命令語または前記読出し命令語のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、前記読出し命令語の追加的なレイテンシの制御部は、前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含むことを特徴とする。
【０００９】
本発明の第４のポステッドＣＡＳ機能を有する同期式半導体メモリ装置は、クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、外部から印加されるアドレス信号を受信する一つ以上のアドレス入力ピンと、前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部と、前記アドレス信号を受信して、前記アドレス信号がカラムアドレス信号であれば、前記アドレス信号をカラムアドレス信号としてカラムアドレス経路に出力するカラムアドレス決定部と、カラムアドレス信号を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されてカラムアドレス信号の伝送を制御する伝送ゲートとからなり、前記カラムアドレス経路上に位置し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記カラムアドレス信号を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力するカラムアドレスの追加的なレイテンシの制御部とを備え、前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語、前記読出し命令語または前記カラムアドレス信号が得られるように前記書込み命令語、前記読出し命令語または前記カラムアドレス信号のタイミングが制御され、前記書込み命令語の追加的なレイテンシの制御部は、前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、前記読出し命令語の追加的なレイテンシの制御部は、前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含み、前記カラムアドレスの追加的なレイテンシの制御部は、前記カラムアドレス信号を１クロック遅延させて第１予備カラムアドレス信号を出力する第１カラムアドレス遅延素子と、前記第１予備カラムアドレス信号を１クロック遅延させて第２予備カラムアドレス信号を出力する第２カラムアドレス遅延素子と、前記第１制御信号に応答して、前記カラムアドレス信号を遅延なしに出力に伝送する第１カラムアドレス伝送ゲートと、前記第２制御信号に応答して、前記第１予備カラムアドレス信号を出力に伝送する第２カラムアドレス伝送ゲートと、前記第３制御信号に応答して、前記第２予備カラムアドレス 信号を出力に伝送する第３カラムアドレス伝送ゲートとを含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明するが、その前にポステッドＣＡＳ機能について詳細に説明する。
【００１２】
前述のように、ポステッドＣＡＳ機能はＪＥＤＥＣ規格でその値を何ｔＣＣにするかをＥＭＲＳを利用してユーザが予め設定するようにしている。例えば、ｔＲＣＤが３ＣＬＫであるＳＤＲＡＭを使用するユーザを仮定する。ここで、単位ＣＬＫはクロックサイクルを表わす。ＳＤＲＡＭのユーザがＲＡＳ活性命令から３ＣＬＫ後に書込みまたは読出し命令を与えたい場合には、ＥＭＲＳでポステッドＣＡＳモードをモード０として設定すれば良い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的なＣＡＳレイテンシを与えない。ユーザがＲＡＳ活性命令から２ＣＬＫ後に書込みまたは読出し命令を与えたい場合には、ＥＭＲＳでポステッドＣＡＳモードをモード１として設定すれば良い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的な１ＣＬＫのＣＡＳレイテンシを与える。ユーザがポステッドＣＡＳモードをモード２として設定すれば、ＳＤＲＡＭは内部的に書込みまたは読出し命令に追加的な２ＣＬＫのＣＡＳレイテンシを与える。このポステッドＣＡＳ機能を有するＳＤＲＡＭの動作は、図１によく示してある。
【００１３】
図１は、ＳＤＲＡＭのポステッドＣＡＳ機能を説明するための図である。ここではｔＲＣＤを３ＣＬＫ、ＣＡＳレイテンシを３、バースト長を４と仮定する。そして、図１は読出し命令に対して追加的なＣＡＳレイテンシを与える場合の図である。
【００１４】
図１（Ａ）は、ポステッドＣＡＳモードをモード０として設定した場合のタイミング図である。モード０とは、追加的なＣＡＳレイテンシを与えない場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡからｔＲＣＤの３ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシである３ＣＬＫ後に出力される。
【００１５】
図１（Ｂ）は、ポステッドＣＡＳモードをモード１として設定した場合のタイミング図である。モード１とは、追加的なＣＡＳレイテンシを１ＣＬＫとして与えた場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡから２ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテンシ１ＣＬＫを加えた４ＣＬＫ後に出力される。
【００１６】
図１（Ｃ）は、ポステッドＣＡＳモードをモード２として設定した場合のタイミング図である。モード２とは、追加的なＣＡＳレイテンシを２ＣＬＫとして与えた場合である。したがって、読出し命令ＲＤはＲＡＳ活性化命令ＲＡから１ＣＬＫ後に印加されなければならない。そして、読出しデータＤＱは読出し命令ＲＤからＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテンシ２ＣＬＫを加えた５ＣＬＫ後に出力される。これから分かるように、ＲＡＳ活性化命令ＲＡから読出しデータＤＱが出力される時点は一定である。しかし、ポステッドＣＡＳ機能を使用すれば、ＲＡＳ活性化命令ＲＡから読出し命令ＲＤを印加する時点を調節できる。
【００１７】
図２は、本発明の一実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。これを説明すれば、本発明の一実施形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは、一つ以上の命令語入力ピン１１０、命令語入力バッファ１８２，１８４，１８６，１８８、命令語デコーダ１２０、書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０を備える。
【００１８】
命令語入力ピン１１０には外部から命令語信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが印加される。ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）に入力される命令語信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥは各々の命令語入力バッファ１８２，１８４，１８６，１８８でＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）レベルに変換される。命令語デコーダ１２０は命令語入力バッファ１８２，１８４，１８６，１８８を通じて入力される命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＳを受信しかつデコーディングして、命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥに対応するデコーディングされた命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴＥを出力する。
【００１９】
書込み命令語レイテンシ制御部１４０は命令語デコーダ１２０から出力されるデコーディングされた命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴＥのうち書込み命令語ＰＷＲＩＴＥを受信し、所定のレイテンシ制御信号に応答して、書込み命令語ＰＷＲＩＴＥを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して書込み命令語ＰＷＡ（書込み命令語ＰＷＲＩＴＥと区別するため、以下、遅延書込み命令語ＰＷＡという）として出力する。
【００２０】
書込み命令語レイテンシ制御部１４０を具体的に調べてみれば、書込み命令語レイテンシ制御部１４０は第１、第２書込み遅延素子１４２，１４４及び第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４を含む。第１および第２書込み遅延素子１４２，１４４は各々、入力される信号をクロック信号の１サイクル１ＣＬＫだけ遅延させて出力する遅延素子である。そして、第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４は入力される制御信号に応答してゲートされる。第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列接続された構造である。すなわち、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのソース、ＰＭＯＳトランジスタのソースとＮＭＯＳトランジスタのドレインとが相互接続される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートには制御信号及びその反転信号、または制御信号の反転信号及びその制御信号が各々入力される。
【００２１】
第１書込み伝送ゲートＴＧＷ１のＮＭＯＳトランジスタには第１制御信号ＰＲＣＤ０が入力され、第１書込み伝送ゲートＴＧＷ１のＰＭＯＳトランジスタには第１制御信号ＰＲＣＤ０の反転信号（インバータＩＶＷ１の出力）が入力される。したがって、第１書込み伝送ゲートＴＧＷ１は第１制御信号ＰＲＣＤ０が'ハイレベル'に活性化されればターンオンされ、第１制御信号ＰＲＣＤ０が'ローレベル'に非活性化されれば、ターンオフされる。第１伝送ゲートＴＧＷ１がターンオンされれば、書込み命令語ＰＷＲＩＴＥが直ちに遅延書込み命令語ＰＷＡに出力される。
【００２２】
第２書込み伝送ゲートＴＧＷ２のＮＭＯＳトランジスタには第２制御信号ＰＲＣＤ１が入力され、第２書込み伝送ゲートＴＧＷ２のＰＭＯＳトランジスタには第２制御信号ＰＲＣＤ１の反転信号（インバータＩＶＷ２の出力）が入力される。したがって、第２書込み伝送ゲートＴＧＷ２は第２制御信号ＰＲＣＤ１が'ハイレベル'に活性化されればターンオンされ、第２制御信号ＰＲＣＤ１が'ローレベル'に非活性化されれば、ターンオフされる。第２書込み伝送ゲートＴＧＷ２がターンオンされれば、第１書込み遅延素子１４２の出力信号（第１予備書込み命令語）ＰＲＥＷ１が遅延書込み命令語ＰＷＡに出力される。第３書込み伝送ゲートＴＧＷ３のＮＭＯＳトランジスタには第３制御信号ＰＲＣＤ２が入力され、第３書込み伝送ゲートＴＧＷ３のＰＭＯＳトランジスタには第３制御信号ＰＲＣＤ２の反転信号（インバータＩＶＷ３の出力）が入力される。したがって、第３書込み伝送ゲートＴＧＷ３は第３制御信号ＰＲＣＤ２が'ハイレベル'に活性化されればターンオンされ、第３制御信号ＰＲＣＤ２が'ローレベル'に非活性化されれば、ターンオフされる。第３書込み伝送ゲートＴＧＷ３がターンオンされれば、第２書込み遅延素子１４４の出力信号（第２予備書込み命令語）ＰＲＥＷ２が遅延書込み命令語ＰＷＡに出力される。
【００２３】
第４書込み伝送ゲートＴＧＷ４のＰＭＯＳトランジスタには第１制御信号ＰＲＣＤ０が入力され、第４書込み伝送ゲートＴＧＷ４のＮＭＯＳトランジスタには第１制御信号ＰＲＣＤ０の反転信号（インバータＩＶＷ４の出力）が入力される。したがって、第４書込み伝送ゲートＴＧＷ４は第１制御信号ＰＲＣＤ０が'ハイレベル'に活性化されればターンオフされ、第１制御信号ＰＲＣＤ０が'ローレベル'に非活性化されればターンオンされる。第４書込み伝送ゲートＴＧＷ４がターンオンされれば、書込み命令語ＰＷＲＩＴＥが第１書込み遅延素子１４２に入力される。
【００２４】
追加的なＣＡＳレイテンシは同期式ＤＲＡＭ内のＥＭＲＳに貯蔵される情報ビットによって設定される。例えば、同期式ＤＲＡＭのＥＭＲＳ命令入力時に所定のアドレス信号に印加される値がＥＭＲＳに貯蔵されて追加的なＣＡＳレイテンシ値が決定される。そして、決定された追加的なＣＡＳレイテンシの値によって、これを制御するためのレイテンシ制御信号が活性化される。第１ないし第３制御信号がレイテンシ制御信号であって、ＥＭＲＳに設定された追加的なＣＡＳレイテンシの値により、第１ないし第３制御信号のうち該当する一つの制御信号だけが'ハイレベル'に活性化され、残りは非活性化される。
【００２５】
遅延書込み命令語ＰＷＡは本発明のポステッドＣＡＳ機能を有するＳＤＲＡＭのデータ書込み動作過程を制御する書込み動作のマスタ信号であって、ポステッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおける書込み命令語に該当する信号である。したがって、一般のＳＤＲＡＭにおいて書込み命令語ＰＷＲＩＴＥが用いられる所に遅延書込み命令語ＰＷＡを使用することにより、本発明によるポステッドＣＡＳ機能を有するＳＤＲＡＭの書込み動作過程は一般のＳＤＲＡＭの書込み動作過程と内部的に同一になる。
【００２６】
読出し命令語レイテンシ制御部１６０は命令語デコーダ１２０から出力されるデコーディングされた命令語のうち読出し命令語ＰＲＥＡＤを受信し、レイテンシ制御信号に応答して、読出し命令語ＰＲＥＡＤを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して読出し命令語ＰＣＡ（読出し命令語ＰＲＥＡＤと区別するため、以下、遅延読出し命令語ＰＣＡという）として出力する。
【００２７】
読出し命令語レイテンシ制御部１６０の構成は書込み命令語レイテンシ制御部１４０のそれと同一である。但し、読出し命令語レイテンシ制御部１６０に入出力される信号が読出し命令語ＰＲＥＡＤ及び遅延読出し命令語ＰＣＡであるという点で書込み命令語レイテンシ制御部１４０と違いがある。
【００２８】
読出し命令語レイテンシ制御部１６０を具体的に調べてみれば、読出し命令語レイテンシ制御部１６０は第１、第２読出し遅延素子１６２，１６４及び第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４を含む。第１および第２読出し遅延素子１６２，１６４は第１および第２書込み遅延素子１４２，１４４と同様に、入力される信号を各々、クロック信号の１サイクル１ＣＬＫだけ遅延させて出力する遅延素子である。第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４の構造は各々第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一である。
【００２９】
さらに、第１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４に入力される各々の制御信号も第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４に入力される各々の制御信号と同一である。したがって、第１制御信号ＰＲＣＤ０が活性化されれば、第１読出し伝送ゲートＴＧＲ１がターンオンされ、読出し命令語ＰＲＥＡＤが直ちに遅延読出し命令語ＰＣＡに出力される。このとき、第４読出し伝送ゲートＴＧＲ４はターンオフされて、第１読出し遅延素子１６２には読出し命令語ＰＲＥＡＤが伝達されない。
【００３０】
第２制御信号ＰＲＣＤ１が活性化されれば、第１制御信号ＰＲＣＤ０は非活性状態であるため、第４読出し伝送ゲートＴＧＲ４がターンオンされて、第１読出し遅延素子１６２に読出し命令語ＰＲＥＡＤが伝達される。また、第２読出し伝送ゲートＴＧＲ２がターンオンされて、第１読出し遅延素子１６２の出力信号（第１予備読出し命令語）ＰＲＥＲ１が遅延読出し命令語ＰＣＡに出力される。
【００３１】
第３制御信号ＰＲＣＤ２が活性化されれば、第２読出し遅延素子１６４の出力信号（第２予備読出し命令語）ＰＲＥＲ２が遅延読出し命令語ＰＣＡに出力される。
【００３２】
遅延読出し命令語ＰＣＡは本発明のＳＤＲＡＭのデータ読出し動作過程を制御する読出し動作のマスタ信号であって、ポステッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおける読出し命令語に該当する信号である。したがって、一般的なＳＤＲＡＭにおいて読出し命令語ＰＲＥＡＤが用いられる所に遅延読出し命令語ＰＣＡを使用することにより、本発明によるポステッドＣＡＳ機能を有するＳＤＲＡＭの読出し動作過程は一般のＳＤＲＡＭの読出し動作過程と内部的に同一になる。
【００３３】
図３は、本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。これを説明すれば、本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは一つ以上のアドレス入力ピン２１０、アドレス入力バッファ２００、ロウアドレス決定部２４２、カラムアドレス決定部２４４、カラムアドレスレイテンシ制御部２２０を備える。
【００３４】
アドレス入力ピン２１０には外部からアドレス信号ＡＤＤＲが印加される。アドレス入力バッファ２００はアドレス入力ピン２１０を通じて入力されるＴＴＬレベルであるアドレス信号ＡＤＤＲをＣＭＯＳレベルに変換する。
【００３５】
ロウアドレス決定部２４２は受信されるアドレス信号ＡＤＤＲがロウアドレス信号であれば、これをロウアドレス経路に出力する。同様に、カラムアドレス決定部２４４は受信されるアドレス信号がカラムアドレスであれば、これをカラムアドレス経路に出力する。ロウアドレス信号ＲＡＤＤＲはロウアドレス経路に沿って、ロウアドレスデコーダ（図示せず）に入力される。カラムアドレス信号ＣＡＤＤＲはカラムアドレス経路に沿って最終的にはカラムアドレスデコーダ（図示せず）に入力される。
【００３６】
ところで、本発明の他の実施の形態による同期式ＤＲＡＭはカラムアドレス経路上に、すなわち、カラムアドレス決定部２４４の出力後、カラムアドレスデコーダ（図示せず）の前方にカラムアドレスレイテンシ制御部２２０を備える。
【００３７】
カラムアドレスレイテンシ制御部２２０はカラムアドレス決定部２４４から出力されるカラムアドレス信号ＣＡＤＤＲを受信して、レイテンシ制御信号に応答して、カラムアドレス信号ＣＡＤＤＲを、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択してカラムアドレス信号ＰＣＡＤＤＲ（カラムアドレス信号ＣＡＤＤＲと区別するため、以下、遅延カラムアドレス信号ＰＣＡＤＤＲという）として出力する。
【００３８】
カラムアドレスレイテンシ制御部２２０の構成も書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０のそれと同一である。但し、カラムアドレスレイテンシ制御部２２０に入出力される信号がカラムアドレス信号ＣＡＤＤＲ及び遅延カラムアドレス信号ＰＣＡＤＤＲであるという点で書込み命令語レイテンシ制御部１４０及び読出し命令語レイテンシ制御部１６０と違いがある。
【００３９】
カラムアドレスレイテンシ制御部２２０を具体的に調べてみれば、カラムアドレスレイテンシ制御部２２０は第１、第２カラムアドレス遅延素子２２２，２２４及び第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜ＴＧＡ４を含む。第１および第２カラムアドレス遅延素子２２２，２２４の機能は第１および第２書込み遅延素子１４２，１４４の機能と同一である。また、第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜ＴＧＡ４は第１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一の構造及び機能を有する。このため、ここでは、カラムアドレスレイテンシ制御部２２０の構成及び機能に対する詳細な説明は省略する。
【００４０】
遅延カラムアドレス信号ＰＣＡＤＤＲはカラムアドレスデコーダ（図示せず）でデコーディングされて、データが書込みまたは読み出されるメモリセルのカラムを選ぶ。
【００４１】
カラムアドレスレイテンシ制御部２２０は、図３の位置ではなく、カラムアドレス信号を受信する他の回路部に含まれうる。図３では、アドレス入力バッファ２００後にロウアドレス信号であるか、それともカラムアドレス信号であるかが決定される。しかし、ロウアドレスバッファ及びカラムアドレスバッファが別々に具備される場合もある。この場合、カラムアドレスレイテンシ制御部２２０はカラムアドレスバッファに含まれうる。カラムアドレスデコーダがメインデコーダ及びプリデコーダに分けられれば、カラムアドレスレイテンシ制御部２２０はカラムアドレスメインデコーダまたはカラムアドレスプリデコーダ内に具現できる。
【００４２】
前述した本発明の実施の形態では、各レイテンシ制御部１４０，１６０，２２０が２つの遅延素子を備える。したがって、設定可能な追加的なＣＡＳレイテンシの範囲が２ＣＬＫまでである。しかし、遅延素子の数は変更でき、これにより、設定可能な追加的なＣＡＳレイテンシの値の範囲も調節できる。
【００４３】
また、上記の実施の形態は単なる例示的なものに過ぎず、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施の形態が可能であるということは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００４４】
【発明の効果】
本発明によって、同期式ＤＲＡＭを使用する外部コントローラやユーザはＲＡＳ活性化命令後にＣＡＳ命令を印加するタイミングを調節できる。したがって、同期式ＤＲＡＭと同期式ＤＲＡＭを使用する外部コントローラとの間のバス使用の効率が高まる。そして、本発明の同期式ＤＲＡＭはＪＥＤＥＣのポステッドＣＡＳ機能に対する要求事項を満足する。
【図面の簡単な説明】
【図１】同期式ＤＲＡＭのポステッドＣＡＳ機能を説明するための図である。
【図２】本発明の一実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。
【図３】本発明の他の実施の形態によるポステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図である。
【符号の説明】
１１０ 命令語入力ピン
１２０ 命令語デコーダ
１４０ 書込み命令語レイテンシ制御部
１６０ 読出し命令語レイテンシ制御部
Claims (10)
- クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、
外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、
前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、
書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部とを備え、
前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、
この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語が得られるように前記書込み命令語のタイミングが制御され、
前記書込み命令語の追加的なレイテンシの制御部は、
前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、
前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、
前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、
前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、
前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを備える
ことを特徴とするポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記書込み命令語の追加的なレイテンシの制御部は、
前記第１制御信号に応答して、前記書込み命令語を前記第１書込み遅延素子の入力信号として出力する第４書込み伝送ゲートをさらに備えることを特徴とする請求項１に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、
外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、
前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、
読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、
前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、
この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記読出し命令語が得られるように前記読出し命令語のタイミングが制御され、
前記読出し命令語の追加的なレイテンシの制御部は
前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、
前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、
前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、
前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、
前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを備える
ことを特徴とするポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記読出し命令語の追加的なレイテンシの制御部は、
前記第１制御信号に応答して、前記読出し命令語を前記第１読出し遅延素子の入力信号として出力する第４読出し伝送ゲートをさらに備えることを特徴とする請求項３に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、
外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、
前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、
書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、
読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部とを備え、
前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、
この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語または前記読出し命令語が得られるように前記書込み命令語または前記読出し命令語のタイミングが制御され、
前記書込み命令語の追加的なレイテンシの制御部は、
前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、
前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、
前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、
前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、
前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、
前記読出し命令語の追加的なレイテンシの制御部は、
前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、
前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、
前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、
前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、
前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含む
ことを特徴とするポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記書込み命令語の追加的なレイテンシの制御部は前記第１制御信号に応答して、前記書込み命令語を前記第１書込み遅延素子の入力信号として出力する第４書込み伝送ゲートをさらに含み、
前記読出し命令語の追加的なレイテンシの制御部は前記第１制御信号に応答して、前記読出し命令語を前記第１読出し遅延素子の入力信号として出力する第４読出し伝送ゲートをさらに含むことを特徴とする請求項５に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - クロック信号に同期して動作し、ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に読出し又は書込み命令が入力される必要のある同期式半導体メモリ装置において、
外部から印加される命令語信号を受信する一つ以上の命令語入力ピンと、
外部から印加されるアドレス信号を受信する一つ以上のアドレス入力ピンと、
前記命令語信号を受信して、前記命令語信号に対応するデコーディングされた命令語を出力する命令語デコーダと、
書込み命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて書込み命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち書込み命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記書込み命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する書込み命令語の追加的なレイテンシの制御部と、
読出し命令語を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されて読出し命令語の伝送を制御する伝送ゲートとからなり、前記命令語デコーダから出力される前記デコーディングされた命令語のうち読出し命令語を受信し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記読出し命令語を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力する読出し命令語の追加的なレイテンシの制御部と、
前記アドレス信号を受信して、前記アドレス信号がカラムアドレス信号であれば、前記アドレス信号をカラムアドレス信号としてカラムアドレス経路に出力するカラムアドレス決定部と、
カラムアドレス信号を遅延させる遅延素子と、追加的なレイテンシを制御する第１制御信号、第２制御信号、第３制御信号により制御されてカラムアドレス信号の伝送を制御する伝送ゲートとからなり、前記カラムアドレス経路上に位置し、前記第１制御信号、第２制御信号、第３制御信号に応じて、前記カラムアドレス信号を、遅延なし、１クロック遅延、２クロック遅延のいずれかを選択して出力するカラムアドレスの追加的なレイテンシの制御部とを備え、
前記第１制御信号、第２制御信号、第３制御信号は拡張モードレジスタセットの設定値に応答して活性化され、
この第１、第２、第３制御信号によって制御される前記制御部により、前記ロウアドレスストローブ活性命令の入力後、ｔＲＣＤ時間後に前記書込み命令語、前記読出し命令語または前記カラムアドレス信号が得られるように前記書込み命令語、前記読出し命令語または前記カラムアドレス信号のタイミングが制御され、
前記書込み命令語の追加的なレイテンシの制御部は、
前記書込み命令語を１クロック遅延させて第１予備書込み命令語を出力する第１書込み遅延素子と、
前記第１予備書込み命令語を１クロック遅延させて第２予備書込み命令語を出力する第２書込み遅延素子と、
前記第１制御信号に応答して、前記書込み命令語を遅延なしに出力に伝送する第１書込み伝送ゲートと、
前記第２制御信号に応答して、前記第１予備書込み命令語を出力に伝送する第２書込み伝送ゲートと、
前記第３制御信号に応答して、前記第２予備書込み命令語を出力に伝送する第３書込み伝送ゲートとを含み、
前記読出し命令語の追加的なレイテンシの制御部は、
前記読出し命令語を１クロック遅延させて第１予備読出し命令語を出力する第１読出し遅延素子と、
前記第１予備読出し命令語を１クロック遅延させて第２予備読出し命令語を出力する第２読出し遅延素子と、
前記第１制御信号に応答して、前記読出し命令語を遅延なしに出力に伝送する第１読出し伝送ゲートと、
前記第２制御信号に応答して、前記第１予備読出し命令語を出力に伝送する第２読出し伝送ゲートと、
前記第３制御信号に応答して、前記第２予備読出し命令語を出力に伝送する第３読出し伝送ゲートとを含み、
前記カラムアドレスの追加的なレイテンシの制御部は、
前記カラムアドレス信号を１クロック遅延させて第１予備カラムアドレス信号を出力する第１カラムアドレス遅延素子と、
前記第１予備カラムアドレス信号を１クロック遅延させて第２予備カラムアドレス信号を出力する第２カラムアドレス遅延素子と、
前記第１制御信号に応答して、前記カラムアドレス信号を遅延なしに出力に伝送する第１カラムアドレス伝送ゲートと、
前記第２制御信号に応答して、前記第１予備カラムアドレス信号を出力に伝送する第２カラムアドレス伝送ゲートと、
前記第３制御信号に応答して、前記第２予備カラムアドレス信号を出力に伝送する第３カラムアドレス伝送ゲートとを含む
ことを特徴とするポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記書込み命令語の追加的なレイテンシの制御部は前記第１制御信号に応答して、前記書込み命令語を前記第１書込み遅延素子の入力信号として出力する第４書込み伝送ゲートをさらに含み、
前記読出し命令語の追加的なレイテンシの制御部は前記第１制御信号に応答して、前記読出し命令語を前記第１読出し遅延素子の入力信号として出力する第４読出し伝送ゲートをさらに含み、
前記カラムアドレスの追加的なレイテンシの制御部は前記第１制御信号に応答して、前記カラムアドレス信号を前記第１カラムアドレス遅延素子の入力信号として出力する第４カラムアドレス伝送ゲートをさらに備えることを特徴とする請求項７に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記ポステッドＣＡＳ機能を有する同期式半導体メモリ装置は前記カラムアドレス信号のレベルを変換するカラムアドレスバッファをさらに備え、
前記カラムアドレスの追加的なレイテンシの制御部は前記カラムアドレスバッファ内に含まれることを特徴とする請求項７に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 前記ポステッドＣＡＳ機能を有する同期式半導体メモリ装置は前記カラムアドレス信号をデコーディングするカラムアドレスデコーダをさらに備え、
前記カラムアドレスの追加的なレイテンシの制御部は前記カラムアドレスデコーダ内に含まれることを特徴とする請求項７に記載のポステッドＣＡＳ機能を有する同期式半導体メモリ装置。
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