DE102004063531B4

DE102004063531B4 - Halbleiter-Speicherbauelement, System mit Halbleiter-Speicherbauelement, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements

Info

Publication number: DE102004063531B4
Application number: DE102004063531A
Authority: DE
Inventors: Martin Dr. Brox; Helmut Dr. Fischer
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2011-06-01
Anticipated expiration: 2024-12-31
Also published as: DE102004063531A1; CN1838318A; US7317657B2; TW200623150A; US20060158954A1

Abstract

Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches die Schritte aufweist:
– Auslesen eines in einem Speicher (10) abgespeicherten, eine Latenz-Zeit angebenden Daten-Werts (CL);
– Aktivieren einer auf dem Halbleiter-Speicherbauelement (1) zur Unterstützung eines Hochgeschwindigkeits-Betriebs vorgesehenen Einrichtung (11, 12, 13, 14) immer dann, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) grösser oder gleich einem vorbestimmten Schwellwert (CL_activate) ist.

Description

Die Erfindung betrifft ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein Halbleiter-Speicherbauelement, und ein System mit einem Halbleiter-Speicherbauelement.
Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z. B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z. B. eines Read/Write-Signals) an einen Schreib-/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren, und bei sog.
DRAMs (DRAN = Dynamic Random Access Memory) i. A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh” durchgeführt werden.
Aus technologischen Gründen sind bei Speicher-, insbesondere DRAN-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet.
Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip”) – statt eines einzelnen Arrays – mehrere, z. B. vier – im wesentlichen rechteckförmige – (Sub-)Arrays vorgesehen sein (sog. „memory banks”).
Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Sub-Array („memory bank”) zugeordnete – (und durch die Zeilen-Adresse („Row-Address”) definierte) Wortleitung aktiviert.
Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-)Befehl) veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address”) dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.
Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Sub-Array („memory bank”) auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
Um ein fehlerfreies Arbeiten des DRAM-Bauelements zu gewährleisten, müssen bestimmte Zeit-Bedingungen eingehalten werden.
Beispielsweise muß zwischen dem Wortleitungs-Aktivier-Befehl (ACT-Befehl) und einem entsprechenden Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl) ein bestimmter zeitlicher Abstand tRCD liegen. Diese Verzögerung ergibt sich z. B. aus der Zeit, die die Leseverstärker („sense amplifier”) zur Verstärkung der von den durch die Wortleitung angesprochenen Speicherzellen gelieferten Daten benötigen.
Auf ähnliche Weise muss z. B. auch zwischen dem Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl), und dem Ausgeben (bzw. Eingeben) der Daten an entsprechenden Daten-Anschlüssen des DRAM-Bauelements ein bestimmter zeitlicher Abstand liegen (sog. CAS-Latenz, bzw. Column Adress Strobe-Latenz).
Des weiteren muss entsprechend auch zwischen dem Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl) und einem darauffolgenden Wortleitungs-Deaktivier-Befehl (PRE-Befehl) ein entsprechender zeitlicher Abstand tRP (sog. „row precharge time” – Verzögerung) eingehalten werden.
Die Grösse CL der jeweiligen, o. g. CAS-Latenz (Column Adress Strobe-Latenz)- bzw. ein die Anzahl der zwischen Lese-Befehl und gültiger Daten-Ausgabe vergehenden Takte angebender Wert CL – kann in ein auf dem DRAM-Bauelement vorgesehenes Register programmiert sein (wobei z. B. gelten kann: CL = 2, 3, 4 oder 5, etc.).
Werden bei einem entsprechenden DRAM-Bauelement Schaltungen verwendet, die das Hochfrequenzverhalten verbessern (z. B. entsprechende Duty-Cycle-Korrekturschaltungen (vgl. z. B. IEEE Journal of Solid-State Circuits, Vol. 36, Seiten 784–791, Mai 2001)), kann das entsprechende Bauelement bei höheren Takt-Frequenzen betrieben werden, als im Normalbetrieb („Hochleistungsbetrieb”).
Der im o. g. CAS-Latenz-Register gespeicherte CL-Wert wird dann entsprechend umprogrammiert (sodass im Hochleistungsbetrieb im CAS-Latenz-Register ein entsprechend anderer CL-Wert abgespeichert ist, als im Normalbetrieb).
Allerdings führt die Verwendung der o. g. Duty-Cycle-Korrekturschaltung zu einem entsprechend hohen – durch die Korrekturschaltung hervorgerufenen – zusätzlichen Stromverbrauch. Dies ist bei vielen Anwendungen nicht akzeptabel.
Aus der US 6 385 100 B2 ist bekannt, verschiedene Einrichtungen auf einem Halbleiter in Abhängigkeit von in einem Modus-Register abgespeicherten Werten zu aktivieren/deaktivieren.
In der US 6 483 769 B2 ist ein Verfahren offenbart, bei dem bei einem ersten, gewünschten, in einem CAS-Latenz-Register abgespeicherten Latenz-Zeit-Daten-Wert ein erstes 1 CLK Delay Element aktiviert wird, und bei einem zweiten, in dem CAS-Latenz-Register abgespeicherten Latenz-Zeit-Daten-Wert ein zweites 1 CLK Delay Element.
Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein neuartiges Halbleiter-Speicherbauelement und ein neuartiges System mit Halbleiter-Speicherbauelement zur Verfügung zu stellen.
Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 10 und 11.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Bei der Einrichtung zur Unterstützung eines Speicherbauelement-Hochgeschwindigkeits-Betriebs kann es sich z. B. um eine Duty-Cycle-Korrektur-Schaltung handeln, oder z. B. um eine Spannungs-Regelungs-Schaltung, oder um einen Teil einer Spannungs-Regelungs-Schaltung, oder z. B. um eine Receiver-Schaltung, oder um einen Teil einer Receiver-Schaltung, oder z. B. um eine Ausgangs-Treiber-Schaltung, oder um einen Teil einer Ausgangs-Treiber-Schaltung, etc., etc.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Sub-Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 ein schematisches Timing-Diagramm von beim Lesen bzw. Schreiben von Daten aus dem bzw. in das in 1 gezeigte Halbleiter-Speicherbauelement verwendeten Signalen;
3 eine schematische Darstellung eines Spannungsregelsystems, und einer – abhängig vom CAS-Latenz-Wert – aktivierten, oder deaktivierten, zum Spannungsregelsystem zuschaltbaren Hochgeschwindigkeits-Ergänzungs-Einrichtung;
4 eine schematische Detail-Darstellung einer im in 3 dargestellten Spannungsregelsystem verwendbaren Bufferschaltung;
5 eine schematische Detail-Darstellung eines im in 3 dargestellten Spannungsregelsystem verwendbaren Spannungsreglers;
6 eine schematische Darstellung der Höhe der Ausgangsspannung des in 3 gezeigten Spannungsregelsystems, in Abhängigkeit von der Höhe der Versorgungsspannung, im aktivierten, und im deaktivierten Zustand der zum Spannungsregelsystem zuschaltbaren Hochgeschwindigkeits-Ergänzungs-Einrichtung; und
7 eine schematische Detail-Darstellung einer in der in 3 dargestellten, zum Spannungsregelsystem zuschaltbaren Hochgeschwindigkeits-Ergänzungs-Einrichtung verwendbaren, weiteren, zusätzlichen Bufferschaltung.
In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
Bei dem Halbleiter-Speicherbauelement 1 kann es sich z. B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z. B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein SRAM-Speicherbauelement (SRAM = Static Random Access Memory) oder DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) (z. B. um ein DDR-DRAM (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate)).
Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
Die Adresse kann in mehreren, z. B. zwei aufeinanderfolgenden Schritten eingegeben werden (z. B. zunächst eine Zeilen-Adresse („Row-Address”) – und ggf. Teile einer Spalten-Adresse („Column-Address”) –, und dann die Spalten-Adresse („Column-Address”) (bzw. die übrigen Teile der Spalten-Adresse („Column-Address”)), etc.).
Durch Anlegen eines entsprechenden Steuer-Signals (z. B. eines Read/Write-Signals) kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
Jede Speicherzelle besteht z. B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Sub-Array („memory bank”) 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Sub-Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z. B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z. B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o. g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen-Sub-Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0–3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z. B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
Die o. g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält eine entsprechende Anzahl (hier z. B. zwei) Bits („Sub-Array-Auswahl-Bits”), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Sub-Array 3a, 3b, 3c, 3d anzusprechen.
Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Sub-Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Sub-Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
Die – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller”) kann – wie in 1 beispielhaft dargestellt – als separates, mit dem DRAM-Halbleiter-Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein.
Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z. B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o. g. Speicherzellen-Sub-Arrays 3a, 3b, 3c, 3d (memory banks 0–3).
Um einen Schreib- oder Lesezugriff durchzuführen, wird beim hier gezeigten Ausführungsbeispiel eine bestimmte, feststehende Abfolge von Befehlen durchlaufen:
Und zwar wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – einem bestimmten, durch die o. g. Adresse (insbesondere die o. g. „Sub-Array-Auswahl-Bits”) festgelegten Sub-Array 3a, 3b, 3c, 3d zugeordnete – (und durch die jeweilige Zeilen-Adresse („Row-Address”) definierte) Wortleitung bzw. Zeile von Speicherzellen aktiviert.
Hierzu wird von der Speicherbauelement-Steuereinrichtung 5 über ein entsprechendes Bus-System 4 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Befehls-Signal) gesendet.
Daraufhin wird (entsprechend ähnlich wie bei herkömmlichen DRAM-Speicherbauelementen) veranlaßt, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address”) definierten – Zeile angeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier”) ausgelesen werden.
Als nächstes wird – nach Empfang eines entsprechenden, von der Speicherbauelement-Steuereinrichtung 5 gesendeten – Lese- oder Schreib-Befehls-Signals (Read-(RD-) bzw. Write-(WT-)Befehls-Signal) durch die entsprechende Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address”) dann genau spezifizierten – Daten (z. B. von dem/den entsprechenden Leseverstärker(n)) entsprechend ausgegeben werden (oder in die entsprechende(n) Speicherzelle(n) eingelesen werden).
Die Speicherbauelement-Steuereinrichtung 5 kann dann (entsprechend ähnlich wie bei herkömmlichen DRAM-Speicherbauelementen) die jeweilige – durch das o. g. ACT-Befehls-Signal aktivierte – Wortleitung des entsprechenden Sub-Arrays 3a, 3b, 3c, 3d zunächst im o. g. aktivierten Zustand belassen (d. h. zunächst noch kein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an den entsprechenden Sub-Array 3a, 3b, 3c, 3d senden); dies geschieht erst dann, wenn im entsprechenden Sub-Array 3a, 3b, 3c, 3d ein Zugriff auf eine andere Wortleitung erfolgen soll, als diejenige, die sich (noch) im aktivierten Zustand befindet.
Um ein fehlerfreies Arbeiten des Halbleiter-Speicherbauelements 1 zu gewährleisten, müssen bestimmte Zeit-Bedingungen eingehalten werden.
Beispielsweise muß zwischen dem Wortleitungs-Aktivier-Befehl (ACT-Befehl) und einem entsprechenden Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl) ein bestimmter zeitlicher Abstand tRCD liegen. Diese Verzögerung ergibt sich z. B. aus der Zeit, die die Leseverstärker („sense amplifier”) zur Verstärkung der von den durch die Wortleitung angesprochenen Speicherzellen gelieferten Daten benötigen.
Auf ähnliche Weise muss z. B. auch zwischen dem Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl), und dem Ausgeben (bzw. Eingeben) der Daten an entsprechenden Daten-Anschlüssen des Halbleiter-Speicherbauelement 1 ein bestimmter zeitlicher Abstand liegen (sog. CAS-Latenz, bzw. Column Adress Strobe – Latenz).
Des weiteren muss entsprechend auch zwischen dem Lese-(oder Schreib-)Befehl (RD-(oder WT-)Befehl) und einem darauffolgenden Wortleitungs-Deaktivier-Befehl (PRE-Befehl) ein entsprechender zeitlicher Abstand tRP (sog. „row precharge time” – Verzögerung) eingehalten werden.
Die Grösse CL der jeweiligen CAS-Latenz (Column Adress Strobe-Latenz)- bzw. ein die Anzahl der zwischen Lese-Befehl und gültiger Daten-Ausgabe vergehenden Takte angebender Wert CL – ist in ein auf dem Halbleiter-Speicherbauelement 1 vorgesehenes Register 10 programmiert (wobei z. B. gelten kann: CL = 2, 3, 4 oder 5, etc.).
Zur näheren Veranschaulichung der beim Halbleiter-Speicherbauelement 1 auftretenden CAS-Latenz (hier: bei einem im CAS-Latenz-Register 10 abgespeicherten CAS-Latenz-Wert CL = 3) ist in 2 beispielhaft ein Timing-Diagramm von beim Lesen bzw. Schreiben von Daten aus dem bzw. in das in 1 gezeigte Halbleiter-Speicherbauelement 1 verwendeten Signalen gezeigt (hier: bei einer Burst-Read-Operation, und einer auf die Burst-Read-Operation folgenden Burst-Write-Operation).
Dabei steht „CK” für ein an einem Takt-Anschluss des Halbleiter-Speicherbauelements 1 anliegendes, externes Takt-Signal (und „/CK” für ein an einem inversen Takt-Anschluss des Halbleiter-Speicherbauelements 1 anliegendes, inverses, externes Takt-Signal), „DQ” für an den Daten-Anschlüssen des Halbleiter-Speicherbauelements 1 anliegende Daten-Signale, CMD für an entsprechenden Steuer-Anschlüssen des Halbleiter-Speicherbauelements 1 anliegende Steuer-Signale (z. B. RD bzw. READ, WT bzw. WRITE, etc.), und „DQS” für ein intern im Halbleiter-Speicherbauelement aus dem externen Takt-Signal CK erzeugtes Takt-Signal (und „/DQS” für ein hierzu inverses, internes Takt-Signal).
Wie aus 2 hervorgeht, liegt zwischen einem Lese-Befehl (RD- bzw. READ-Befehl (hier z. B.: ein „READ A”-Befehl)), und dem Ausgeben der entsprechenden Daten an den entsprechenden Daten-Anschlüssen des Halbleiter-Speicherbauelement 1 (hier z. B. der Daten Dout A0, etc.) ein bestimmter – durch den im CAS-Latenz-Register 10 abgespeicherten CAS-Latenz-Wert CL festgelegter (durch die Anzahl an durch das Takt-Signal CK vorgegebenen Takten (hier: CL = 3) definierter) – zeitlicher Abstand.
Wie aus 1 hervorgeht, können in dem Halbleiter-Speicherbauelement 1 optional zusätzlich – gegenüber einer Standard- bzw. Normal-Ausführung für des Halbleiter-Speicherbauelement – eine oder mehrere, das Hochfrequenzverhalten verbessernde Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 etc. vorgesehen sein (z. B. die Hochgeschwindigkeits-Ergänzungs-Einrichtung 11, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 12, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 13, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 14, etc.), oder – insbesondere bei der Standard- bzw. Normal-Ausführung des Halbleiter-Speicherbauelements 1 – keine derartige Ergänzungs-Einrichtung.
Insbesondere dann, wenn beim Halbleiter-Speicherbauelement 1 eine oder mehrere, das Hochfrequenzverhalten verbessernde Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 etc. vorgesehen sind (bzw. alternativ auch dann, wenn keine derartigen Einrichtungen vorgesehen sind), kann das entsprechende Halbleiter-Speicherbauelement 1 bei höheren Takt-Frequenzen f_high betrieben werden, als im Normalbetrieb („Hochleistungsbetrieb”) (insbesondere bei entsprechend höheren Frequenzen f_high des externen und/oder internen Takt-Signals CK, /CK, DQS, /DQS, als für den Normalbetrieb vorgesehen).
Stattdessen kann das Halbleiter-Speicherbauelement 1 alternativ auch dann, wenn ein oder mehrere, das Hochfrequenzverhalten verbessernde Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 etc. vorgesehen sind (und/oder wenn – wie im Normalfall – keine derartigen Einrichtungen vorgesehen sind), mit der für den Normalbetrieb vorgesehenen, relativ geringen Takt-Frequenz f_normal betrieben werden (insbesondere bei der für den Normalbetrieb vorgesehenen Frequenz f_normal des externen und/oder internen Takt-Signals CK, /CK, DQS, /DQS).
Insbesondere dann, wenn das Halbleiter-Speicherbauelement 1 bei – gegenüber dem Normalbetrieb – höheren Takt-Frequenzen f_high betrieben werden soll („Hochleistungsbetrieb”), kann der im CAS-Latenz-Register 10 gespeicherte CL-Wert entsprechend umprogrammiert werden (sodass im Hochleistungsbetrieb im CAS-Latenz-Register ein entsprechend anderer CL-Wert abgespeichert ist, als im Normalbetrieb).
Beispielsweise kann für den Normalbetrieb im CAS-Latenz-Register 10 ein CAS-Latenz-Wert CL von z. B. 2, 3, oder 4 abgespeichert werden, und für den Hochleistungsbetrieb ein CAS-Latenz-Wert CL von z. B. 5.
Wie aus 1 hervorgeht, kann auf dem Halbleiter-Speicherbauelement 1 (oder alternativ z. B. auch auf der (externen) Speicherbauelement-Steuereinrichtung 5 („Controller”)) eine Steuer-Vorrichtung 2 vorgesehen sein, mit der – z. B. beim Hochfahren bzw. Power-Up des Halbleiter-Bauelements 1 (und/oder – auch nach dem Hochfahren – (z. B. in regelmäßigen zeitlichen Abständen)) – der im CAS-Latenz-Register 10 gespeicherte CAS-Latenz-Wert CL ausgelesen, und mit einem vorbestimmten, in der Steuer-Vorrichtung 2 abgespeicherten Hochgeschwindigkeits-Ergänzungs-Einrichtung-Aktivier-CAS-Latenz-Schwellwert CL_activate verglichen wird (hier: z. B. mit einem Schwellwert CL_activate = 4).
Ist der im CAS-Latenz-Register 10 gespeicherte CAS-Latenz-Wert CL grösser als der Hochgeschwindigkeits-Ergänzungs-Einrichtung-Aktivier-CAS-Latenz-Schwellwert CL_activate (z. B. bei CL = 5, und CL_activate = 4) werden – falls vorhanden von der Steuer-Vorrichtung 2 automatisch sämtliche, auf dem Halbleiter-Speicherbauelement 1 vorgesehene Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 (z. B. die Hochgeschwindigkeits-Ergänzungs-Einrichtung 11, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 12, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 13, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 14, etc.) in einen aktiven Zustand gebracht bzw. eingeschaltet, und mit der Stromversorgung verbunden.
Hierzu werden von der Steuer-Vorrichtung 2 entsprechende Aktivier-Signale an entsprechenden – mit den entsprechenden Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 verbundenen – Steuerleitungen 36, 37, 38, 39 angelegt (und die entsprechende Einrichtung 11, 12, 13, 14 in Reaktion hierauf entsprechend in einen aktivierten Zustand gebracht).
Andernfalls – d. h. falls der im CAS-Latenz-Register 10 gespeicherte CAS-Latenz-Wert CL kleiner-gleich dem Hochgeschwindigkeits-Ergänzungs-Einrichtung-Aktivier-CAS-Latenz-Schwellwert CL_activate ist (z. B. bei CL = 2, 3 oder 4, und CL_activate = 4) –, werden – falls vorhanden – von der Steuer-Vorrichtung 2 automatisch sämtliche, auf dem Halbleiter-Speicherbauelement 1 vorgesehene Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 (z. B. die Hochgeschwindigkeits-Ergänzungs-Einrichtung 11, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 12, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 13, und/oder die Hochgeschwindigkeits-Ergänzungs-Einrichtung 14, etc.) in einen inaktiven Zustand gebracht bzw. ausgeschaltet (bzw. in einem derartigen Zustand belassen), und von der Stromversorgung getrennt.
Hierzu können von der Steuer-Vorrichtung 2 an den entsprechenden Steuerleitungen 36, 37, 38, 39 entsprechende Deaktivier-Signale angelegt, und an die entsprechenden Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 weitergeleitet (und die entsprechende Einrichtung 11, 12, 13, 14 in Reaktion hierauf entsprechend in einen deaktivierten Zustand gebracht) werden.
Dadurch kann erreicht werden, dass nur dann, wenn das Halbleiter-Speicherbauelement 1 tatsächlich im Hochleistungsbetrieb betrieben wird, bzw. – insbesondere – der im CAS-Latenz-Register 10 gespeicherte CL-Wert entsprechende Werte aufweist, die Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 aktiviert werden, und zu einem entsprechenden, zusätzlichen – auf die Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 zurückzuführenden – Stromverbrauch führen. Ansonsten werden bzw. bleiben die Hochgeschwindigkeits-Ergänzungs Einrichtungen 11, 12, 13, 14 deaktiviert, wodurch der Stromverbrauch des Halbleiter-Speicherbauelements 1 entsprechend reduziert (insbesondere ein auf die Hochgeschwindigkeits-Ergänzungs-Einrichtungen 11, 12, 13, 14 zurückzuführender Stromverbrauch vermieden) werden kann.
Als Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 und/oder 12 und/oder 13 und/oder 14, etc. kann z. B. verwendet werden:

– eine entsprechende Duty-Cycle-Korrekturschaltung (insbesondere z. B. identisch oder ähnlich wie in IEEE Journal of Solid-State Circuits, Vol. 36, Seiten 784–791, Mai 2001 beschrieben)), und/oder
– entsprechende spezielle, zu einem herkömmlichen, z. B. in 3 gezeigten Spannungsregelsystem 211 zuschaltbare Spannungs-Regelungs-Einrichtungen 233, 234 (z. B. eine Bufferschaltung 233, und eine Referenzsspannungs-Erzeugungseinrichtung 234 (wie im folgenden anhand der 3 bis 7 beispielhaft im Detail erläutert)), und/oder
– entsprechende spezielle Receiver-Schaltungen (bzw. zu herkömmlichen Receiver-Schaltungen zuschaltbare, zu einem verbesserten Receiver-Verhalten führende Einrichtungen), und/oder
– entsprechende spezielle Ausgangstreiber-Schaltungen (bzw. zu herkömmlichen Ausgangstreiber-Schaltungen zuschaltbare, im aktivierten Zustand zu einer höheren Slew-Rate führende Einrichtungen), etc., etc.

In 3 ist eine schematische Darstellung eines herkömmlichen Spannungsregelsystems 211 mit Referenzspannungs-Erzeugungseinrichtung 212 (z. B. einer bandgap-Referenzspannungs-Erzeugungseinrichtung), Bufferschaltung 213, und Spannungsregler 214 (z. B. einem down-converter-Regler) gezeigt.
Wie im folgenden beispielhaft näher erläutert wird, können zu dem Spannungsregelsystem 211 – als Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 fungierend – entsprechende, oben bereits kurz erwähnte Spannungs-Regelungs-Einrichtungen 233, 234 zugeschaltet werden (hier: eine zusätzliche Bufferschaltung 233, und eine weitere Referenzsspannungs-Erzeugungseinrichtung 234 (z. B. eine Spannungs-Nachführ-Referenzspannungs-Erzeugungseinrichtung)).
Wie aus 3 hervorgeht, wird der Referenzspannungs-Erzeugungseinrichtung 212 – z. B. über entsprechende Leitungen 215a, 215b, 216a, 217 – eine von einer externen Spannungsversorgung für das Halbleiter-Speicherbauelement 1 bereitgestellte Versorgungsspannung zugeführt.
Die Versorgungsspannung weist einen – relativ hohen, und ggf. relativ starken Schwankungen unterworfenen – Spannungspegel VDD auf.
Beispielsweise kann die Höhe der Versorgungsspannung zwischen 1,5 V und 2,5 V liegen, z. B. ca. zwischen 1,6 V und 2,0 V betragen (1,8 V ± 0,2 V).
Die Referenzspannungs-Erzeugungseinrichtung 212 erzeugt aus der Versorgungsspannung – z. B. mittels einer oder mehreren Dioden – ein einen konstanten Spannungspegel VBGR aufweisendes Signal.
Das den konstanten Spannungspegel VBGR aufweisende Signal wird – über eine entsprechende Leitung 218 an die o. g. Bufferschaltung 213 weitergeleitet, dort entsprechend (zwischen-)gespeichert, und – in Form entsprechender, ebenfalls einen konstanten Spannungspegel VREF1 aufweisender Signale – weiterverteilt (z. B. – über eine Leitung 219a – an den o. g. Spannungsregler 214, und/oder – z. B. über entsprechende weitere, hier nicht dargestellte Leitungen – an weitere, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen, z. B. weitere Spannungsregler, etc.).
In 4 ist eine schematische Detail-Darstellung einer im in 3 dargestellten Spannungsregelsystem 211 verwendbaren Bufferschaltung 213 gezeigt.
Die Bufferschaltung 213 weist einen Differenzverstärker 220 mit einem Plus-Eingang 221a und einem Minus-Eingang 221b auf, und einen Feldeffekttransistor 222 (hier: ein p-Kanal-MOSFET).
Ein Ausgang des Differenzverstärkers 220 ist über eine Leitung 223 mit einem Gate-Anschluß des Feldeffekttransistors 222 verbunden.
Wie weiter in 4 gezeigt ist, ist die Source des Feldeffekttransistors 222 über eine Leitung 216b (die – gemäß 3 – an die o. g. Leitungen 216a, 217 angeschlossen ist) an die – den o. g., relativ hohen Spannungspegel VDD aufweisende – Versorgungsspannung angeschlossen.
Wie aus 4 hervorgeht, liegt am Minus-Eingang 221b des Differenzverstärkers 220 das o. g., über die Leitung 218 von der Referenzspannungs-Erzeugungseinrichtung 212 zugeführte, den o. g., relativ konstanten Spannungspegel VBGR aufweisende Signal an.
Das am Drain des Feldeffekttransistors 222 ausgegebene, den o. g., relativ konstanten Spannungspegel VREF1 aufweisende Signal wird über eine Leitung 224, und eine mit dieser verbundene Leitung 225 an den Plus-Eingang 221a des Differenzverstärkers 220 rückgekoppelt, und – über die mit der Leitung 224 verbunden Leitung 219a – an den o. g. Spannungsregler 214 weiterverteilt (und/oder – z. B. über entsprechende weitere, hier nicht dargestellte Leitungen – an die o. g. weiteren Spannungsregler, etc.).
In 5 ist eine schematische Detail-Darstellung eines im in 3 dargestellten Spannungsregelsystem 211 verwendbaren Spannungsreglers 214 gezeigt.
Der Spannungsregler 214 weist einen Differenzverstärker 228 mit einem Plus-Eingang 232 und einem Minus-Eingang 231, und einen Feldeffekttransistor 229 (hier: ein p-Kanal-MOSFET) auf.
Ein Ausgang des Differenzverstärkers 228 ist über eine Leitung 229a mit einem Gate-Anschluß des Feldeffekttransistors 229 verbunden.
Wie weiter in 5 gezeigt ist, ist die Source des Feldeffekttransistors 229 über eine Leitung 219b (und – gemäß 3 – die daran angeschlossene Leitung 217) an die – den o. g., relativ hohen Spannungspegel VDD aufweisende – Versorgungsspannung angeschlossen.
Am Plus-Eingang 232 des Differenzverstärkers 228 liegt – wie im folgenden noch genauer erläutert wird – das über die Leitung 219a, und eine mit dieser verbundenen Leitung 227 von der Bufferschaltung 213 zugeführte, den o. g., relativ konstanten Spannungspegel VREF1 aufweisende (Referenz-)Signal an, sowie ggf. zusätzlich ein von der o. g. weiteren – zur o. g. Bufferschaltung 213 parallelgeschalteten – Bufferschaltung 233 zur Verfügung gestelltes (weiteres) (Referenz-)Signal (welches einen – wie im folgenden noch genauer erläutert wird – variablen bzw. ggf. entsprechenden Schwankungen unterworfenen, i. A. relativ hohen Spannungspegel VREF2 aufweist, und welches über eine Leitung 226, und die mit dieser verbundenen Leitung 227 von der weiteren Bufferschaltung 233 an den Spannungsregler 214 weitergeleitet wird).
Die am Drain des Feldeffekttransistors 229 ausgegebene Spannung (VINT) wird bei einer ersten Ausgestaltung des Spannungsreglers 214 direkt an den Differenzverstärker 228 rückgekoppelt; der Drain des Feldeffekttransistors 229 kann hierzu (direkt) über eine Leitung 219c (und eine mit dieser verbundenen, hier nicht dargestellten Leitung) mit dem Minus-Eingang 231 des Differenzverstärkers 228 verbunden sein (die am Minus-Eingang 231 des Differenzverstärkers 228 anliegende, rückgekoppelte Spannung (VINT_FB) ist dann gleich groß, wie die Drain-Spannung (VINT)).
Bei einer zweiten, alternativen Ausgestaltung wird demgegenüber die am Drain des Feldeffekttransistors 229 ausgegebene Spannung (VINT) unter Zwischenschaltung eines Spannungsteilers (hier nicht dargestellt), d. h. auf heruntergeteilte Weise an den Differenzverstärker 228 rückgekoppelt. Hierzu kann der Drain des Feldeffekttransistors 229 über die Leitung 219c (und eine mit dieser verbundenen, hier nicht dargestellten Leitung) an einen ersten Widerstand R₂ (nicht dargestellt) des Spannungsteilers angeschlossen sein, der zum einen (über einen weiteren Spannungsteiler-Widerstand R₁ (ebenfalls nicht dargestellt)) mit der Erde, und zum anderen mit dem Minus-Eingang 231 des Differenzverstärkers 228 verbunden ist (die am Minus-Eingang 231 des Differenzverstärkers 228 anliegende, rückgekoppelte Spannung (VINT_FB) ist dann um einen bestimmten Faktor kleiner, als die Drain-Spannung (VINT)).
Der Differenzverstärker 228 regelt bei der o. g. ersten Ausgestaltung des Spannungsreglers 214 (mit direkter Rückkopplung der Drain-Spannung (VINT)) die am Gate-Anschluß des Feldeffekttransistors 229 anliegende Spannung so, dass die (rückgekoppelte) Drain-Spannung (VINT) gleich groß ist, wie die am Plus-Eingang 232 des Differenzverstärkers 228 anliegende Referenzspannung (d. h. VREF1 (falls VREF1 größer ist, als VREF2), bzw. VREF2 (falls VREF2 größer ist, als VREF1) (s. u.)).
Demgegenüber wird bei der oben erläuterten zweiten, alternativen Ausgestaltung des Spannungsreglers 214 – bei welcher die Drain-Spannung (VINT) nicht direkt, sondern mittels des o. g. Spannungsteilers rückgekoppelt ist – die am Gate-Anschluß des Feldeffekttransistors 229 anliegende Spannung vom Differenzverstärker 228 so geregelt, dass gilt: VINT = VREF × (1 + (R₂/R₁)) (Beziehungsweise genauer, und wie im folgenden noch genauer erläutert wird: VINT = VREF1 × (1 + (R₂/R₁)), falls gilt: VREF1 > VREF2, bzw. VINT = VREF2 × (1 + (R₂/R₁)), falls gilt: VREF2 > VREF1)
Die am Drain des Feldeffekttransistors 229 (d. h. vom Spannungsregler 214) an der Leitung 219c ausgegebene Spannung (VINT) stellt die Ausgangsspannung des Spannungsregelsystems 211 dar.
Durch die o. g. Regelung wird erreicht, dass die Ausgangsspannung (VINT) des Spannungsregelsystems 211 wie z. B. in 6 veranschaulicht ist – im Gegensatz zu der Versorgungsspannung (VDD), die z. T. relativ starken Schwankungen unterworfen sein kann – eine konstante Größe VINTnom aufweist – z. B. 1,5 V (jedoch nur dann, wenn – wie im folgenden noch genauer erläutert wird – die (weitere) Bufferschaltung 233, bzw. die o. g. Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 nicht aktiviert ist (in 6 z. T. gestrichelt dargestellt), oder wenn – bei aktivierter Bufferschaltung 233 bzw. Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 – die Versorgungsspannung (VDD) kleiner ist, als ein vorbestimmter Schwellwert (VDDnom) (wie ebenfalls im folgenden noch genauer erläutert wird)).
Die an der Leitung 219c anliegende Ausgangsspannung VINT kann – ggf. über weitere, hier nicht dargestellte Leitungen – als „interne Versorgungsspannung” an entsprechende, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen weitergeleitet werden (die somit – im Falle einer konstanten, den o. g. Spannungswert VINTnom aufweisenden Ausgangsspannung VINT – mit sehr hoher Verlässlichkeit, und mit nur relativ geringer Verlustleistung, und relativ hohe Lebensdauer betrieben werden können).
Soll – in bestimmten Situationen – die Performance, insbesondere die Schaltgeschwindigkeit der (über z. B. die Leitung 219c) an die Ausgangsspannung VINT angeschlossenen Einrichtungen erhöht werden, kann – obwohl dadurch ggf. die Verlässlichkeit und/oder die Lebensdauer der mit der Ausgangspannung VINT betriebenen Einrichtungen verringert, und/oder deren Verlustleistung erhöht wird – die Höhe der an der Leitung 219c anliegenden Ausgangsspannung VINT, d. h. die Höhe der internen Versorgungsspannung über den o. g. – im Normalbetrieb vorgesehenen, in der jeweiligen Spezifikation festgelegten – Wert („Nominalwert” VINTnom) hinaus erhöht werden.
Diese (weitere, zweite) Betriebsart („Hochleistungsbetrieb”) kann z. B. dann eingesetzt werden, wenn das Halbleiter-Bauelement in High-End Graphik-Systemen verwendet werden soll, z. B. als High-End Graphik-Speicherbauelement, z. B. als Speicherbauelement, insbesondere DRAM-Speicherbauelement für einen hochgetakteten, insbesondere übertakteten Prozessor, insbesondere Graphik-Prozessor.
Für den Normalbetrieb kann – wie bereits oben erläutert – im in 1 gezeigten CAS-Latenz-Register 10 ein CAS-Latenz-Wert CL abgespeichert werden, der kleiner-gleich dem o. g. Hochgeschwindigkeits-Ergänzungs-Einrichtung-Aktivier-CAS-Latenz-Schwellwert CL_activate ist (z. B. CL = 2, 3 oder 4), und für den Hochleistungsbetrieb – wie ebenfalls bereits oben erläutert wurde – ein CAS-Latenz-Wert CL, der grösser als der o. g. Hochgeschwindigkeits-Ergänzungs-Einrichtung-Aktivier-CAS-Latenz-Schwellwert CL_activate ist (z. B CL = 5).
Im „Normalbetrieb” ist – durch das bereits oben erwähnte, von der Steuer-Vorrichtung 2 dann an der Steuerleitung 36 angelegte Deaktivier-Signal – die o. g. weitere Bufferschaltung 233, bzw. die Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 entsprechend deaktiviert (bzw. in einem deaktivierten, stromsparenden, bzw. von der Stromversorgung getrennten Zustand).
Entsprechend wird im „Hochleistungsbetrieb” – durch das ebenfalls bereits oben erwähnte, von der Steuer-Vorrichtung 2 dann an der Steuerleitung 36 angelegte Aktivier-Signal – die o. g. weitere Bufferschaltung 233, bzw. die Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 entsprechend aktiviert (bzw. in einen aktivierten, mit der Stromversorgung verbundenen, zu einem entsprechend höheren Stromverbrauch führenden Zustand) gebracht.
In 7 ist eine schematische Detail-Darstellung einer bei der zum Spannungsregelsystem 211 zuschaltbaren Hochgeschwindigkeits-Ergänzungs-Einrichtung 11 als weitere, zusätzliche Bufferschaltung 233 verwendbaren Bufferschaltung gezeigt (die, wie erläutert, über die Leitung 36 an die Steuer-Vorrichtung 2 angeschlossen ist).
Die Bufferschaltung 233 weist einen Differenzverstärker 120 mit einem Plus-Eingang 121a und einem Minus-Eingang 121b auf, und einen Feldeffekttransistor 122 (hier: ein p-Kanal-MOSFET).
Ein Ausgang des Differenzverstärkers 120 ist über eine Leitung 123 mit einem Gate-Anschluß des Feldeffekttransistors 122 verbunden.
Wie weiter in 7 gezeigt ist, ist die Source des Feldeffekttransistors 122 über eine Leitung 116b (die – gemäß 3 – über eine Leitung 116c, und eine Leitung 115a an die o. g. Leitungen 215a, 216a, 217 angeschlossen ist) an die – den o. g., relativ hohen Spannungspegel VDD aufweisende – Versorgungsspannung angeschlossen.
Wie aus 3 und 7 hervorgeht, liegt am Minus-Eingang 121b des Differenzverstärkers 120 ein – über eine Leitung 118 von der Referenzspannungs-Erzeugungseinrichtung 234 zugeführtes, einen (wie im folgenden noch genauer erläutert wird) variablen bzw. entsprechende Schwankungen aufweisenden Spannungspegel VTRACK aufweisendes Signal an.
Das am Drain des Feldeffekttransistors 122 ausgegebene, den o. g. – ggf. variablen – Spannungspegel VREF2 aufweisende Signal wird über eine Leitung 124, und eine mit dieser verbundenen Leitung 125 an den Plus-Eingang 121a des Differenzverstärkers 120 rückgekoppelt, und an der mit der Leitung 124 verbundenen Leitung 226 ausgegeben.
Mit Hilfe der – weiteren – Bufferschaltung 233 wird – bei einem „aktivierten” Zustand der Bufferschaltung 233 (insbesondere bei einem an der Steuerleitung 36 anliegenden, z. B. „logisch hohen” Aktivier-Signal) – das o. g. – einen variablen Spannungspegel VTRACK aufweisende, und über die Leitung 118 von der Referenzspannungs-Erzeugungseinrichtung 234 an die Bufferschaltung 233 weitergeleitete – Signal (zwischen-)gespeichert, und – in Form entsprechender, einen dem Spannungspegel VTRACK entsprechenden Spannungspegel VREF2 aufweisender, an der Leitung 226 abgreifbarer Signale – an den o. g. Spannungsregler 214 weitergeleitet (und/oder – z. B. über entsprechende weitere, hier nicht dargestellte Leitungen – an die o. g. weiteren Spannungsregler, etc.).
Demgegenüber befindet sich im „deaktivierten” Zustand der Bufferschaltung 233 – d. h. bei einem an der Steuerleitung 36 anliegenden, „logisch niedrigen” Deaktivier-Signal – deren Ausgang (d. h. der Drain des Feldeffekttransistors 122, und damit die Leitung 226) in einem hochohmigen Zustand.
Wie aus 3 hervorgeht, ist die Referenzspannungs-Erzeugungseinrichtung 234 („tracking reference voltage generator”) – über eine Leitung 115b, und die mit dieser verbundenen Leitungen 115a, 215a, 216a, 217 – an die o. g. – den o. g., relativ hohen Spannungspegel VDD aufweisende – Versorgungsspannung angeschlossen.
Die (weitere) Referenzspannungs-Erzeugungseinrichtung 234 erzeugt aus der den Spannungspegel VDD aufweisenden Versorgungsspannung eine – über die Leitung 118 an die Bufferschaltung 233 weitergeleitete – Spannung mit einem Pegel VTRACK, der höher sein kann, als der Pegel VBGR der von der (ersten) Referenzspannungs-Erzeugungseinrichtung 212 erzeugten Spannung VBGR (was dazu führt, dass der Pegel VREF2 der von der (weiteren) Bufferschaltung 233 über die Leitung 226 an den Spannungsregler 214 weitergeleiteten Spannung höher sein kann, als der Pegel VREF1 der von der (ersten) Bufferschaltung 213 über die Leitung 219a an den Spannungsregler 214 weitergeleiteten Spannung).
Beispielsweise kann von der (weiteren) Referenzspannungs-Erzeugungseinrichtung 234 aus der den Spannungspegel VDD aufweisenden Versorgungsspannung eine – über die Leitung 118 an die Bufferschaltung 233 weitergeleitete – Spannung erzeugt werden, die einen Spannungspegel VTRACK aufweist, der proportional ist zum Spannungspegel VDD der Versorgungsspannung.
Vorteilhaft (bzw. bei einem alternativen Ausführungsbeispiel) ist der Pegel VTRACK der von der (weiteren) Referenzspannungs-Erzeugungseinrichtung 234 erzeugten Spannung im wesentlichen gleich groß bzw. nur etwas kleiner, als der Pegel VDD der Versorgungsspannung (z. B. kann gelten VTRACK = 0,5 ... 0,95 × VDD, insbesondere 0,7 ... 0,9 × VDD, etc.).
Beispielsweise kann die (weitere) Referenzspannungs-Erzeugungseinrichtung 234 in Form einer – mehrere, in Reihe geschaltete Widerstände aufweisender – Spannungsteilerschaltung ausgestaltet sein (wobei z. B. ein erster Widerstand über die Leitung 115b an die Versorgungsspannung angeschlossen sein kann, und ein zweiter Widerstand in Reihe zum ersten Widerstand an das Erd-Potential, wobei die von der (weiteren) Referenzspannungs-Erzeugungseinrichtung 234 ausgegebene Spannung zwischen den beiden Widerständen abgegriffen, und über die Leitung 118 an die Bufferschaltung 233 weitergeleitet werden kann).
Die (weitere) Referenzspannungs-Erzeugungseinrichtung 234 (und die – erste – Referenzspannungs-Erzeugungseinrichtung 212) ist (bzw. sind) so ausgestaltet, dass dann, wenn die Versorgungsspannung (VDD) gleich ist, wie der o. g., vorbestimmte Schwellwert (VDDnom), der Pegel VTRACK der von der (weiteren) Referenzspannungs-Erzeugungseinrichtung 234 erzeugten Spannung gleich groß ist, wie der Pegel VBGR der von der (ersten) Referenzspannungs-Erzeugungseinrichtung 212 erzeugten Spannung (vgl. auch 6) – der Pegel VREF1 der von der Bufferschaltung 213 erzeugten Spannung ist dann identisch mit dem Pegel VREF2 der von der Bufferschaltung 233 erzeugten Spannung.
Beim deaktivierten Zustand der (weiteren) Bufferschaltung 233 wird (aufgrund des dann gegeben hochohmigen Zustands des Ausgangs der Bufferschaltung 233, d. h. des an der Leitung 226 anliegenden Signals VREF2) der Zustand des an der Leitung 227 in den Spannungsregler 214 eingegebenen Signals (und damit auch der Zustand des vom Spannungsregler 214 an der Leitung 219c ausgegebenen Signals VINT) ausschließlich von dem an der mit der Leitung 227 verbundenen Leitung 219a anliegenden, von der (ersten) Bufferschaltung 233 ausgegebenen Signal VREF1 bestimmt (wie in 6 – zum Teil gestrichelt – dargestellt ist, ist dann der Pegel des von dem Spannungsregler 214 ausgegebenen Signals VINT – entsprechend wie der Pegel des Signals VREF1 – unabhängig von der momentanen Höhe des Pegels VDD der Versorgungsspannung konstant gleich groß (VINTnom)).
Demgegenüber wird beim aktivierten Zustand der (weiteren) Bufferschaltung 233 (aufgrund der Parallelschaltung der beiden Bufferschaltungen 213 und 233) der Zustand des an der Leitung 227 in den Spannungsregler 214 eingegebenen Signals (und damit auch der Zustand des vom Spannungsregler 214 an der Leitung 219c ausgegebenen Signals VINT) jeweils von demjenigen der an den – miteinander verbundenen, und an die Leitung 227 angeschlossenen – Leitungen 219a, 226 anliegenden Signalen VREF1, VREF2 bestimmt, welches – momentan – einen höheren Pegel aufweist (dadurch ist sichergestellt, dass – wie in 6 mit Hilfe der durchgezogenen Linie veranschaulicht ist – der Pegel des von dem Spannungsregler 214 ausgegebenen Signals VINT nicht unter den Norm- bzw. Nominal-Pegel (VINTnom) absinken kann).
Bezugszeichenliste

1: Halbleiter-Speicherbauelement
2: Steuer-Vorrichtung
3a: Speicherzellen-Matrix
3b: Speicherzellen-Matrix
3c: Speicherzellen-Matrix
3d: Speicherzellen-Matrix
4: Bus-System
5: Speicherbauelement-Steuereinrichtung
10: CAS-Latenz-Register
11: Hochgeschwindigkeits-Ergänzungs-Einrichtung
12: Hochgeschwindigkeits-Ergänzungs-Einrichtung
13: Hochgeschwindigkeits-Ergänzungs-Einrichtung
14: Hochgeschwindigkeits-Ergänzungs-Einrichtung
36: Steuerleitung
37: Steuerleitung
38: Steuerleitung
39: Steuerleitung
115a: Leitung
115b: Leitung
116b: Leitung
116c: Leitung
118: Leitung
120: Differenzverstärker
121a: Plus-Eingang
121b: Plus-Eingang
122: Feldeffekttransistor
123: Leitung
124: Leitung
125: Leitung
211: Spannungsregelsystem
212: Referenzsspannungs-Erzeugungseinrichtung
213: Bufferschaltung
214: Spannungsregler
215a: Leitung
215b: Leitung
216a: Leitung
216b: Leitung
217: Leitung
218: Leitung
219a: Leitung
219b: Leitung
219c: Leitung
220: Differenzverstärker
221a: Plus-Eingang
221b: Plus-Eingang
222: Feldeffekttransistor
223: Leitung
224: Leitung
225: Leitung
226: Leitung
227: Leitung
228: Differenzverstärker
229: Feldeffekttransistor
229a: Leitung
231: Minus-Eingang
232: Plus-Eingang
233: Bufferschaltung
234: Referenzsspannungs-Erzeugungseinrichtung
239: Leitung

Claims

Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches die Schritte aufweist: – Auslesen eines in einem Speicher (10) abgespeicherten, eine Latenz-Zeit angebenden Daten-Werts (CL); – Aktivieren einer auf dem Halbleiter-Speicherbauelement (1) zur Unterstützung eines Hochgeschwindigkeits-Betriebs vorgesehenen Einrichtung (11, 12, 13, 14) immer dann, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) grösser oder gleich einem vorbestimmten Schwellwert (CL_activate) ist.
Verfahren nach Anspruch 1, wobei auf dem Halbleiter-Speicherbauelement (1) zur Unterstützung des Hochgeschwindigkeits-Betriebs mehrere Einrichtungen vorgesehen sind, und das Verfahren den Schritt aufweist: – Aktivieren der Einrichtungen immer dann, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) grösser oder gleich dem vorbestimmten Schwellwert (CL_activate) ist.
Verfahren nach Anspruch 1 oder 2, wobei der Speicher ein Latenz-Zeit-Register (10) ist.
Verfahren nach Anspruch 3, wobei das Latenz-Zeit-Register ein CAS-Latenz-Zeit-Register (10) ist, und der in dem Latenz-Zeit-Register abgespeicherte Daten-Wert ein CAS-Latenz-Zeit-Daten-Wert (CL).
Verfahren nach einem der Ansprüche 1 bis 4, wobei die Einrichtung (11, 12, 13, 14) deaktiviert wird, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) kleiner als der vorbestimmte Schwellwert (CL_activate) ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (11, 12, 13, 14) eine Duty-Cycle-Korrektur-Schaltung ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Einrichtung (11, 12, 13, 14) eine Spannungs-Regelungs-Schaltung (11, 233, 234), oder Teil einer Spannungs-Regelungs-Schaltung (211) ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Einrichtung (11, 12, 13, 14) eine Receiver-Schaltung, oder Teil einer Receiver-Schaltung ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Einrichtung (11, 12, 13, 14) eine Ausgangs-Treiber-Schaltung, oder Teil einer Ausgangs-Treiber-Schaltung ist.
Halbleiter-Speicherbauelement (1), welches aufweist: – einen Speicher (10) zum Abspeichern eines eine Latenz-Zeit angebenden Daten-Werts (CL); und – eine Steuer-Vorrichtung (2) zum Aktivieren einer auf dem Halbleiter-Speicherbauelement (1) zur Unterstützung eines Hochgeschwindigkeits-Betriebs vorgesehenen Einrichtung (11, 12, 13, 14) immer dann, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) grösser oder gleich einem vorbestimmten Schwellwert (CL_activate) ist.
System (1, 5), welches aufweist: – ein Halbleiter-Speicherbauelement (1); – einen Speicher (10) zum Abspeichern eines eine Latenz-Zeit angebenden Daten-Werts (CL); und – eine Steuer-Vorrichtung zum Aktivieren einer auf dem Halbleiter-Speicherbauelement (1) zur Unterstützung eines Hochgeschwindigkeits-Betriebs vorgesehenen Einrichtung (11, 12, 13, 14) immer dann, wenn der im Speicher (10) abgespeicherte Daten-Wert (CL) grösser oder gleich einem vorbestimmten Schwellwert (CL_activate) ist, wobei die Steuer-Vorrichtung extern vom Halbleiter-Speicherbauelement (1) angeordnet ist.