DE102014117963B4 - Wortleitungsaktivierung - Google Patents

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Abstract

Verfahren, welches Folgendes umfasst:Bereitstellen einer Speicheranordnung (11) , welche mehrere Wortleitungen (32) umfasst, undÄndern einer Spannung einer ausgewählten Wortleitung der mehreren Wortleitungen (32) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen, wobei jede Zwischenspannung während einer jeweiligen bestimmten Zeit gehalten wird,wobei eine erste Spannungsdifferenz zwischen der ersten Spannung und einer ersten Zwischenspannung, eine zweite Differenz zwischen aufeinanderfolgenden Zwischenspannungen und eine dritte Spannungsdifferenz zwischen einer letzten Zwischenspannung und der zweiten Spannung gleich sind, undZugreifen auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst, nachdem die zweite Spannung erreicht wurde.

Description

  • Gebiet
  • Die vorliegende Anmeldung betrifft die Aktivierung von Wortleitungen von Speicheranordnungen.
  • Hintergrund
  • Speicheranordnungen umfassen gewöhnlich mehrere Speicherzellen. In manchen Fällen speichert jede Speicherzelle ein Bit. Verschiedene Typen von Speicheranordnungen und entsprechenden Speicherzellen können verwendet werden, beispielsweise SRAM (statischer Direktzugriffsspeicher), Dualport-SRAM, Mehrport-SRAM, DRAM (dynamischer Direktzugriffsspeicher), ein Flash-Speicher, ein resistiver RAM, ein STT-MRAM (magnetoresistiver Spinübertragungsdrehmoment-Direktzugriffsspeicher), PC-RAM (Phasenänderungs-Direktzugriffsspeicher), CB-RAM (leitender überbrückender RAM) oder ROM (Nurlesespeicher). Speicheranordnungen haben in den letzten Jahren wie andere Schaltungsarten eine zunehmende Miniaturisierung durchgemacht. Mit abnehmenden Merkmalsgrößen nimmt infolge zunehmender Variationen bei der Herstellung der Schaltungen jedoch die Variation der Schwellenspannungen zu. Dies kann zu einer verringerten Stabilität (häufig durch einen statischen Rauschspielraum SNM gekennzeichnet) und/oder zu einer verringerten Beschreibbarkeit (häufig durch einen Schreibspielraum WM gekennzeichnet) von Speicherzellen in der Art von SRAM-Zellen führen und die Verwendung solcher Zellen bei niedrigen Spannungen begrenzen. Ferner können hohe Temperaturen, die von einigen Anwendungen in der Art von Automobilanwendungen benötigt werden, einen weiteren negativen Einfluss auf die Stabilität und/oder die Beschreibbarkeit haben. Andererseits ist für einige Anwendungen ein Betrieb bei niedrigen Spannungen und hohen Temperaturen wünschenswert.
  • Aus der US 8 248 851 B1 ist eine Speichervorrichtung bekannt, bei welcher in jeder Speicherzelle zwei Bits gespeichert werden können. Eine Wortleitungsspannung wir schrittweise erhöht, wobei je nach Antwort in jedem Spannungspegel der Wortleitung und anderer gespeicherter Zweibitwert in der Speicherzelle vorliegt.
  • Die US 2005/0 122 811 A1 offenbart eine Speicheranordnung mit Bitleitungsvorladen. Die DE 10 2007 031 411 A1 offenbart ein Verfahren zum Umladen eines Schaltungsteils einer integrierten Schaltung und eine entsprechende integrierte Schaltung.
  • Die US 2009 / 0 034 337 A1 offenbart ein schrittweises Erhöhen einer Wortleitungsspannung, um mehrere Speicherzellen auszulesen.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, Verfahren und Vorrichtungen bereitzustellen, bei denen die oben diskutierten Probleme zumindest teilweise beseitigt oder abgemildert werden.
  • Kurzzusammenfassung
  • Es werden Verfahren nach Anspruch 1 oder 18 sowie Vorrichtungen nach Anspruch 9, 14 oder 19 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen. Die Vorrichtungen können zur Durchführung der Verfahren ausgestaltet sein und können kombiniert werden.
  • Figurenliste
    • 1 ist ein schematisches Blockdiagramm einer Vorrichtung gemäß einer Ausführungsform.
    • 2 ist ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform.
    • 3 zeigt ein Beispiel einer Speicheranordnung, die gemäß Ausführungsformen verwendbar ist.
    • 4 ist ein Diagramm, das Spannungen innerhalb einer Speicheranordnung gemäß einer Ausführungsform zeigt.
    • 5 ist ein Diagramm, das Spannungen innerhalb einer Speicheranordnung gemäß einer weiteren Ausführungsform zeigt.
    • 6 ist ein Diagramm, das Spannungen innerhalb einer Speicheranordnung gemäß einer weiteren Ausführungsform zeigt
    • 7 ist ein Diagramm, das Spannungen innerhalb einer Speicheranordnung gemäß einer Ausführungsform zeigt.
    • 8 zeigt eine Speicheranordnung mit einer Wortleitungstreiberschaltung gemäß einer Ausführungsform.
    • 9 zeigt eine mögliche Implementation einer Einzelheit der Schaltung aus 8.
    • 10 zeigt eine mögliche Implementation einer Speicheranordnung gemäß einer weiteren Ausführungsform.
    • 11 zeigt ein Beispiel für an die Speicheranordnung aus 10 angelegte Steuersignale.
  • Detaillierte Beschreibung
  • In der folgenden detaillierten Beschreibung werden verschiedene Ausführungsformen mit Bezug auf die anliegende Zeichnung beschrieben.
  • Ausführungsformen betreffen eine Aktivierung einer Wortleitung zum Schreiben in eine Speicherschaltung oder zum Lesen aus einer Speicherschaltung. Gemäß Ausführungsformen wird die Spannung rampenförmig stufenweise zwischen einer ersten Spannung und einer zweiten Spannung geändert, beispielsweise über mehrere Zwischenspannungen. Gemäß einer Ausführungsform werden die Zwischenspannungen für jeweilige bestimmte Zeiten gehalten, bevor zur nächsten Zwischenspannung übergegangen wird. Die Zeiten können vorgegeben sein oder auf der Grundlage von Eigenschaften der Speicheranordnung, wie Prozessvariationen, oder auch auf der Grundlage äußerer Eigenschaften in der Art der Temperatur bestimmt werden. Andere Ausführungsformen können andere Techniken verwenden.
  • Im Allgemeinen verwenden viele Typen von Speicheranordnungen Wortleitungen und Bitleitungen für das Zugreifen auf die Speicheranordnung, beispielsweise zum Schreiben in die Speicheranordnung oder zum Lesen aus der Speicheranordnung. Insbesondere kann durch eine Kombination von Wortleitungen und Bitleitungen eine spezifische Speicherzelle aus der Speicheranordnung adressiert werden.
  • Beispielsweise können für einen Schreibvorgang eine Bitleitung oder Bitleitungen, die mit einer Speicherzelle verbunden sind, auf einen zu schreibenden Wert gesetzt werden, und es kann dann eine mit der Speicherzelle verbundene Wortleitung aktiviert werden. Umgekehrt kann zum Lesen einer Speicherzelle eine Wortleitung aktiviert werden und kann der Wert aus der Bitleitung (den Bitleitungen) ausgelesen werden. Bei einigen Typen von Speicherzellen, wie SRAM-Zellen, können Bitleitungen, die nicht für einen Schreibzugriff verwendet werden, auf einen vorgegebenen Wert vorgeladen werden, beispielsweise einen Zwischenwert zwischen einem eine logische Null repräsentierenden Wert und einem eine logische Eins repräsentierenden Wert.
  • Um nun auf die Figuren Bezug zu nehmen, sei bemerkt, dass 1 eine Speichervorrichtung gemäß einer Ausführungsform zeigt. Gemäß der Ausführungsform aus 1 umfasst die Speichervorrichtung aus 1 eine Wortleitungstreiberschaltung 10 und eine Speicheranordnung 11. Weitere Elemente, die in 1 aus Gründen der Klarheit nicht dargestellt sind, können verwendet werden, wie beispielsweise Komponenten, die in herkömmlichen Speichervorrichtungen verwendet werden.
  • Die Speicheranordnung 11 kann mehrere Speicherzellen umfassen, die über mehrere Wortleitungen und mehrere Bitleitungen zugänglich sind. Die Wortleitungstreiberschaltung 10 ist mit den Wortleitungen der Speicherschaltung 11 gekoppelt und steuert eine Spannung an den Wortleitungen. Die Speicheranordnung 11 kann beispielsweise eine SRAM-Speicheranordnung, eine Dualport-SRAM-Speicheranordnung, eine Mehrport-SRAM-Speicheranordnung, eine DRAM-Speicheranordnung, eine Flash-Speicheranordnung, eine resistive RAM-Anordnung, eine STT-MRAM-Anordnung, eine PC-RAM-Anordnung, eine CB-RAM-Anordnung oder eine ROM-Anordnung umfassen, ist jedoch nicht darauf beschränkt.
  • Wie nachfolgend in weiteren Einzelheiten unter Verwendung von Beispielen erklärt wird, ist die Wortleitungstreiberschaltung 10 dafür ausgelegt, eine Spannung an einer zu aktivierenden Wortleitung in mehreren Stufen rampenförmig von einem ersten Wert auf einen zweiten Wert zu ändern, wobei wenigstens eine Zwischenspannung zwischen der ersten Spannung und der zweiten Spannung während einer spezifischen Zeit gehalten wird. Gemäß einigen Ausführungsformen kann die zweite Spannung einem Versorgungsspannungspegel, wie VDD oder VSS, oder einem Spannungspegel von 0 V entsprechen. Im Allgemeinen kann in Fällen, in denen eine Wortleitungsaktivierung für eine bestimmte Speicheranordnung durch Erhöhen der Spannung erfolgt, die zweite Spannung höher als die erste Spannung sein. In anderen Fällen kann eine Logik jedoch so implementiert werden, dass für die Aktivierung eine Spannung auf der Wortleitung verringert wird (beispielsweise von VDD auf 0 V oder auf VSS), wobei in diesem Fall die zweite Spannung kleiner als die erste Spannung sein kann.
  • Eine solche stufenweise Wortleitungsaktivierung kann gemäß verschiedenen Ausführungsformen die Robustheit der Speichervorrichtung beispielsweise gegen Prozessvariationen oder hohe Temperaturen erhöhen.
  • 2 zeigt ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform. Das Verfahren aus 2 kann beispielsweise in der Speichervorrichtung aus 1 oder in Kombination mit beliebigen der später beschriebenen Vorrichtungen oder Techniken implementiert werden. Das Verfahren kann jedoch auch in anderen Speichervorrichtungen implementiert werden.
  • Bei 20 wird eine Spannung auf einer zu aktivierenden Wortleitung zum Beispiel stufenweise auf einen Versorgungsspannungspegel, wie VDD, erhöht. Beispielsweise kann die Erhöhung über einen oder mehrere Zwischenspannungspegel, beispielsweise mehr als einen Zwischenspannungspegel, beispielsweise drei oder mehr Zwischenspannungspegel, ausgeführt werden, wobei jeder Zwischenspannungspegel während einer bestimmten Zeit gehalten wird, bevor die Spannung weiter erhöht wird. Beispiele einer solchen stufenweisen Erhöhung werden später gegeben.
  • Ferner wird bei 21 eine Bitleitung ausgewählt. Beispielsweise kann die Bitleitung im Fall eines Schreibprozesses auf einen Wert gelegt werden, der vor der stufenweisen Erhöhung bei 20 in den Speicher zu schreiben ist. Umgekehrt kann die ausgewählte Bitleitung für einen Lesevorgang nach der stufenweisen Erhöhung bei 20 ausgelesen werden. Zusätzlich kann gemäß einigen Ausführungsformen eine (d.h. eine oder mehrere) Bitleitung vor einer Bitleitungsauswahl (beispielsweise einer Auswahl einer Bitleitung für einen Schreib- oder Lesevorgang) und/oder vor einem Schreib- oder einem Lesevorgang auf einen Spannungspegel vorgeladen werden. Ferner könnte gemäß einigen Ausführungsformen eine (d.h. eine oder mehrere) Bitleitung schwebend gelassen werden, d.h. vor einer Bitleitungsauswahl und/oder vor einem Schreib- oder Lesevorgang nicht mit einer Spannungsversorgung verbunden werden.
  • Optional kann die Spannung der Wortleitung, nachdem die Spannung auf einen Versorgungsspannungspegel erhöht wurde, bis über den Versorgungsspannungspegel erhöht werden, um eine Übersteuerungsspannung anzulegen. Gemäß einigen Ausführungsformen kann ein solches Anlegen einer Übersteuerungsspannung das Schreiben in die Speicheranordnung erleichtern. Durch die stufenweise Erhöhung der Spannung bei 20 wird die Stabilität der beteiligten Speicherzellen nicht beeinträchtigt, insbesondere bei Speicherzellen entlang der aktivierten Wortleitung, in die nicht geschrieben wird, weil diese Speicherzellen gemäß einigen Ausführungsformen eine Bitleitung, die mit ihnen verbunden ist, während der stufenweisen Erhöhung der Spannung bei 20 teilweise entladen können, was zu einer verringerten Spannungsdifferenz zwischen einem internen Knoten dieser Speicherzellen und der Bitleitung führt.
  • Das Verfahren aus 2 gilt für einen Fall, in dem die Spannung zur Wortleitungsaktivierung erhöht wird. Gemäß anderen Ausführungsformen kann ein ähnliches Verfahren auf Ausführungsformen angewendet werden, bei denen die Spannung auf der Wortleitung zu verringern ist. Hier kann die Spannung, statt sie stufenweise zu erhöhen, stufenweise auf einen Nennspannungspegel verringert werden, beispielsweise auf einen niedrigen Versorgungsspannungspegel, wie VSS, oder auf einen anderen festen Pegel, wie 0 V, abhängig von der Implementation. Entsprechend kann die Spannung optional bei 22 dann bis unter diesen Nennspannungspegel verringert werden.
  • Als nächstes werden einige spezifische Beispiele für die stufenweise Erhöhung einer Spannung auf einer Wortleitung gegeben. Wenngleich die Beispiele für das Erhöhen des Spannungspegels gelten, können sie auch entsprechend für das Verringern des Spannungspegels gelten. Ein Beispiel einer Speicheranordnung, die für diese Erklärungen verwendet wird, ist in 3 dargestellt. 3 zeigt eine SRAM-Speicheranordnung mit sechs Speicherzellen 31A - 31F, die in drei Zeilen und zwei Spalten angeordnet sind. Wenngleich eine SRAM-Speicheranordnung als ein Beispiel verwendet wird, ist dies nicht als einschränkend auszulegen und dient lediglich Erläuterungszwecken. Wie mit Bezug auf 1 erklärt, können auch andere Typen von Speicheranordnungen verwendet werden. Ferner wird die Anzahl von sechs Speicherzellen 31 lediglich für eine einfache Darstellung gewählt, um ein der Erläuterung dienendes Beispiel bereitzustellen, und es können, abhängig von der gewünschten Speicherkapazität, auch andere Anzahlen von Speicherzellen verwendet werden. Beispielsweise können Speicheranordnungen mehrere Tausend oder mehrere Millionen Speicherzellen umfassen.
  • Die Speicherzellen 31A und 31B sind mit einer ersten Wortleitung 32A gekoppelt, die Speicherzellen 31C und 31D sind mit einer zweiten Wortleitung 32B gekoppelt, und die Speicherzellen 31E und 31F sind mit einer dritten Wortleitung 32C gekoppelt, wobei diese auch als WL<2>, WL<1> bzw. WL<0> bezeichnet werden können.
  • Die Speicherzellen 31 können beispielsweise als 6T-Speicherzellen („Memcell“; Sechs-Transistor-Speicherzellen) implementiert werden. Es können jedoch auch andere herkömmliche Typen von SRAM-Zellen, wie 4T-Speicherzellen oder andere Typen von Speicherzellen, verwendet werden.
  • Die Speicherzellen 31A, 31C und 31E sind mit Bitleitungen 33A, 33B gekoppelt. In dieser Hinsicht schließen Bezüge auf Speicherzellen, die mit „einer Bitleitung“ gekoppelt sind, auch Speicherzellen ein, die mit zwei Bitleitungen gekoppelt sind, wie im Fall von 3. Die Bitleitungen 33A, 33B sind durch über Kreuz geschaltete Transistoren 34A gekoppelt, wie in 3 dargestellt ist. Gemäß einigen Ausführungsformen kann eine Source-Seite der über Kreuz geschalteten Transistoren 34A mit einer Leistungsversorgung in der Art von VDD oder einer logischen 1 verbunden sein, wie in 3 dargestellt ist. Dies hat die Wirkung, dass, wenn die Bitleitung 33A auf einen Wert zwischen einer logischen 1 und einer logischen 0 entladen wird, die Bitleitung 33B durch die über Kreuz geschalteten Transistoren 34A auf eine logische 1 gezwungen wird und umgekehrt. Gemäß einigen Ausführungsformen kann dies dem Aufrechterhalten einer Ladung einer ersten Bitleitung (in der Art der Bitleitung 33A) eines mit einer ausgewählten Speicherzelle der Speicheranordnung gekoppelten Bitleitungspaars durch negative Rückkopplung einer Spannung auf einer zweiten Bitleitung (in der Art der Bitleitung 33B) des Bitleitungspaars entsprechen. In ähnlicher Weise sind die Speicherzellen 31B, 31D und 31F mit den Bitleitungen 33C und 33D gekoppelt und sind die Bitleitungen 33C und 33D durch über Kreuz geschaltete Transistoren 34B gekoppelt. Die Bitleitungen 33A, 33C werden auch als „BL“-Bitleitungen bezeichnet, und die Bitleitungen 33B, 33D werden als „BLB“-Bitleitungen bezeichnet.
  • Daher kann jede der sechs Speicherzellen 31 aus 3 durch eine zugeordnete Wortleitung und ein zugeordnetes Paar von Bitleitungen identifiziert werden, die durch über Kreuz geschaltete Transistoren gekoppelt sind.
  • In der Situation aus 3 wird angenommen, dass Daten (beispielsweise ein Bit) in die Speicherzelle 31D zu schreiben sind. Um ein solches Schreiben auszuführen, wird die Bitleitung 33C im Allgemeinen auf einen zu schreibenden Wert gelegt und wird die Bitleitung 33D auf den entsprechenden invertierten Wert gelegt. Beispielsweise kann die Bitleitung 33C zum Speichern einer logischen Eins auf ein hohes Potential gelegt werden, das eine logische Eins repräsentiert, und kann die Bitleitung 33D auf ein niedriges Potential gelegt werden, das einer logischen Null entspricht. In diesem Fall können die Bitleitungen 33C und 33D als „ausgewählt“ („select“) bezeichnet werden. Umgekehrt werden die Bitleitungen 33A und 33B auf einen so genannten „halb ausgewählten“ („half-select“) Zustand gelegt, wobei sie beispielsweise auf ein gleiches Potential zwischen dem hohen Potential und dem niedrigen Potential gelegt werden. Anschließend wird die mit der Speicherzelle 31D gekoppelte Wortleitung 32B aktiviert, beispielsweise von einem niedrigen Potential, wie 0 oder VSS, auf ein höheres Potential gelegt, welches beispielsweise einer Versorgungsspannung, wie VDD, entspricht. Durch Aktivieren der Wortleitung 32B wird ein innerer Speicherknoten der Speicherzelle 31D mit den Bitleitungen 33C, 33D verbunden, wodurch die gewünschten Daten in die Speicherzelle 31D geschrieben werden. Die Speicherzelle 31D ist in dem dargestellten Beispiel also „ausgewählt“ (in 3 mit „WRITE“ gekennzeichnet).
  • Gleichzeitig wird die Speicherzelle 31C durch Aktivieren der Wortleitung 32B mit den Bitleitungen 33A, 33B gekoppelt. Weil sich die Bitleitungen 33A, 33B in einem halb ausgewählten Zustand befinden, sollte jedoch keine Änderung eines in der Speicherzelle 31C gespeicherten Werts auftreten. Die Speicherzelle 31C wird auch als „halb-ausgewählt“ (HALF-SELECT), die übrigen Speicherzellen 31A, 31B, 31E und 31F als „nicht-ausgewählt“ (NON-SELECT) bezeichnet.
  • Bei einer herkömmlichen Aktivierung der Wortleitung 32B, beispielsweise einfach durch Schalten der Spannung von 0 V auf VDD, könnte die Aktivierung der Wortleitung jedoch in den internen Knoten der Speicherzelle 31C koppeln, wodurch das „Gleichgewicht umgekippt werden kann“, so dass der Inhalt der Speicherzelle 31C versehentlich geändert werden kann. Eine ähnliche Situation kann auftreten, wenn aus einer Speicherzelle gelesen wird. Zusätzlich kann bei der herkömmlichen Aktivierung der Wortleitung 32B in manchen Fällen eine mit einer Speicherzelle 31C, welche mit der Wortleitung 32B verbunden ist, verbundene Bitleitung nicht schnell genug entladen werden. Dies könnte zu einer Spannungsdifferenz zwischen der Bitleitung und einem internen Knoten dieser Speicherzelle führen, die in manchen Fällen dicht bei einer Spannungsdifferenz von VDD liegt. Eine solche Spannungsdifferenz kann „das Gleichgewicht umkippen“, so dass der Inhalt der Speicherzelle 31C versehentlich geändert werden kann.
  • Der vorstehend beschriebene Betrieb der Speicheranordnung 30 aus 3 mit einer abrupten Wortleitungsaktivierung entspricht im Wesentlichen einem herkömmlichen SRAM-Betrieb und wird nicht in weiteren Einzelheiten beschrieben. Wie bereits erwähnt, können hier beschriebene Techniken in Bezug auf eine stufenweise Aktivierung von Wortleitungen auch auf andere herkömmliche Speicheranordnungen angewendet werden.
  • Gemäß einigen Ausführungsformen kann durch die stufenweise Aktivierung der Wortleitungen, wie vorstehend mit Bezug auf die 1 und 2 erwähnt und wie weiter nachstehend unter Verwendung von Beispielen in weiteren Einzelheiten beschrieben wird, das Risiko eines unbeabsichtigten Änderns des Inhalts einer Speicherzelle, auf die nicht zugegriffen wird, in manchen Fällen verringert oder beseitigt werden.
  • In 4 ist ein Beispiel einer Wortleitungsaktivierung für die als Beispiel dienende Speicheranordnung aus 3 dargestellt, wobei die Speicherzelle 31D für einen Zugriff, beispielsweise ein Schreiben, ausgewählt wird. Das Beispiel aus 3 zeigt einen Schreibvorgang. Eine ähnliche Aktivierung von Wortleitungen kann für Lesevorgänge verwendet werden.
  • In 4 repräsentiert eine Kurve 40 eine stufenweise Wortleitungsaktivierung, beispielsweise der Wortleitung 32B aus 3. Eine solche stufenweise Aktivierung kann beispielsweise durch eine Wortleitungstreiberschaltung in der Art der Wortleitungstreiberschaltung 10 aus 1 gesteuert werden. Eine weitere Ausführungsform einer geeigneten Schaltung wird später mit Bezug auf 8 erklärt. Eine Kurve 41 zeigt eine Spannung über die Zeit an einer Bitleitung in der Art der Bitleitung 33A, und eine Kurve 42 zeigt eine Spannung über die Zeit an einer Bitleitung in der Art der Bitleitung 33B. Eine Kurve 43 zeigt eine Spannung über die Zeit an einer Bitleitung in der Art der Bitleitung 33C, und eine Kurve 44 zeigt eine Spannung über die Zeit für eine Bitleitung in der Art der Bitleitung 33D. Mit anderen Worten gehören die Kurven 43 und 44 zu Bitleitungen einer ausgewählten Speicherzelle, während die Kurven 41 und 42 für eine Bitleitung einer nicht ausgewählten Speicherzelle gelten. Beim dargestellten Beispiel wird zur Aktivierung der Wortleitung die Spannung der Wortleitung beispielsweise von 0 V oder etwa 0 V (oder einer anderen Ausgangsspannung in einem deaktivierten Zustand, wie VSS oder VDD) über drei Zwischenspannungen V1, V2 und V3 auf eine Versorgungsspannung VDD erhöht. Wenngleich in 4 drei Zwischenspannungen dargestellt sind, ist die Anzahl der Zwischenspannungen nicht besonders beschränkt. Mit anderen Worten können mehr oder weniger Stufen als die vier dargestellten Stufen verwendet werden. Beispielsweise können zwischen 1 und 8 Zwischenspannungen oder zwischen 2 und 8 Zwischenspannungen verwendet werden. Die Differenzen zwischen den Zwischenspannungen können gemäß einigen Ausführungsformen gleich sein, so dass jede der Stufen die gleiche „Höhe“ hat. Gemäß anderen Ausführungsformen können verschiedene Stufengrößen (Höhen) für verschiedene Stufen verwendet werden. Nach dem Erreichen jeder Zwischenspannung V1 - V3 wird die Zwischenspannung während einer bestimmten Zeit gehalten. Jede Zwischenspannung kann während der gleichen Zeit oder während unterschiedlichen Zeiten gehalten werden. Die Zeiten können vorgegebene Zeiten sein oder durch eine Vorrichtung in der Art der Wortleitungstreiberschaltung 10 aus 1 bestimmt werden, wobei dies von Umständen in der Art von Prozessvariationen, des Versorgungsspannungspegels und/oder der Temperatur und/oder von anderen Parametern der Speicheranordnung, beispielsweise einer Länge einer Wortleitung der Speicheranordnung, abhängt. Beispielsweise können für höhere Temperaturen längere Zeiten verwendet werden. Gemäß einigen Ausführungsformen können die Zeiten, während derer die Zwischenspannungen gehalten werden, in der Größenordnung von 100 Pikosekunden liegen, abhängig von der verwendeten Technologie und den Anwendungen sind jedoch auch andere Werte möglich.
  • Es sei bemerkt, dass gemäß Ausführungsformen während eines Lesevorgangs die ausgewählte BL/BLB und die halb ausgewählte BL/BLB die gleiche Wellenform haben, wie durch die Kurve 41/42 angegeben ist, weshalb die Daten beispielsweise unter Verwendung eines Leseverstärkers aus irgendwelchen der Bitleitungspaare BL/BLB ausgelesen werden können. Hier darf BL oder BLB nur durch die jeweilige ausgewählte Speicherzelle entladen werden, und die andere jeweilige Bitleitung BLB oder BL kann unter Verwendung beispielsweise der über Kreuz geschalteten Transistoren 34A und 34B aus 3 auf dem hohen Pegel gehalten werden.
  • Wie anhand der Kurve 41 ersichtlich ist, kann die Speicherzelle, verglichen mit einer unmittelbaren Wortleitungsaktivierung auf VDD ohne Zwischenstufen, die durch die Kurve 41 repräsentierte Bitleitung (beispielsweise die Bitleitung 33A aus 3), d.h. eine Bitleitung in Zusammenhang mit einer nicht ausgewählten Speicherzelle, während der Spannungsrampe in einem gewissen Maße entladen, wie durch Δ1, Δ2 und Δ3 in 4 angegeben ist. Dadurch wird eine Spannungsdifferenz zwischen einem internen Speicherknoten der Speicherzelle in der Art der Speicherzelle 31C und der Bitleitung in der Art der Bitleitung 33A verringert, bevor die Wortleitung ihren vollen Pegel, im Beispiel aus 4 VDD, erreicht. Gemäß einigen Ausführungsformen kann dies die vorstehend für herkömmliche Ansätze beschriebenen Kopplungen verringern und dadurch die Stabilität einer Speicherzelle entsprechend einer verringerten Möglichkeit eines unbeabsichtigten Änderns in der Speicherzelle in der Art der Speicherzelle 31C gespeicherter Daten verbessern.
  • Gemäß einigen Ausführungsformen kann eine Steigung der Wortleitungsaktivierung unabhängig für jede der mehreren Spannungsstufen gesteuert werden. Beispielsweise kann eine langsamere Steigung zu Beginn der Wortleitungsaktivierung gewählt werden. Um eine langsamere Steigung zu erhalten, kann beispielsweise eine Zeit verlängert werden, während derer die Spannung gehalten wird, oder kann die Zeit, welche die Spannung benötigt, um beispielsweise die erste Zwischenspannung V1 zu erreichen, verglichen mit späteren Anstiegszeiten verlängert werden. Dies ermöglicht gemäß einigen Ausführungsformen, dass halb ausgewählte Speicherzellen (in der Art der Speicherzelle 31C aus 3) die relevante angeschlossene Bitleitung etwas entladen, wodurch die Stabilität der halb ausgewählten Speicherzelle der Spannungsstufe verbessert wird.
  • Gemäß einigen Ausführungsformen werden die Spannungsstufen durch Schaltelemente, welche einen Spannungsteiler verwenden, oder andere Steuerschaltungen, deren Betrieb nicht auf RC-Zeitkonstanten, d.h. Kombinationen resistiver Elemente und kapazitiver Elemente, beruht, gesteuert.
  • Durch die Verwendung getrennter Spannungsstufen kann gemäß einigen Ausführungsformen eine geringe Abhängigkeit von Herstellungsvariationen oder Temperaturänderungen erreicht werden. Ein spezifisches Beispiel für eine entsprechende Implementation wird nachstehend erklärt. Gemäß einigen Ausführungsformen ermöglicht die stufenweise Wortleitungsaktivierung die Verwendung kleinerer Speicherzellen als andernfalls erforderlich, wodurch eine Flächeneinsparung herbeigeführt werden kann. Beispielsweise kann unter einigen Umständen an Stelle einer Speicherzelle mit 0,300 µm2 in einer 40-nm-Technologie eine Speicherzelle mit 0,250 µm2 verwendet werden, was einer Flächeneinsparung von etwa 20 % entspricht.
  • Auch können gemäß einigen Ausführungsformen durch Anwenden einer stufenweisen Wortleitungsaktivierung herkömmliche Speicherzellen jenseits ihrer qualifizierten Verwendungsbedingungen verwendet werden, beispielsweise bei einer höheren Temperatur als spezifiziert (beispielsweise bei 160 °C statt 120 °C) oder bei niedrigeren Spannungen (beispielsweise bei 0,7 V statt bei 0,8 V), ohne eine neue zweckgebundene Speicherzelle entwickeln zu müssen, welche diese erweiterten Bedingungen erfüllen würde, oder ohne zusätzliche zweckgebundene periphere Speicherschaltungen, manchmal als Hilfsschaltungen bezeichnet, verwenden zu müssen, wobei diese Hilfsschaltungen zu einem zusätzlichen Flächenverbrauch und anderen Nachteilen in der Art eines erhöhten Leistungsverbrauchs führen. Andere Ausführungsformen können andere Vorteile und Wirkungen bereitstellen. Mit anderen Worten können die vorstehenden Wirkungen nur für einige Ausführungsformen gelten, während andere Ausführungsformen keine der vorstehenden Wirkungen zeigen können.
  • 5 zeigt eine Wortleitungsaktivierung gemäß einer weiteren Ausführungsform. Wiederum wird die Speicheranordnung aus 3 als ein Beispiel genommen. Eine Kurve 50 zeigt eine Spannung auf einer Wortleitung, Kurven 51 und 52 zeigen Spannungen auf halb ausgewählten Bitleitungen in der Art der Bitleitungen 33A, 33B aus 3, und Kurven 53 und 54 zeigen Spannungen auf ausgewählten Bitleitungen in der Art der Bitleitungen 33C und 33D aus 3. Die Kurven 51 - 54 entsprechen im Wesentlichen den jeweiligen Kurven 41 - 44 aus 4 und werden nicht wieder detailliert beschrieben. Die Kurve 50 zeigt einen Anstieg der Spannung auf der Wortleitung, beispielsweise der Wortleitung 32B aus 3, auf eine Spannung VDD über drei Zwischenspannungen V1 - V3, ähnlich der Kurve 40 aus 4. Nachdem VDD erreicht wurde, wird gemäß der Ausführungsform aus 5 zusätzlich eine Übersteuerungsspannung VOD angelegt, wobei die Wortleitungsspannung über die Nennspannung VDD hinaus erhöht wird. Beim Beispiel aus 5 liegt die Spannung nach den Spannungsstufen, d.h. VDD, daher zwischen der Übersteuerungsspannung VOD und einer Spannung der Wortleitung zu Beginn der Rampe, beispielsweise 0 V. Gemäß einer solchen Ausführungsform kann die Speicherzelle in einigen Fällen einfacher beschrieben werden, wodurch die Beschreibbarkeit der Speicherzelle (in der Art der Speicherzelle 31D aus 3) verbessert wird. Durch Anwenden der mehreren Spannungsstufen, während die Spannung auf VDD erhöht wird, bevor die Übersteuerungsspannung oberhalb von VDD angelegt wird, werden gemäß Ausführungsformen negative Wirkungen der Übersteuerungsspannung auf die Stabilität der Speicherzellen verringert oder verhindert, die beispielsweise darin bestehen können, dass in Speicherzellen in der Art der Speicherzelle 31C aus 3 nicht geschrieben wird.
  • Es sei bemerkt, dass Variationen und Modifikationen in Bezug auf die vorstehend mit Bezug auf 4 erörterten Spannungsstufen auch für die Ausführungsform aus 5 gelten.
  • 6 zeigt ein Beispiel für Steuersignale gemäß einer Ausführungsform, welches verwendet werden kann, um die Wortleitungsaktivierung aus 5A anzuwenden. Eine entsprechende Implementation für das Anwenden der Wortleitungsspannung auf der Grundlage solcher Steuersignale wird später mit Bezug auf 8 erklärt.
  • Eine Kurve 61 aus 6 entspricht der Kurve 50 aus 5 und zeigt eine Wortleitungsaktivierung über drei Zwischenspannungen nach dem Anlegen einer Übersteuerungsspannung VOD.
  • Eine Kurve 60 zeigt ein Signal WLB, welches die Aktivierung der Wortleitung ermöglicht. Die Signale WLUD<0>, WLUD<1> und WLUD<2>, die in den Kurven 62 - 64 repräsentiert sind, aktivieren die einzelnen Spannungsstufen, beispielsweise durch Schalten eines schaltbaren Spannungsteilers. Die Signale WLOD und WLODB, die in den Kurven 65 und 66 repräsentiert sind, aktivieren die Übersteuerungsspannung VOD. Es ist jedoch zu bemerken, dass die in 6 dargestellten Signale lediglich als ein Beispiel dienen und dass gemäß anderen Ausführungsformen andere Signale verwendet werden können, um eine stufenweise Aktivierung von Wortleitungen bereitzustellen.
  • Eine weitere Ausführungsform der Wortleitungsaktivierung ist in 7 dargestellt. Gemäß der Ausführungsform aus 7 ist die Wortleitungsaktivierung in einer Kurve 70 dargestellt, welche in diesem Fall der Kurve 40 aus 4 entspricht. Gemäß anderen Ausführungsformen kann auch im Fall von 7 eine Übersteuerungsspannung angelegt werden.
  • Die Kurven 71 und 72 entsprechen den Kurven 41 und 42 aus 4 und zeigen Spannungen auf Bitleitungen einer halb ausgewählten Speicherzelle, d.h. einer Speicherzelle, in die nicht geschrieben wird oder aus der nicht gelesen wird, einschließlich einer Entladung einer Bitleitung, wie durch die Kurve 71 dargestellt ist und wie zuvor erklärt wurde. Die Kurven 73 und 74 zeigen jeweils Spannungen auf ausgewählten Bitleitungen in der Art der Bitleitungen 33C und 33D aus 3. Im Gegensatz zu 4 wird gemäß der Ausführungsform aus 7 am Ende der Wortleitungsaktivierung, d.h. wenn die Wortleitungsspannung VDD erreicht hat, eine negative Spannungsstufe VNBL an die ausgewählte Bitleitung angelegt. Dies hat gemäß einigen Ausführungsformen eine ähnliche Wirkung wie das Anlegen einer Übersteuerungsspannung an die Wortleitung. Mit anderen Worten kann gemäß einigen Ausführungsformen der Schreibvorgang der Speicherzelle verbessert werden, weil mit der negativen Spannung VNBL auf der ausgewählten Bitleitung die Spannung des internen Speicherknotens der Speicherzelle leichter überschrieben werden kann. Durch das Anlegen der Spannungsstufen kann jedoch eine Verschlechterung der Stabilität anderer Speicherzellen in der Art der Speicherzelle 31C aus 3 gemäß einigen Ausführungsformen verringert oder verhindert werden.
  • Auch sind mit Bezug auf 7 Modifikationen in Bezug auf die bezüglich 4 erörterte Wortleitungsaktivierung anwendbar. Beispielsweise können mehr Spannungsstufen verwendet werden, kann eine Spannungsdifferenz zwischen den Spannungsstufen auf andere Weise ausgewählt werden oder können die Haltezeiten für die verschiedenen Spannungsstufen abweichen.
  • Als nächstes wird mit Bezug auf 8 eine Implementation einer Wortleitungsspannungssteuerschaltung gemäß einer Ausführungsform in weiteren Einzelheiten erörtert. Andere Implementationen sind auch möglich. Die als Beispiel dienende Implementation kann die als ein Beispiel in 6 dargestellten Steuersignale verwenden, welche gemäß der Ausführungsform aus 8 durch eine Steuereinrichtung 88 erzeugt werden können, es besteht jedoch keine Beschränkung hierauf.
  • Als eine als Beispiel dienende Speicheranordnung wird die Speicheranordnung 30 aus 3 in 8 zu Erläuterungszwecken verwendet. Die Wortleitungsaktivierungsschaltung aus 8 kann jedoch auch für andere Typen von Speicheranordnungen verwendet werden. Die Wortleitungsaktivierungsschaltung aus 8 ist als mit der Wortleitung 32B gekoppelt dargestellt. Ähnliche Schaltungen können mit den anderen Wortleitungen gekoppelt werden, oder eine Schaltung kann für mehrere Wortleitungen verwendet werden und durch eine Multiplexierschaltungsanordnung, Schalter oder dergleichen selektiv mit einer gewünschten Wortleitung gekoppelt werden.
  • Die Wortleitungsaktivierung wird durch ein bei 82 angelegtes Signal WLB ermöglicht. Solange die Wortleitungsaktivierung unterbunden ist, was beim Beispiel aus 8 bedeutet, dass das Signal WLB auf den hohen Pegel gelegt ist, koppelt ein NFET-Transistor 84 die Wortleitung 32B mit einem Referenzpotential in der Art von Masse oder 0 V oder VSS, was in 8 durch ein Dreieck symbolisiert ist. Gleichzeitig ist ein PFET-Transistor 83 zwischen seinem Source- und seinem Drainanschluss nicht leitend. Um eine Wortleitungsaktivierung zu ermöglichen, wird WLB auf den niedrigen Pegel gelegt, wie in 6 beispielhaft dargestellt ist, wodurch der NFET-Transistor 84 nicht leitend gemacht wird und der PFET-Transistor 83 zwischen dem jeweiligen Source- und dem jeweiligen Drainanschluss leitend gemacht wird. Daher wird die Wortleitung 32B, abhängig von den Signalen WLODB und WLOD, welche an Schaltern 81 bzw. 80 wirken, mit VDD (beispielsweise wenn WLODB hoch ist und WLOD niedrig ist) oder mit einer Übersteuerungsspannung VDDOD (wenn WLODB niedrig ist und WLOD hoch ist) gekoppelt. Beispielsweise ist während einer normalen Wortleitungsaktivierung, bis VDD erreicht wird, der Schalter 81 geschlossen und der Schalter 80 geöffnet. Dann kann zum Anlegen einer Übersteuerungsspannung der Schalter 80 geschlossen werden und der Schalter 81 geöffnet werden. Gemäß Ausführungsformen in der Art der Ausführungsformen aus 4, bei denen keine Übersteuerungsspannung angelegt wird, kann der PFET-Transistor 83 direkt mit VDD gekoppelt werden, und die Schalter 80, 81 und die Verbindung zu VDDOD können fortgelassen werden.
  • Mit der Wortleitung 32B ist ein zweiter Teil einer Spannungsteilerschaltung gekoppelt, wovon der PFET-Transistor 83 ein erster Teil ist. Dieser zweite Teil umfasst gemäß der Ausführungsform aus 8 einen ersten Inverter 85A, welcher einen NFET-Transistor 86A steuert, einen zweiten Inverter 85B, welcher einen NFET-Transistor 86B steuert, und einen dritten Inverter 85C, welcher einen NFET-Transistor 86C steuert. Die NFET-Transistoren 86A, 86B und 86C werden durch ihre jeweiligen Inverter 85A, 85B und 85C durch Steuersignale WLUD<0>, WLUD<1> und WLUD<2> aktiviert, um gewünschte Spannungsstufen zu erzeugen, wenn die Wortleitung aktiviert wird. Die Signale WLUD<0> - WLUD<2> werden als jeweilige Eingaben 87A - 87C der Inverter 85A - 85C zugeführt.
  • Die an die Wortleitung 32B angelegte Spannung wird gemäß der Ausführungsform aus 8 durch das Verhältnis zwischen einem vom PFET-Transistor 83 gebildeten Widerstandswert und einem durch die Parallelschaltung der NFET-Transistoren 86A, 86B und 86C gebildeten Widerstandswert bestimmt. Die Größe der Spannungsstufen und der Spannungspegel (beispielsweise V1, V2 und V3 aus 6) kann durch entsprechendes Dimensionieren und Auslegen des Transistors 83 und der Transistoren 86A - 86C ausgewählt werden. Ferner können gemäß Ausführungsformen, bei denen mehr oder weniger Spannungsstufen erwünscht sind, mehr oder weniger Kombinationen von Invertern 85 und NFET-Transistoren 86 bereitgestellt werden. Ferner ist die Implementation aus 8 lediglich ein Beispiel, und es sind auch andere Implementationen möglich. Beispielsweise können Spannungsteiler anders als in 8 dargestellt implementiert werden, beispielsweise unter Verwendung anderer Elemente als von PFET-Transistoren und NFET-Transistoren. Gemäß Ausführungsformen können PFET-Transistoren als PMOS-Transistoren implementiert werden und/oder können NFET-Transistoren als NMOS-Transistoren implementiert werden. Es können jedoch auch andere Transistortypen verwendet werden. Überdies kann in Fällen, in denen zur Wortleitungsaktivierung die Spannung von einem ersten Wert rampenförmig auf einen zweiten niedrigeren Wert verringert wird, die Logik aus 8 umgekehrt werden, beispielsweise durch entsprechendes Austauschen der Leitfähigkeitstypen der Transistoren, beispielsweise PFET-Transistoren und NFET-Transistoren und der Spannungen.
  • Eine Ausführungsform, die so implementiert ist, wie in 8 dargestellt ist, kann dazu dienen, Prozessvariationen zu berücksichtigen. Insbesondere kann die Wortleitungsaktivierungsschaltung aus 8 zusammen mit einer Speicheranordnung in der Art der Speicheranordnung 30 unter Verwendung der gleichen Prozesse implementiert werden, so dass Prozessvariationen, welche die Speicheranordnung 30 beeinflussen, auch die Wortleitungsaktivierungsschaltung beeinflussen. Falls beispielsweise infolge von Prozessvariationen eine zugrunde liegende Herstellungstechnologie zu schwachen NFET-Transistoren und starken PFET-Transistoren übergeht, kann die Stabilität der Speicherzellen 31, beispielsweise von SRAM-Zellen, gemäß Ausführungsformen erhöht werden. Durch die gleichen Prozessvariationen würden die an die Wortleitung angelegten Spannungen, die wie vorstehend erklärt durch die effektiven Widerstandswerte des PFET-Transistors 83 und der NFET-Transistoren 86 bestimmt werden, zu höheren Spannungen verschoben werden. Im entgegengesetzten Fall starker NFETs und schwacher PFETs kann die Speicherzelle weniger stabil sein. Gleichzeitig würden niedrigere Wortleitungsspannungen, die dabei helfen können, die Stabilität aufrechtzuerhalten, durch die Schaltung aus 8 bereitgestellt werden. Daher kann die Implementation aus 8 gemäß einigen Ausführungsformen eine „Verfolgung“ von Prozessvariationen und eine entsprechende Modifikation von Wortleitungsspannungen entsprechend Änderungen der Stabilität von Speicherzellen bieten.
  • Gemäß anderen Ausführungsformen können Spannungspegel als Funktion des Herstellungsprozesses auf andere Arten gesteuert werden. Im Allgemeinen können gemäß Ausführungsformen langsamere Steigungen der stufenweisen Spannungsrampen bereitgestellt werden, wenn ein Herstellungsprozess auf einer „langsamen“ Verarbeitungsflanke ist, beispielsweise auf der Grundlage von Implantationsvariationen, Gateoxidvariationen (dickere Gateoxide) oder Variationen von Längen von Polysiliciumelementen. Überdies können auch die Zeitsteuerung und die Auswahl von Spannungspegeln als Funktion der VDD-Spannung ausgeführt werden, beispielsweise unter Verwendung langsamerer Steigungen (beispielsweise längerer Haltezeiten), wenn die VDD-Spannung niedriger ist. Ferner können auch die Zeitsteuerung und die Auswahl auf der Grundlage der Temperatur gesteuert werden, beispielsweise durch Aktivieren langsamerer Steigungen (d.h. eine effektive langsamere Erhöhung der Spannung, beispielsweise durch Bereitstellen von mehr Spannungsstufen oder durch Bereitstellen von längeren Haltezeiten bei den verschiedenen Spannungsstufen), wenn die Temperatur höher ist.
  • In 9 ist eine als Beispiel dienende Implementation von Invertern 85 (85A, 85B, 85C) aus 8 dargestellt. Beim Beispiel aus 9 können die Inverter 85 durch eine Kombination eines PFET-Transistors 90 und eines NFET-Transistors 91 verwirklicht werden. Beim Beispiel aus 9 wird eine Leistungsversorgung der Inverter 85 mit der Wortleitung WL verbunden, wodurch die NFET-Transistoren 86 nur dann wirksam aktiviert werden, wenn die Wortleitung WL selbst aktiviert wird. Es sind jedoch auch andere Implementationen von Invertern möglich.
  • Gemäß einigen vorstehend beschriebenen Ausführungsformen wird angenommen, dass Bitleitungen für einen Lesevorgang schwebend gelassen werden, d.h. dass es keine Verbindung der Wortleitungen mit einer Leistungsversorgung gibt, abgesehen von einer Verbindung über die Speicherzelle. Ähnlich wird im Fall eines Schreibvorgangs angenommen, dass alle Bitleitungen potentialfrei gelassen werden, abgesehen von jenen, in die geschrieben wird. Gemäß einigen anderen Ausführungsformen können Bitleitungsvorladevorrichtungen verwendet werden, um Bitleitungen einer Speicheranordnung auf gewünschte Pegel vorzuladen. Gemäß einigen Ausführungsformen können solche Bitleitungsvorladevorrichtungen vor dem Einleiten einer Spannungsrampe an einer Wortleitung deaktiviert werden. Gemäß anderen Ausführungsformen können zwei Sätze von Bitleitungsvorladevorrichtungen verwendet werden, nämlich „schwache“ Vorladevorrichtungen, die beispielsweise kleinere Transistoren für die Implementation verwenden, und „starke“ Bitleitungsvorladevorrichtungen, die beispielsweise größere Transistoren für die Implementation verwenden. Gemäß Ausführungsformen können die schwachen Vorladevorrichtungen vor oder während eines Schreib- oder Lesevorgangs verwendet werden, während starke Vorladevorrichtungen am Ende eines Vorgangs in der Art eines Schreibvorgangs oder eines Lesevorgangs verwendet werden können.
  • Gemäß einigen Ausführungsformen können die schwachen Vorladevorrichtungen für jede Bitleitung oder jedes Bitleitungspaar einzeln gesteuert werden, während die starken Vorladevorrichtungen für alle Bitleitungen oder eine Gruppe von Bitleitungen gemäß einigen Ausführungsformen gemeinsam gesteuert werden können.
  • Ein der Erläuterung dienendes Beispiel einer entsprechenden Speicheranordnung 100 ist in 10 dargestellt. Die Speicheranordnung 100 aus 10 beruht auf der Speicheranordnung 30 aus 3, und entsprechende Elemente weisen die gleichen Bezugszahlen wie in 3 auf und werden nicht erneut erörtert. Modifikationen und Variationen, die mit Bezug auf 3 erörtert wurden, gelten auch für die Speicheranordnung 100 aus 10. Die Bitleitungen 33A und 33B sind mit einer „schwachen“ Bitleitungsvorladevorrichtung gekoppelt, welche PFET-Transistoren 101A, 101B umfasst, wie in 10 dargestellt ist. Die Gateanschlüsse der PFET-Transistoren 101A, 101B werden durch ein Signal BLPCHB_S<0> gesteuert. Ebenso sind die Bitleitungen 33C und 33D mit einer schwachen Bitleitungsvorladevorrichtung gekoppelt, welche PFET-Transistoren 101C und 101D umfasst, deren Gateanschlüsse durch ein Signal BLPCHB_S<1> gesteuert werden.
  • Ferner sind die Bitleitungen 33A, 33B mit einer starken Bitleitungsvorladevorrichtung gekoppelt, welche PFET-Transistoren 102A, 102B umfasst, und die Bitleitungen 33C und 33D sind mit einer starken Bitleitungsvorladevorrichtung gekoppelt, welche PFET-Transistoren 102C und 102D umfasst. Gemäß einer Ausführungsform sind die PFET-Transistoren 101 (101A - 101D) kleiner und daher „schwächer“ als die PFET-Transistoren 102 (102A - 102D). Die Begriffe kleiner und größer beziehen sich in dieser Hinsicht auf eine oder mehrere Abmessungen der PFET-Transistoren, insbesondere Abmessungen eines Kanals in der Art einer Breite eines Transistorkanals.
  • Die Gateanschlüsse der PFET-Transistoren 102 werden über eine Zwischenverbindung 103 durch ein Signal BLPCHB_L gesteuert. Mit den schwachen und starken Vorladevorrichtungen können die Bitleitungen beispielsweise auf einen Vorladespannungspegel, wie VDD, vorgeladen werden, durch die dargestellten Schaltungen wird die gleiche Spannung an jede Bitleitung eines Bitleitungspaars (die Bitleitungen 33A und 33B oder Bitleitungen 33C und 33D) angelegt.
  • Es sei bemerkt, dass gemäß anderen Ausführungsformen die dargestellten Vorladevorrichtungen fortgelassen werden können oder dass nur eine einzige Vorladevorrichtung für jedes Bitleitungspaar bereitgestellt werden kann, um die Bitleitungen auf einen Vorladespannungspegel, wie VDD, vorzuladen.
  • 11 zeigt ein Beispiel für Steuersignale für starke und schwache Bitleitungsvorladevorrichtungen, wie in 10 dargestellt ist. Ein Taktsignal 111 markiert beispielsweise den Anfang eines Schreibzugriffs oder eines Lesezugriffs. Nachdem der Anfang des Schreibzugriffs durch das Taktsignal markiert wurde, wie durch eine Kurve 112 dargestellt ist, wird eine schwache Bitleitungsvorladevorrichtung, die einer Speicherzelle zugewiesen ist, auf welche zuzugreifen ist (beispielsweise die Vorrichtung, die durch die Transistoren 101C, 101D für den erörterten Schreibzugriff auf die Zelle 31D gebildet ist), deaktiviert. Am Ende des Zugriffs, wie durch eine Kurve 113 dargestellt ist, werden alle starken Bitleitungsvorladevorrichtungen aktiviert. Daher werden alle Bitleitungen auf einen Vorladespannungspegel, wie VDD, zurückgebracht, wo beide Bitleitungen, die jeder Zelle zugewiesen sind, das gleiche Potential haben.
  • Gemäß anderen Ausführungsformen können andere Implementationen von Vorladevorrichtungen verwendet werden.

Claims (19)

  1. Verfahren, welches Folgendes umfasst: Bereitstellen einer Speicheranordnung (11) , welche mehrere Wortleitungen (32) umfasst, und Ändern einer Spannung einer ausgewählten Wortleitung der mehreren Wortleitungen (32) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen, wobei jede Zwischenspannung während einer jeweiligen bestimmten Zeit gehalten wird, wobei eine erste Spannungsdifferenz zwischen der ersten Spannung und einer ersten Zwischenspannung, eine zweite Differenz zwischen aufeinanderfolgenden Zwischenspannungen und eine dritte Spannungsdifferenz zwischen einer letzten Zwischenspannung und der zweiten Spannung gleich sind, und Zugreifen auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst, nachdem die zweite Spannung erreicht wurde.
  2. Verfahren nach Anspruch 1, wobei die bestimmte Zeit für jede Zwischenspannung vorgegeben wird.
  3. Verfahren nach Anspruch 1, wobei die bestimmte Zeit für jede Zwischenspannung abhängig von einer Versorgungsspannung, einer Prozessvariation und/oder einer Temperatur bestimmt wird.
  4. Verfahren nach einem der Ansprüche 1-3, wobei die erste Spannung eine erste Versorgungsspannung ist und die zweite Spannung eine zweite, verschiedene Versorgungsspannung ist.
  5. Verfahren nach einem der Ansprüche 1-4, welches ferner ein Ändern der Spannung an der Wortleitung (32) von der zweiten Spannung zu einer dritten Spannung umfasst, nachdem die zweite Spannung erreicht wurde, wobei die zweite Spannung zwischen der ersten Spannung und der dritten Spannung liegt.
  6. Verfahren nach einem der Ansprüche 1-5, welches ferner ein Ändern einer Spannung an einer Bitleitung (33), nachdem die Wortleitung die zweite Spannung erreicht hat, umfasst.
  7. Verfahren nach einem der Ansprüche 1-6, welches ferner ein Deaktivieren eines ersten Bitleitungsvorladens wenigstens einer mit einer ausgewählten Speicherzelle der Speicheranordnung gekoppelten Bitleitung (33) vor dem Ändern der Spannung von der ersten Spannung auf die zweite Spannung umfasst.
  8. Verfahren nach Anspruch 7, welches ferner ein Aktivieren eines zweiten Bitleitungsvorladens der wenigstens einen mit dem ausgewählten Speicher gekoppelten Bitleitung (33) umfasst, wobei bei dem zweiten Bitleitungsvorladen kleinere Transistoren (101) als bei dem ersten Bitleitungsvorladen verwendet werden.
  9. Vorrichtung, welche Folgendes umfasst: eine Speicheranordnung (11), und eine Wortleitungsaktivierungsschaltung (10), die eingerichtet ist, eine Spannung an einer ausgewählten Wortleitung (32) der Speicheranordnung (11) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite, von der ersten Spannung verschiedene Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen zu ändern, wobei jede der mehreren verschiedenen Zwischenspannungen während einer jeweiligen bestimmten Zeit gehalten wird, und wobei die Vorrichtung eingerichtet ist, auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst zuzugreifen, nachdem die zweite Spannung erreicht wurde, wobei eine erste Spannungsdifferenz zwischen der ersten Spannung und einer ersten Zwischenspannung, eine zweite Differenz zwischen aufeinanderfolgenden Zwischenspannungen und eine dritte Spannungsdifferenz zwischen einer letzten Zwischenspannung und der zweiten Spannung gleich sind.
  10. Vorrichtung nach Anspruch 9, wobei die Anzahl der Zwischenspannungen zwischen 2 und 8 liegt.
  11. Vorrichtung nach einem der Ansprüche 9-10, wobei die bestimmte Zeit für jede der Zwischenspannungen vorgegeben ist.
  12. Vorrichtung nach einem der Ansprüche 9-11, wobei die Wortleitungsaktivierungsschaltung (10) einen Spannungsteiler umfasst.
  13. Vorrichtung nach einem der Ansprüche 9-12, welche ferner eine schwache Bitleitungsvorladevorrichtung (101) und eine starke Bitleitungsvorladevorrichtung (102) umfasst, die jeweils Bitleitungen (33) der Speicheranordnung zugeordnet sind, wobei die schwache Bitleitungsvorladevorrichtung (101) kleinere Transistoren als die starke Bitleitungsvorladevorrichtung (102) umfasst.
  14. Vorrichtung, welche Folgendes umfasst: einen Transistor (83) eines ersten Leitfähigkeitstyps, der zwischen eine erste Versorgungsspannung und eine Wortleitung (32B) zu schalten ist, mehrere Transistoren (86) eines zweiten, von dem ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps, die wahlweise zwischen die Wortleitung (32B) und eine zweite, von der ersten Versorgungsspannung verschiedene Versorgungsspannung geschaltet sind, wobei die mehreren Transistoren (86) des zweiten Leitfähigkeitstyps einzeln wahlweise und unabhängig voneinander aktivierbar sind, um eine Wortleitungsspannung auf mehrere verschiedene Zwischenspannungswerte auf der Wortleitung (32B) einzustellen.
  15. Vorrichtung nach Anspruch 14, welche ferner mehrere Inverter (85) umfasst, wobei ein Eingang eines jeden der Inverter (85) eingerichtet ist, ein jeweiliges Aktivierungssignal zu empfangen, ein Ausgang eines jeden der Inverter mit einem der Transistoren (86) des zweiten Leitfähigkeitstyps gekoppelt ist und eine Strom- und/oder Spannungsversorgung eines jeden der Inverter (85) mit der Wortleitung gekoppelt ist.
  16. Vorrichtung nach Anspruch 14 oder 15, wobei der Transistor (83) des ersten Leitfähigkeitstyps wahlweise mit der ersten Versorgungsspannung oder einer dritten Spannung gekoppelt ist, wobei die erste Versorgungsspannung einen Wert zwischen der dritten Spannung und der zweiten Versorgungsspannung hat.
  17. Vorrichtung nach einem der Ansprüche 14-16, welche ferner einen weiteren Transistor (84) des zweiten Leitfähigkeitstyps umfasst, der zwischen die Wortleitung und die zweite Versorgungsspannung geschaltet ist, wobei ein Aktivierungseingang mit dem Transistor des ersten Leitfähigkeitstyps und dem weiteren Transistor des zweiten Leitfähigkeitstyps gekoppelt ist.
  18. Verfahren, welches Folgendes umfasst: Bereitstellen einer Speicheranordnung (11) , welche mehrere Wortleitungen (32) umfasst, und Ändern einer Spannung einer ausgewählten Wortleitung der mehreren Wortleitungen (32) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen, wobei jede Zwischenspannung während einer jeweiligen bestimmten Zeit gehalten wird, Zugreifen auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst, nachdem die zweite Spannung erreicht wurde, und Aufrechterhalten einer Ladung einer ersten Bitleitung (33) eines mit einer ausgewählten Speicherzelle der Speicheranordnung gekoppelten Bitleitungspaars durch negatives Rückkoppeln einer Spannung an einer zweiten Bitleitung des Bitleitungspaars.
  19. Vorrichtung, welche Folgendes umfasst: eine Speicheranordnung (11), und eine Wortleitungsaktivierungsschaltung (10), die eingerichtet ist, eine Spannung an einer ausgewählten Wortleitung (32) der Speicheranordnung (11) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite, von der ersten Spannung verschiedene Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen zu ändern, wobei jede der mehreren verschiedenen Zwischenspannungen während einer jeweiligen bestimmten Zeit gehalten wird, und wobei die Vorrichtung eingerichtet ist, auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst zuzugreifen, nachdem die zweite Spannung erreicht wurde, wobei die Wortleitungsaktivierungsschaltung (10) ferner eingerichtet ist, eine Übersteuerungsspannung mit einem Wert, der größer als ein Wert der zweiten Spannung ist, an die ausgewählte Wortleitung (32) anzulegen, nachdem die zweite Spannung erreicht ist.
DE102014117963.3A 2013-12-05 2014-12-05 Wortleitungsaktivierung Active DE102014117963B4 (de)

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