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PRIORITÄTSANSPRUCH UND QUERVERWEIS
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Diese Anmeldung beansprucht die Priorität gegenüber der vorläufigen US-Anmeldung mit der Seriennr. 62/269,057 eingereicht am 17. Dezember 2015, die hierin durch Bezugnahme aufgenommen wird.
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ALLGEMEINER STAND DER TECHNIK
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Halbleiterspeichervorrichtungen umfassen beispielsweise statisches Random Access Memory (SRAM) und dynamisches Random Access Memory (DRAM). Bei einigen Herangehensweisen umfasst eine SRAM-Vorrichtung eine SRAM-Anordnung und die SRAM-Anordnung umfasst Speicherzellen. Die Speicherzellen umfassen typischerweise Transistoren, die mit Bitleitungen und Wortleitungen gekoppelt sind. Die Bitleitungen und Wortleitungen werden verwendet, um Daten von den Speicherzellen zu lesen und Daten in diese zu schreiben.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
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1A ist eine schematische Darstellung einer statischem Random Access Memory-(SRAM)-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
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1B ist ein Schaltplan einer Speicherzelle der SRAM-Vorrichtung in 1A gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
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2A ist eine schematische Darstellung der SRAM-Vorrichtung in 1A einschließlich Schaltungen, die mit Speicherzellen verbunden sind, gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
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2B ist eine schematische Darstellung der SRAM-Vorrichtung 100 in 1A einschließlich Schaltungen, die mit den Speicherzellen 110 verbunden sind, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
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3 ist ein Flussdiagramm eines Verfahrens, das Betriebsvorgänge der SRAM-Vorrichtung in 2A gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht;
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4 ist ein schematisches Zeitdiagramm von Signalen, die an der SRAM-Vorrichtung in 2A angelegt werden, gemäß einigen Ausführungsformen der vorliegenden Offenbarung; und
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5 ist eine schematische Darstellung der SRAM-Vorrichtung in 1A einschließlich verschiedener Schaltungen, die mit Speicherzellen verbunden sind, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
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AUSFÜHRLICHE BESCHREIBUNG
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Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
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Die Begriffe, die in dieser Beschreibung gebraucht werden, haben generell ihre gewöhnlichen Bedeutungen auf dem Fachgebiet und in dem spezifischen Kontext, in dem jeder Begriff gebraucht wird. Das Verwenden von Beispielen in dieser Beschreibung, einschließlich Beispielen irgendwelcher Begriffe, die hierin beschrieben werden, ist nur veranschaulichend und begrenzt auf keine Weise den Umfang und die Bedeutung der Offenbarung oder irgendeines veranschaulichten Begriffs. Desgleichen ist die vorliegende Offenbarung nicht auf verschiedene in dieser Beschreibung angegebene Ausführungsformen begrenzt.
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Obwohl die Begriffe „erste”, „zweite” usw. hier verwendet sein können, um verschiedene Elemente zu beschreiben, sollten diese Elemente nicht durch diese Begriffe begrenzt werden. Diese Begriffe werden verwendet, um ein Element von einem anderen zu unterscheiden. Es könnte beispielsweise ein erstes Element ein zweites Element genannt werden und ähnlich könnte ein zweites Element ein erstes Element genannt werden, ohne vom Umfang der Ausführungsformen abzuweichen. Wie hierin verwendet, umfasst der Ausdruck „und/oder” sämtliche Kombinationen von einem oder mehreren der zugehörigen angegebenen Dinge.
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1A ist eine schematische Darstellung einer statischem Random Access Memory-(SRAM)-Vorrichtung 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie veranschaulichend gezeigt in 1A umfasst die SRAM-Vorrichtung 100 Speicherzellen 110. Zur Veranschaulichung sind die Speicherzellen 110 in Spalten und Reihen in einer Speicherzellenmatrix 105 angeordnet. Jede Spalte der Speicherzellen 110 ist mit einem Paar von Bitleitungen BL und BLB verbunden. Jede Reihe der Speicherzellen 110 ist mit einer entsprechenden Wortleitung WL verbunden.
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Bei einigen Ausführungsformen ist eine Gruppe der Speicherzellen 110 mit einer von Stromleitungen einschließlich der Stromleitungen 111 und 112 verbunden. Zur Veranschaulichung ist eine Spalte der Speicherzellen 110 mit der Stromleitung 111 verbunden, eine andere Spalte der Speicherzellen 110 ist mit der Stromleitung 112 verbunden und so weiter. Zwei Spalten der Speicherzellen 110 und die Stromleitungen 111 und 112 sind in 1A veranschaulicht, sie sind aber für veranschaulichende Zwecke angegeben. Es befinden sich verschiedene Anzahlen an Spalten von Speicherzellen und Stromleitungen innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Verschiedene leitende Leitungen, um die Stromleitungen einschließlich der Stromleitungen 111 und 112 zu implementieren, befinden sich auch innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Bei einigen Ausführungsformen sind die Stromleitungen einschließlich der Stromleitungen 111 und 112 elektrisch voneinander getrennt. Zur Veranschaulichung ist die Stromleitung 111 von der Stromleitung 112 und anderen Stromleitungen (nicht gezeigt) elektrisch getrennt und/oder unabhängig und die Stromleitung 112 ist von anderen Stromleitungen elektrisch getrennt und/oder unabhängig und so weiter.
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Zur Veranschaulichung ist die Stromleitung 111 derart konfiguriert, dass eine Betriebsspannung VDD1 an sie angelegt wird, die Stromleitung 112 ist derart konfiguriert, dass eine Betriebsspannung VDD2 an sie angelegt wird, und die Betriebsspannung VDD1 ist von der Betriebsspannung VDD2 unabhängig. Die Betriebsspannungen VDD1 und VDD2 sind bei einigen Ausführungsformen gleich und alternativ unterscheiden sie sich bei verschiedenen Ausführungsformen.
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1B ist ein Schaltplan einer Speicherzelle 110 der SRAM-Vorrichtung 100 in 1A gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Zur Veranschaulichung umfasst in 1B die Speicherzelle 110 zwei Durchgangsgatetransistoren TN3 und TN4, zwei Pullup-Transistoren TP1 und TP2 und zwei Pulldown-Transistoren TN1 und TN2.
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Die Durchgangsgatetransistoren TN3 und TN4 sind jeweils mit der entsprechenden Wortleitung WL und mit den entsprechenden Bitleitungen BL und BLB verbunden. Die Durchgangsgatetransistoren TN3 und TN4 werden jeweils durch die entsprechende Wortleitung WL gesteuert und empfangen Daten an den entsprechenden Bitleitungen BL und BLB. Die Pullup-Transistoren TP1 und TP2 sind mit einer entsprechenden Stromleitung (z. B. Stromleitung 111) verbunden und arbeiten damit, um beispielsweise die Betriebsspannung VDD1 zu empfangen.
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Der Pullup-Transistor TP1 und der Pulldown-Transistor TN1 arbeiten zusammen als ein Inverter und der Pullup-Transistor TP2 und der Pulldown-Transistor TN2 arbeiten zusammen als ein weiterer Inverter. Zur Veranschaulichung sind in 1B der Inverter, der die Transistoren TP1 und TN1 umfasst, und der Inverter, der die Transistoren TP2 und TN2 umfasst, an internen Knoten LQ und LQB kreuzgekoppelt. Die Pullup-Transistoren TP1 und TP2 und die Pulldown-Transistoren TN1 und TN2 in jeder Speicherzelle 110 fungieren zusammen als ein Datenlatch zum Speichern der empfangenen Daten.
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Zur Veranschaulichung der Arbeitsweise ist in Bezug auf 1B das Datenlatch, das die Transistoren TP1, TP2, TN1 und TN2 umfasst, in der Lage, Logikdaten am internen Knoten LQ zu speichern. Der Spannungspegel des internen Knotens LQ stellt logisch „1” oder logisch „0” dar entsprechend den Logikdaten, die in der Speicherzelle 110 gespeichert sind. Der interne Knoten LQB weist eine Logik auf, die der des internen Knotens LQ entgegengesetzt ist.
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Verschiedene Schaltungen oder Vorrichtungen, um die Transistoren in jeder Speicherzelle 110 zu implementieren, befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Des Weiteren können zusätzliche Schaltungen oder Vorrichtungen, in den Speicherzellen 110 hinzugefügt werden, um den Zugriff und/oder Betrieb der Transistoren zu steuern.
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Außerdem sind die Konfiguration oder die Anzahl an Transistoren von jeder Speicherzelle 110, die vorstehend beschrieben ist, für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen oder Anzahlen an Transistoren von jeder Speicherzelle 110 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Alternativ ausgedrückt weist die Speicherzelle 110 in diesem Dokument mehrere Variationen auf. Beispielsweise werden gewöhnlich 6 Transistoren (6 T), 8 Transistoren (8 T), 12 Transistoren (12 T) und 14 Transistoren (14 T) in SRAM-Strukturen verwendet. Der Durchschnittsfachmann wird erkennen, dass die vorstehende Beschreibung für veranschaulichende Zwecke angegeben ist.
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Wie veranschaulichend gezeigt in 1A, umfasst bei einigen Ausführungsformen die SRAM-Vorrichtung 100 weiter einen Leistungskreis 120. Der Leistungskreis 120 ist mit den Stromleitungen einschließlich der Stromleitungen 111 und 112 verbunden. Zur Veranschaulichung ist der Leistungskreis 120 konfiguriert, die Betriebsspannungen VDD1 und VDD2 entsprechend durch die Stromleitungen 111 und 112 für die entsprechenden Speicherzellen 110 bereitzustellen.
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Bei verschiedenen Ausführungsformen ist jede der Stromleitungen in 1A mit einem unabhängigen Leistungskreis verbunden. Die Konfiguration des Leistungskreises 120, der mit den Stromleitungen in 1A verbunden ist, ist für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen von einem oder mehreren mit Stromleitungen verbundenen Leistungskreisen befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Bei alternativen Ausführungsformen umfasst die SRAM-Vorrichtung 100 keinen vorstehend beschriebenen Leistungskreis. Jede der Stromleitungen in 1A ist mit einer Stromversorgung durch keinen vorstehend beschriebenen Leistungskreis verbunden.
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Bei einigen Herangehensweisen sind mit Spalten von Speicherzellen verbundene Stromleitungen durch Metallleitungen miteinander verbunden, die in Reihenrichtung gebildet sind und daher ein Leistungsnetz bilden. Mit dem Leistungsnetz arbeiten Transistoren in den Speicherzellen mit starken Betriebsspannungen. Die starken Betriebsspannungen beeinflussen interne Knoten (z. B. die Knoten LQ und LQB, die in 1B gezeigt sind), die mit den Transistoren verbunden sind, welche die starken Betriebsspannungen in den Speicherzellen empfangen. Dementsprechend können während einer Schreiboperation die internen Knoten aufgrund der starken Betriebsspannungen beispielsweise nicht basierend auf Daten an entsprechenden Bitleitungen gezogen werden, sodass sie vorbestimmte Spannungspegel aufweisen. Als Resultat kann eine Schreiboperation der Speicherzellen nicht gut ausgeführt werden.
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Verglichen mit den vorstehend genannten Herangehensweisen sind die Stromleitungen, die mit den Speicherzellen 110 in der vorliegenden Offenbarung verbunden sind, voneinander elektrisch unabhängig und elektrisch getrennt. Zur Veranschaulichung sind in 1A die Stromleitungen einschließlich der Stromleitungen 111 und 112, die mit den Spalten der Speicherzellen 110 verbunden sind, nicht durch in der Reihenrichtung gebildete Metallleitungen verbunden. Dementsprechend wird kein Leistungsnetz in der SRAM-Vorrichtung 100 der vorliegenden Offenbarung gebildet. Als Resultat können Schreiboperationen der Speicherzellen 110 der vorliegenden Offenbarung ausgeführt werden, ohne durch ein Leistungsnetz beeinflusst zu werden, das bei anderen Herangehensweisen verwendet wird.
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2A ist eine schematische Darstellung der SRAM-Vorrichtung 100 in 1A einschließlich Schaltungen, die mit den Speicherzellen 110 verbunden sind, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Zur Einfachheit sind Schaltungen, die mit den anderen Stromleitungen als der Stromleitung 111 verbunden sind, in 2A nicht dargestellt. Entsprechende Schaltungen, die mit anderen Spalten der Speicherzellen und anderen Stromleitungen verbunden sind, befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Bei einigen Ausführungsformen umfasst die SRAM-Vorrichtung 100 in 2A weiter eine Kopfschaltung 210. Die Kopfschaltung 210 ist mit der Stromleitung 111 verbunden. Die Kopfschaltung 210 ist konfiguriert, die Betriebsspannung VDD1 durch die Stromleitung 111 für die Speicherzellen 110 selektiv bereitzustellen. Zur Veranschaulichung ist die Kopfschaltung 210 aktiviert und stellt eine Versorgungsspannung PVDD als die Betriebsspannung VDD1 für die Speicherzellen 110 bereit, wenn sich die Speicherzellen 110 nicht in einer Schreiboperation befinden. Bei einigen Ausführungsformen ist VDD1 wie nachfolgend erklärt kleiner als PVDD. Während einer Schreiboperation der Speicherzellen 110 ist die Kopfschaltung 210 deaktiviert und stellt dementsprechend keine Spannung oder Nullspannung für die Speicherzellen 110 bereit.
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Die vorstehende Konfiguration der Kopfschaltung 210 ist für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen der Kopfschaltung 210 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Bei verschiedenen Ausführungsformen ist während einer Schreiboperation der Speicherzellen 110 die Kopfschaltung 210 beispielsweise konfiguriert, eine andere Betriebsspannung VDD1' bereitzustellen (wie gezeigt in 2B), die kleiner ist als die Versorgungsspannung PVDD und die Betriebsspannung VDD1.
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Bei einigen Ausführungsformen wird die Kopfschaltung 210 durch ein Steuersignal CS gesteuert. Zur Veranschaulichung wird die Kopfschaltung 210 durch das Steuersignal CS deaktiviert und dementsprechend stellt die Kopfschaltung 210 keine Spannung für die Speicherzellen 110 bereit. Detaillierte Betriebsvorgänge der Kopfschaltung 210, die mit den Speicherzellen 110 in 2A verbunden ist, werden unter Bezugnahme auf 3 und 4 erklärt.
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Das Steuersignal CS wird bei einigen Ausführungsformen durch eine unabhängige Steuerschaltung (nicht gezeigt) erzeugt. Alternativ wird bei einigen anderen Ausführungsformen das Steuersignal CS als Reaktion auf die Datensignale auf den Bitleitungen BL und BLB erzeugt, wie es unter Bezugnahme auf 5 veranschaulicht wird.
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Bei verschiedenen Ausführungsformen ist unter Bezugnahme auf 2A die Kopfschaltung 210 konfiguriert, die Stromleitung 111 und eine Versorgungsspannung PVDD elektrisch zu verbinden oder zu trennen. Zur Veranschaulichung ist während einer Schreiboperation die Kopfschaltung 210 konfiguriert, die Stromleitung 111 von der Versorgungsspannung PVDD als Reaktion auf das Steuersignal CS elektrisch zu trennen. Wenn die Stromleitung 111 von der Versorgungsspannung PVDD elektrisch getrennt ist, stellt die Kopfschaltung 210 keine Spannung durch die Stromleitung 111 für die Speicherzellen 110 bereit. Wenn anderseits die Kopfschaltung 210 die Stromleitung 111 mit der Versorgungsspannung PVDD elektrisch verbindet, wird die Versorgungsspannung PVDD durch die Kopfschaltung 210 als die Betriebsspannung VDD1 für die Speicherzellen 110 bereitgestellt.
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Obwohl die Speicherzellen 110 in 2A als eine einzelne Reihe von Speicherzellen veranschaulicht sind, die mit einer einzelnen Kopfschaltung 210 verbunden sind, versteht es sich, dass 2A für veranschaulichende Zwecke angegeben ist. Bei einigen Ausführungsformen werden zusätzliche Kopfschaltungen, die in der gleichen Weise wie die Kopfschaltung 210 in 2A arbeiten, verwendet und mit den Stromleitungen einschließlich der Stromleitungen 111 und 112 in 1A verbunden. Alternativ sind bei verschiedenen Ausführungsformen die Stromleitungen einschließlich der Stromleitungen 111 und 112 in 1A mit der einzelnen Kopfschaltung 210 in 2A verbunden.
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Zur Veranschaulichung umfasst in 2A bei einigen Ausführungsformen die Kopfschaltung 210 einen Schalter M1, der beispielsweise mit einem PMOS-Transistor implementiert ist. Der Schalter M1 ist zwischen der Versorgungsspannung PVDD und der Stromleitung 111 verbunden. Zur Veranschaulichung der Arbeitsweise wird die Betriebsspannung VDD1 gemäß der Versorgungsspannung PVDD durch den Schalter M1 erzeugt, wenn der Schalter M1 durch das Steuersignal CS eingeschaltet wird. Dementsprechend wird an die Stromleitung 111 die erzeugte Betriebsspannung VDD1 angelegt. Während einer Schreiboperation ist der Schalter M1 durch das Steuersignal CS ausgeschaltet und daher trennt der Schalter M1 die Stromleitung 111 von der Versorgungsspannung PVDD elektrisch. Wenn der Schalter M1 die Stromleitung 111 von der Versorgungsspannung PVDD elektrisch trennt, wird keine Spannung durch den Schalter M1 und die Stromleitung 111 an die Speicherzellen 110 bereitgestellt.
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2B ist eine schematische Darstellung der SRAM-Vorrichtung 100 in 1A einschließlich Schaltungen, die mit den Speicherzellen 110 verbunden sind, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 2A sind gleiche Elemente in 2B zur Erleichterung des Verständnisses mit den gleichen Bezugsnummern versehen.
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Bei verschiedenen Ausführungsformen umfasst verglichen mit den Ausführungsformen, die in 2A veranschaulicht sind, die Kopfschaltung 212 in 2B weiter einen Schalter M2, der mit beispielsweise einem PMOS-Transistor implementiert ist. Der Schalter M2 ist zwischen der Versorgungsspannung PVDD und der Stromleitung 111 als Diode geschaltet. Zur Veranschaulichung ist in 2B ein Anschluss (z. B. die Source) des Schalters M2 mit der Versorgungsspannung PVDD verbunden und ein Steueranschluss (z. B. das Gate) und der andere Anschluss (z. B. der Drain) des Schalters M2 sind miteinander und mit der Stromleitung 111 und einem Anschluss (z. B. der Drain) vom Schalter M1 verbunden.
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Zur Veranschaulichung der Arbeitsweise wird die Versorgungsspannung PVDD durch den Schalter M1 an den Drain des Schalters M1 wie vorstehend beschrieben bereitgestellt, wenn der Schalter M1 eingeschaltet ist. Wie gezeigt in 2B, ist der Drain des Schalters M1 weiter mit dem Gate und dem Drain des Schalters M2 gekoppelt, die als Steueranschluss des Schalters M2 dienen. Da der Steueranschluss des Schalters M2 die Versorgungsspannung PVDD in Verbindung damit, dass der Schalter M1 eingeschaltet ist, empfängt, ist der Schalter M2 ausgeschaltet. Anderseits ist während einer Schreiboperation der Schalter M1 ausgeschaltet und dementsprechend wird wie vorstehend beschrieben keine Versorgungsspannung PVDD durch den Schalter M1 an die Stromleitung 111 bereitgestellt. Ohne die Spannung, die durch den Schalter M1 an die Stromleitung 111 bereitgestellt wird, empfängt der Steueranschluss des Schalters M2 keine erzeugte Spannung unmittelbar. Der Schalter M2 wird jedoch wechselweise ein- und ausgeschaltet, bis der Schalter M2 operativ als eine Diode arbeitet. In einem derartigen Zustand stellt der Schalter M2 eine beibehaltene Betriebsspannung VDD1' an die Stromleitung 111 bereit. Bei einigen Ausführungsformen ist die beibehaltene Betriebsspannung VDD1' an der Stromleitung 111 kleiner als die Versorgungsspannung PVDD, die eine Spannung ist, die gleich der Versorgungsspannung PVDD minus der abgesenkten Spannung durch den Schalter M2 ist. Bei verschiedenen Ausführungsformen ist die beibehaltene Betriebsspannung VDD1' auch kleiner als die Betriebsspannung VDD1 in 2A. Wenn der Schalter M2 als eine Diode arbeitet und die beibehaltene Betriebsspannung VDD1' an der Stromleitung 111 bereitgestellt wird, kann ein großer plötzlicher Betriebsspannungsabfall an der Stromleitung 111 verhindert werden, wenn der Schalter M1 ausgeschaltet ist.
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Die vorstehenden entsprechenden Konfigurationen und Betriebsvorgänge der Kopfschaltungen 210 und 212 in 2A und 2B sind für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen und Betriebsvorgänge der Kopfschaltungen 210 und 212 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Der Leistungskreis 120 ist bei einigen Ausführungsformen eine Powermanagementschaltung. Bei solchen Ausführungsformen ist der Leistungskreis 120 konfiguriert, verschiedene Betriebsspannungen und/oder in verschiedenen Zuständen betrieben bereitzustellen. Bei einigen Ausführungsformen stellt der Leistungskreis 120 verschiedene Betriebsspannungen einschließlich der Betriebsspannung VDD1 wie vorstehend beschrieben während einer Schreiboperation bereit. Bei einigen anderen Ausführungsformen stellt der Leistungskreis 120 keine Betriebsspannungen während einer Schreiboperation bereit.
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Zur Veranschaulichung umfasst in 2A bei einigen Ausführungsformen der Leistungskreis 120 die PMOS-Transistoren Q1 und Q2. Der Transistor Q1 ist zwischen der Stromleitung 111 und der Versorgungsspannung PVDD verbunden und wird durch ein Steuersignal SD gesteuert. Der Transistor Q2 ist zwischen der Stromleitung 111 und der Versorgungsspannung PVDD verbunden und wird durch ein Steuersignal DRV gesteuert.
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Im Betrieb werden die Transistoren Q1 und Q2 entsprechend durch die Steuersignale SD und DRV eingeschaltet, wenn sich der Leistungskreis 120 in einem normalen Zustand befindet. Dementsprechend stellt der Leistungskreis 120 die Betriebsspannung VDD1, die von der Versorgungsspannung PVDD durch die Transistoren Q1 und Q2 hindurchgeführt wird, für die Speicherzellen 110 bereit. Wenn der Leistungskreis 120 in einem Beibehaltungszustand ist, wird der Transistor Q1 durch die Steuersignale SD ausgeschaltet und der Transistor Q1 empfängt das Steuersignal DRV mit einem Pegel der Betriebsspannung VDD1. Wenn der Leistungskreis 120 in einem Abschaltzustand ist, werden die Transistoren Q1 und Q2 durch die Steuersignale SD und DRV entsprechend ausgeschaltet.
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Die vorstehenden Konfigurationen und Betriebsvorgänge des Leistungskreises 120 in 2A und 2B sind für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen und Betriebsvorgänge des Leistungskreises 120 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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3 ist ein Flussdiagramm eines Verfahrens 300, das Betriebsvorgänge der SRAM-Vorrichtung 100 in 2A gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 4 ist ein Zeitdiagramm von Signalen, die an die SRAM-Vorrichtung 100 in 2A angelegt werden, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Zur Veranschaulichung zeigt „WLS” in 4 ein auf der Wortleitung WL gesendetes Schreibsignal in 2A und „BLS/BLBS” in 4 zeigt Datensignale, die entsprechend auf den Bitleitungen BL und BLB in 2A gesendet werden. Des Weiteren zeigt „H” in 4 einen High-Logikpegel und „L” in 4 zeigt einen Low-Logikpegel an.
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Betriebsvorgänge der SRAM-Vorrichtung 100 in 2A werden durch das Verfahren 300 in 3 unter Bezugnahme auf 4 beschrieben. Zur Einfachheit werden die folgenden Betriebsvorgänge unter Bezugnahme auf die Speicherzelle 110 erklärt, die mit der Wortleitung verbunden ist, die beispielsweise als „WL” in 2A bezeichnet ist. Betriebsvorgänge, die mit anderen Speicherzellen 110 verbunden sind, sind ähnlich und befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Bei Betriebsvorgang 302 werden die Transistoren Q1, Q2 und M1 eingeschaltet. Dementsprechend wird die Betriebsspannung VDD1, die durch die Transistoren Q1 und Q2 von der Versorgungsspannung PVDD und durch den Transistor M1 von der Versorgungsspannung PVDD hindurchgeführt wird, durch die Stromleitung 111 für die Speicherzelle 110 bereitgestellt. Wenn die Speicherzelle 110 die Betriebsspannung VDD1 aufweist, ist sie bereit, eine Schreib- und/oder Leseoperation auszuführen.
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Bei Betriebsvorgang 304 wird das Schreibsignal WLS an der Wortleitung WL assertiert, wenn eine Schreiboperation auszuführen ist. Zur Veranschaulichung wird in 4 der Übergang des Schreibsignals WLS vom „L”-Zustand in den „H”-Zustand bewirkt.
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Bei Betriebsvorgang 306 werden basierend auf dem assertierten Schreibsignal WLS die Datensignale BLS und BLBS entsprechend durch die Bitleitungen BL und BLB in die Speicherzelle 110 geschrieben. Zur Veranschaulichung ist in 4 das Datensignal BLS an der Bitleitung BL im „H”-Zustand und es wir der Übergang des Datensignals BLBS an der Bitleitung BLB vom „H”-Zustand zum „L”-Zustand bewirkt. Bei einem derartigen Zustand wird an anderen Wortleitungen, die nicht ausgewählten Speicherzellen 110 entsprechen, ein Low-Logiksignal angelegt und die nicht ausgewählten Speicherzellen 110 behalten ihre Werte bei.
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Bei Betriebsvorgang 308 wird das Steuersignal CS während einer Schreiboperation assertiert. Zur Veranschaulichung wird in 4 basierend auf dem Übergang des Datensignals BLBS vom „H”-Zustand zum „L”-Zustand der Übergang des Steuersignals CS vom „L”-Zustand zum „H”-Zustand bewirkt.
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Bei Betriebsvorgang 310 wird der Transistor M1 durch das Steuersignal CS ausgeschaltet. Alternativ ausgedrückt wird die Kopfschaltung 210 in 2A deaktiviert. Dementsprechend wird die Stromleitung 111 von der Versorgungsspannung PVDD durch den Ausschaltransistor M1 elektrisch getrennt. Als Resultat stoppt die Speicherzelle 110, die mit der in 2A mit WL bezeichneten Wortleitung verbunden ist, das Empfangen der Betriebsspannung VDD1 vom Transistor M1. Auf unterschiedliche Art und Weise zur Veranschaulichung erklärt stoppen während einer Schreiboperation die Pullup-Transistoren TP1 und TP2 in der Speicherzelle 110, die in 1B veranschaulicht ist, das Empfangen der Betriebsspannung VDD1 vom Transistor M1 in 2A. Dementsprechend würde die Betriebsspannung VDD1 vom Transistor M1 die internen Knoten LQ und LQB, die mit den Pullup-Transistoren TP1 und TP2 verbunden sind, nicht beeinflussen.
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Des Weiteren arbeitet die Speicherzelle 110, die beispielsweise mit einem Hinterende RE der Bitleitung BL und der in 2A mit WL bezeichneten Wortleitung verbunden ist, mit der Betriebsspannung VDD1 vom Leistungskreis 120, die einen inhärenten Spannungsabfall gemäß dem Widerstand auf der Stromleitung 111 aufweist. Mit dem inhärenten Spannungsabfall auf der Stromleitung 111 verringert sich die Betriebsspannung VDD1 auf der Stromleitung 111 allmählich in einer Richtung 252. Dementsprechend weist die Betriebsspannung VDD1 eine allmählich abnehmende Auswirkung in der Richtung 252 auf die Speicherzellen 110 auf. Aufgrund der abnehmenden Wirkung auf die Speicherzellen 110 können die Pullup-Transistoren TP1 und TP2 und die verbundenen internen Knoten LQ und LQB wie veranschaulicht in 1B beispielsweise in der Speicherzelle 110, die mit dem Hinterende RE der Bitleitung BL und der Wortleitung WL verbunden ist, ohne starke Wirkung der Betriebsspannung VDD1 gut arbeiten. Dementsprechend können die internen Knoten LQ und LQB gezogen werden, sodass sie während einer Schreiboperation vorbestimmte Spannungspegel aufweisen. Als Resultat wird eine Schreiboperation der Speicherzelle 110 gut ausgeführt.
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Anderseits könnte sich bei anderen Herangehensweisen das Datensignal an der Bitleitung aufgrund des IR-Abfalls (d. h., des Spannungsabfalls), der gemäß dem Widerstand auf der Bitleitung erzeugt wird, verschlechtern. Zur Veranschaulichung könnte sich in 2A das Datensignal an der Bitleitung BL in der Richtung 252 aufgrund des IR-Abfalls verschlechtern, der gemäß dem Widerstand auf der Bitleitung BL erzeugt wird. Die Richtung 252 zeigt an, dass beispielsweise das Datensignal von einem Vorderende FE zum Hinterende RE der Bitleitung BL gesendet wird. Bei derartigen Herangehensweisen verringert sich die Spannung, die dem Datensignal auf der Bitleitung BL entspricht, allmählich beispielsweise in der Richtung 252 in 2A. Des Weiteren gibt es bei damit in Beziehung stehenden Herangehensweisen keine Kopfschaltung, wie vorstehend beschrieben. Dementsprechend werden die Speicherzellen 110 bei damit in Beziehung stehenden Herangehensweisen kontinuierlich durch die Betriebsspannung VDD1 beeinflusst. Als Resultat führt die Speicherzelle 110 beispielsweise verbunden mit dem Hinterende RE der Bitleitung BL eine unzuverlässige Schreiboperation aus, wobei bei damit in Beziehung stehenden Herangehensweisen das Datensignal eine abnehmende Spannung und eine Dauerbetriebsspannung aufweist.
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Verglichen mit den vorstehend genannten Herangehensweisen ist die Kopfschaltung 210 in der SRAM-Vorrichtung 100 der vorliegenden Offenbarung angeordnet und wird während einer Schreiboperation deaktiviert. Zur Veranschaulichung wird in 2A der Transistor M1 durch das Steuersignal CS während einer Schreiboperation ausgeschaltet, um die Speicherzellen 110 von der Versorgungsspannung PVDD elektrisch zu trennen. Dementsprechend empfangen die Speicherzellen 110 wie vorstehend beschrieben die Betriebsspannung VDD1, die von der Versorgungsspannung PVDD erzeugt wird, während einer Schreiboperation nicht. Ohne durch die Betriebsspannung VDD1 beeinflusst zu werden, ist die Speicherzelle 110, die beispielsweise mit dem Hinterende RE der Bitleitung BL und der in 2A mit WL bezeichneten Wortleitung verbunden ist, in der Lage, eine zuverlässige Schreiboperation auszuführen, während die Speicherzelle 110 durch die Bitleitung BL und/oder BLB das Datensignal empfängt, das eine abnehmende Spannung aufweist. Alternativ ausgedrückt wird die Schreiboperation der Speicherzelle 110 zur Veranschaulichung durch elektrisches Trennen der Speicherzelle 110 von der Versorgungsspannung PVDD oder alternativ durch Bereitstellen einer Nullspannung oder der beibehaltenen Betriebsspannung VDD1', die kleiner ist als die vorstehend genannte Betriebsspannung VDD1, für die Speicherzelle 110 wie vorstehend beschrieben kompensiert, wenn die Speicherzelle 110, die zur Veranschaulichung mit dem Hinterende RE der Bitleitung BL in 2A verbunden ist, das Datensignal empfängt, das eine abnehmende Spannung aufweist.
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Wenn die Schreiboperation abgeschlossen ist, wird anschließend der Betriebsvorgang 312 ausgeführt. Bei Betriebsvorgang 312 wird das Schreibsignal WLS auf der Wortleitung WL deassertiert. Zur Veranschaulichung wird in 4 der Übergang des Schreibsignals WLS vom „H”-Zustand zum „L”-Zustand bewirkt, wobei dieser Übergang 402 in 4 bezeichnet ist.
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Bei Betriebsvorgang 314 stoppen basierend auf dem deassertierten Schreibsignal WLS die Datensignale BLS und BLBS damit, in die Speicherzelle 110 geschrieben zu werden. In einem derartigen Zustand ist zur Veranschaulichung in 4 das Datensignal BLS an der Bitleitung BL immer noch im „H”-Zustand und es wird der Übergang des Datensignals BLBS an der Bitleitung BLB vom „L”-Zustand zum „H”-Zustand bewirkt.
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Bei Betriebsvorgang 316 wird das Steuersignal CS deassertiert. Zur Veranschaulichung wird in 4 basierend auf dem Übergang des Datensignals BLBS vom „L”-Zustand zum „H”-Zustand der Übergang des Steuersignals CS vom „H”-Zustand zum „L”-Zustand bewirkt. Dementsprechend wird der Transistor M1 als Reaktion auf das deassertierte Steuersignal CS erneut eingeschaltet.
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Bei einigen Ausführungsformen wird das Steuersignal CS, nachdem eine Schreiboperation der Speicherzellen 110 abgeschlossen ist, deassertiert. Auf andere Art und Weise zur Veranschaulichung in 4 erklärt wird das Steuersignal CS noch für eine Weile im „H”-Zustand aufrechterhalten, nachdem das Schreibsignal WLS auf der Wortleitung WL desassertiert ist. Wenn das Schreibsignal WLS im „L”-Zustand aufrechterhalten wird, dann wird der Übergang des Steuersignals CS vom „H”-Zustand zum „L”-Zustand bewirkt, um sicherzustellen, dass die Schreiboperation der Speicherzellen 110 zuverlässig ist.
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Die vorstehenden Veranschaulichungen umfassen beispielhafte Betriebsvorgänge, die Betriebsvorgänge werden aber nicht zwangsläufig in der gezeigten Reihenfolge ausgeführt. Es können Betriebsvorgänge wie jeweils anwendbar gemäß dem Sinn und Umfang von verschiedenen Ausführungsformen der vorliegenden Offenbarung hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden.
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Des Weiteren sind die Betriebsvorgänge der SRAM-Vorrichtung 100 wie vorstehend beschrieben für veranschaulichende Zwecke angegeben. Verschiedene Betriebsvorgänge der SRAM-Vorrichtung 100 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Bei verschiedenen Ausführungsformen sind die Kopfschaltung 210 in 2A und die Kopfschaltung 212 in 2B auch bei einer Leseoperation der Speicherzellen 110 in der vorliegenden Offenbarung anwendbar.
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5 ist eine schematische Darstellung der SRAM-Vorrichtung 100 in 1A einschließlich verschiedener Schaltungen, die mit den Speicherzellen 110 verbunden sind, gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 2A sind gleiche Elemente in 5 zur Erleichterung des Verständnisses mit den gleichen Bezugsnummern versehen.
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Verglichen mit 2A umfasst bei einigen Ausführungsformen die SRAM-Vorrichtung 100 in 5 weiter eine Steuerschaltung 220. Die Steuerschaltung 220 ist mit den Bitleitungen BL und BLB und der Kopfschaltung 210 verbunden. Die Steuerschaltung 220 ist konfiguriert, das Steuersignal CS basierend auf den Datensignalen, die an den Bitleitungen BL und BLB assertiert und von den Speicherzellen 110 empfangen werden, auszugeben.
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Bei einigen Ausführungsformen umfasst die Steuerschaltung 220 ein NAND-Gatter 222. Zwei Eingänge des NAND-Gatters 222 sind mit den Bitleitungen BL und BLB verbunden und ein Ausgang des NAND-Gatters 222 ist mit dem Steueranschluss des Schalters M1 verbunden. Das NAND-Gatter 222 ist konfiguriert, komplementäre Datensignale zu empfangen, die an den Bitleitungen BL und BLB assertiert werden, und das Steuersignal CS während einer Schreiboperation zu erzeugen.
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Zur Veranschaulichung führt unter Bezugnahme auf 4 und 5 das NAND-Gatter 222 die NAND-Verknüpfung der Datensignale BLS und BLBS aus. Während der Schreiboperation ist das Datensignal BLS im „H”-Zustand und das Datensignal BLBS im „L”-Zustand und daher erzeugt das NAND-Gatter 222 das Steuersignal CS, das im „H”-Zustand ist. Dementsprechend wird der Schalter M1 durch das Steuersignal CS während der Schreiboperation ausgeschaltet. Indem das NAND-Gatter 222 verwendet wird, um die Datensignale BLS und BLBS an den Bitleitungen BL und BLB, entsprechend zu detektieren, kann die Kopfschaltung 210 (oder der Schalter M1) in der SRAM-Vorrichtung 100 von 5 durch die SRAM-Vorrichtung 100 gesteuert zu werden. Alternativ ausgedrückt sind die Datensignale BLS und BLBS an den Bitleitungen BL und BLB entsprechend zum Steuern der Kopfschaltung 210 (oder des Schalters M1) nachverfolgbar. Ein externes Zeitsteuerungssignal und/oder ein externer Steuerungsmechanismus für die Kopfschaltung 210 (oder den Schalter M1) ist bei solchen Ausführungsformen nicht erforderlich.
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Die Konfiguration der Steuerschaltung 220 in 5 ist für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen der Steuerschaltung 220 zum Erzeugen des Steuersignals CS basierend auf Datensignalen an den Bitleitungen BL und BLB befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Alternativ ausgedrückt befinden sich verschiedene digitale Schaltungen, Analogschaltungen oder die Kombination davon, die konzipiert sind, die Steuerschaltung 220 zum Erzeugen des Steuersignals CS basierend auf Datensignalen an den Bitleitungen BL und BLB zu implementieren, innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Außerdem befinden sich verschiedene Konfigurationen der Steuerschaltung 220 zum Erzeugen des Steuersignals CS ohne Datensignale an den Bitleitungen BL und BLB zu verwenden, auch innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Wie veranschaulichend gezeigt in 5, umfasst bei verschiedenen Ausführungsformen die SRAM-Vorrichtung 100 weiter eine Schreibschaltung 510. Die Schreibschaltung 510 ist mit den Bitleitungen BL und BLB verbunden. Während der Schreiboperation der Speicherzellen 110 durch die Schreibschaltung 510 wird das Datensignal, das einen zu schreibenden Logikwert anzeigt, an der Bitleitung BL bereitgestellt und das Datensignal, welches das Komplement des gleichen Logikwertes anzeigt, wird an der Bitleitung BLB bereitgestellt.
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Bei weiteren Ausführungsformen umfasst die SRAM-Vorrichtung 100 in 5 weiter eine Negativspannungserzeugungsschaltung 520 und die Negativspannungserzeugungsschaltung 520 wird mit der Schreibschaltung 510 betrieben. Zur Veranschaulichung stellt die Negativspannungserzeugungsschaltung 520 negative Spannungen für die Bitleitung BL oder BLB bereit, wenn die Schreibschaltung 510 komplementäre Datensignale an den Bitleitungen BL und BLB bereitstellt. Mit den negativen Spannungen werden Spannungspegel der Datensignale an den Bitleitungen BL und BLB auf einen negativen Spannungspegel heruntergezogen, der beispielsweise niedriger ist als der Pegel des „L”-Zustandes. Jede der Speicherzellen 110 empfängt die Datensignale, die heruntergezogen wurden, mit einem schnellen Übergang. Dementsprechend können in jeder der Speicherzellen 110 die Transistoren, die mit der Bitleitung BL oder BLB verbunden sind, verglichen mit Herangehensweisen ohne negative Spannungen für die Bitleitung BL oder BLB basierend auf dem schnellen Übergang der Datensignale mit negativen Spannungen schneller und korrekter arbeiten, was daher beispielsweise die Geschwindigkeit und Stabilität einer Schreiboperation verbessert.
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Wenn der negative Spannungsabfall auf der Bitleitung BL oder BLB unter Verwendung der Negativspannungserzeugungsschaltung 520 erzeugt wird, kann der negative Spannungsabfall auf der Bitleitung BL oder BLB entsprechend auch zur Veranschaulichung durch das NAND-Gatter 222 wie vorstehend beschrieben nachverfolgt werden.
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Die vorstehenden Ausführungsformen, die in Bezug auf 5 veranschaulicht sind, sind für veranschaulichende Zwecke angegeben. Verschiedene Konfigurationen der veranschaulichten Ausführungsformen in Bezug auf 5 befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Beispielsweise ist bei verschiedenen Ausführungsformen die Kopfschaltung 210 in 5 durch die in 2B veranschaulichte Kopfschaltung 212 ersetzt.
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Bei einigen Ausführungsformen ist mindestens einer von den vorstehend beschriebenen Schaltern M1, M2, Q1 und Q2 mit mindestens einem Metalloxidhalbleiter-(MOS)-Transistor, mindestens einem Bipolartransistor (BJT) usw. oder der Kombination davon implementiert. Die Vorrichtungen, um die Schalter in diesem Dokument zu implementieren, sind für veranschaulichende Zwecke angegeben. Verschiedene Vorrichtungen, um die Schalter in diesem Dokument zu implementieren, befinden sich innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung.
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Des Weiteren ist bei weiteren Ausführungsformen jeder von dem mindestens einen MOS-Transistor mit gestapelten MOS-Transistoren oder kaskadierten MOS-Transistoren implementiert, indem mindestens ein MOS-Transistor verwendet wird, um mindestens einen von den Schaltern M1, M2, Q1 und Q2 wie vorstehend beschrieben zu implementieren. Bei verschiedenen Ausführungsformen wird jeder von dem mindestens einen MOS-Transistor durch ein oder mehrere Steuersignale gesteuert.
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In diesem Dokument kann der Begriff „gekoppelt” auch als „elektrisch gekoppelt” bezeichnet werden und der Begriff „verbunden” kann als „elektrisch verbunden” bezeichnet werden. „Gekoppelt” und „verbunden” können auch verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente miteinander zusammenwirken oder interagieren.
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Bei einigen Ausführungsformen wird eine Vorrichtung offenbart, die mehrere erste Speicherzellen, mehrere zweite Speicherzellen, eine erste leitende Leitung und eine zweite leitende Leitung umfasst. Die erste leitende Leitung ist von der zweiten leitenden Leitung elektrisch getrennt. Die erste leitende Leitung ist konfiguriert, eine erste Betriebsspannung für die mehreren ersten Speicherzellen zu empfangen. Die zweite leitende Leitung ist konfiguriert, eine zweite Betriebsspannung, die von der ersten Betriebsspannung unabhängig ist, für die mehreren zweiten Speicherzellen zu empfangen.
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Es wird auch eine Vorrichtung offenbart, die mehrere Speicherzellen und eine Kopfschaltung umfasst. Die Kopfschaltung ist konfiguriert, eine erste Betriebsspannung für die mehreren Speicherzellen bereitzustellen und während einer Schreiboperation eine zweite Betriebsspannung, die kleiner ist als die erste Betriebsspannung, für die mehreren Speicherzellen bereitzustellen.
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Es wird auch ein Verfahren offenbart, welches das Bereitstellen einer Betriebsspannung für mehrere Speicherzellen und während einer Schreiboperation das Bereitstellen einer ersten Spannung, die kleiner ist als die Betriebsspannung, für die mehreren Speicherzellen umfasst.
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Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
