DE3235672A1 - Aktiver hochziehkreis - Google Patents

Description

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TOKYO SHIBAURA DENKI KABUSHIKI KAISHA Kawasaki-shi / JAPAN

Aktiver Hochziehkreis

Die Erfindung betrifft einen aktiven Hochziehkreis. · .·.

Die Fortschritte in der Technik integrierter Schaltungen sind in den letzten Jahren bemerkenswert. Es wurde z. B.

ein LSI-Speicherschaltkreis großer Kapazität entwickelt, und speziell auf dem Gebiet dynamischer Speichervorrichtungen ist ein Speicher mit 64 k-Bit Kapazität in Massenproduktion hergestellt worden, und außerdem befindet sich ein Speicher von 256 k-Bit Kapazität in der Entwicklung.

Die Entwicklung dieser Speicher mit großer Kapazität hängt weitgehend mit der Entwicklung verschiedener neuer Halbleiterelemente zusammen wie einer aus einem einzigen Transistor und einem einzigen Kondensator bestehenden Speicherzelle , einer Speicherzelle mit zweischichtigem polykristallinem Siliziumaufbau, einem dynamischen, verhältnisfreien Fühlerverstärker, der eine Flip-Flop-Schaltung verwendet, oder dergleichen. Wenn beispielsweise ein Speicher für freien Zugriff (RAM) unter Einsatz eines dynamischen, verhältnisfreien Fühlerverstärkers gebaut wird, kann der Energieverbrauch dieses RAM klein gehalten werden, doch nimmt andererseits der Pegel für den logischen Wert "1", der bei den ausgelesenen Daten festgestellt und verstärkt wird, in unerwünschtem Maße ab. Bei einem Speicher mit 4 k-Bit oder 16 k-Bit Kapazität,der von einer Spannungsquelle mit +12 V für die Verarbeitung von Daten mit einer ausreichend großen Logik-Amplitude versorgt wird, hatte'eine Verminderung des

Logikpegels der Daten "1" keine wesentliche Auswirkung auf die Arbeitsweise des Speichers. Dagegen kann bei einem 64 k-Bit~Speicher, der für die Datenverarbeitung durch Speisung mit einer Spannungsquelle von nur + 5 V eine kleine Logikamplitude zur Verfügung hat, eine Verminderung des Logikpegels bei den Daten "1" die Funktionsweise des Speichers beeinträchtigt werden. D.h., wo die Daten "1" mit herabgesetztem Logikpegel in einer Speicherzelle gespeichert sind, ist es möglich, daß eine fehlerhafte Auslesung auftritt, wenn aus dieser Speicherzelle dann die Daten "1" ausgelesen werden. Um den Fehlbetrieb zu vermeiden, ist es erforderlich, den Logikpegel der Daten "1", deren Amplitude vermindert ist, wieder auf den ursprünglichen "1"-Pegelwert anzuheben und nur die Spannung auf derjenigen Leitung des Bit-Leitungspaares des Fühlerverstärkers zu erhöhen, der ein "1"-Signal aufweist. Zu diesem Zweck wurde ein aktiver Hochziehkreis vorgesehen.

Fig. 1 zeigt einen Teil einer dynamischen RAM-Scha1tung, bei welchem ein herkömmlicher aktiver Hochziehkreis verwendet wird. Diese Speicherschaltung besteht aus einem dynamischen, verhältnislosen Fühlerverstärker 2, der eine Flip-Flop-Schaltung hat, einem Paar von Bit-Leitungen BO und B1, die mit bistabilen Ausgangsklemmen NO und N1 dieser Flip-Flop-Schaltung verbunden sind, einer Leerzelle DCO und einer Anzahl N von Speicherzellen MC-O1 bis MC-ON, die mit der Bit-Leitung BO verbunden sind, einer Leerzelle DC1 und einer Anzahl von N Speicherzellen MC-11 bis MC-1N, die mit der Bit-Leitung B1 verbunden sind, aktiven Hochziehschaltungen 4 und 6, die jeweils mit den Bit-Leitungen BO bzw. BI verbunden sind, und MOS-Transitoren TRO und TR1, deren Leitungszustand durch die Ausgangssignale CSO und CS1 von einem (nicht gezeigten) Zeilendecodierer gesteuert werden und deren Strompfade zwischen die Bit-Leitung BO und eine I/0-Klemme DO bzw. zwischen die Bit-Leitung B1 und eine I/0-Klemme D1 geschaltet sind.

Der verhältnislose Fühlerverstärker 2 besteht aus MOS-Transistoren TR2 und TR3, deren Strompfade zwischen einer Speisungeklemme VC und einem Knotenpunkt NO bzw. der Speisungsquelle VC und einem Knotenpunkt N1 liegen, MOS-Transistoren TR4 und T¹RBt deren Strompfade zwischen dem Knotenpunkt NO und einer Treiberklemme VD bzw. zwischen dem Knotenpunkt N1 und der Treiberklemme VD liegen, und einem MOS-Transistor TR6, dessen Strompfad zwischen den Knotenpunkten NO und N1 liegt. Die Gates der MOS-Transistoren TR2, TR3 und TR6 sind mit einer .Vorladeklemme VP verbunden, während die Gates der MOS-Transistoren TR4 und TR5 an die Knotenpunkte N1 und NO geführt sind.

Die aktive Hochziehschaltung 4 besteht aus einem MOS-Kondensator CO, der zwischen einem Hochziehanschluß VPL und einem Knotenpunkt N2 liegt, einem MOS-Transistor TR7, dessen Gate an die Speisungsklemme VC angeschlossen ist, während sein Strompfad zwischen dem Knotenpunkt N2 und der Bit-Leitung BO liegt, und einem MOS-Transistor TR3, dessen Gate mit dem Knotenpunkt NO verbunden ist, während sein Strompfad zwischen der Speisungsklemme VC und der Bit-Leitung BO liegt. Die aktive Hochziehschaltung 6 besteht aus einem MOS-Kondensator C1, der zwischen der Hochziehklemme VPL und einem Knotenpunkt N3 liegt, einem MOS-Transistor TR9, dessen Gate an die Speisungsklemme VC angeschlossen ist, während sein Strompfad zwischen dem Knotenpunkt N3 und der Bit-Leitung B1 liegt, und einem MOS-Transistor TR10, dessen Gate an der Anode N3 liegt, und dessen Strompfad zwischen der Speisungsklemme VC und der Bit-Leitung B1 liegt.

Die Leerzellen DCO und DC1 und die Speicherzellen MC-01 bis MC-ON und MC-11 bis MC-1N werden aus einem Kondensator, der mit einem Ende mit der Speisungsklemme VC verbunden ist, und einem MOS-Transistor gebildet, dessen Gate mit einer entsprechenden Wortleitung und dessen Strompfad zwi-

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sehen das andere Ende des Kondensators und die Bit-Leitung BO oder B1 geschaltet ist.

Die MOS-Kondensatoren CO und C1 haben jeweils MOS-Aufbau, wobei ihr Gate mit dem zugehörigen Knotenpunkt N2 oder N3 verbunden ist, während sowohl Drain als auch Source mit der entsprechenden Hochziehklemme VPL verbunden sind.

In Verbindung mit den Signalwellenformen der Figuren 2A bis 2F soll die Funktionsweise der Speicherschaltung der Fig. 1 nun beschrieben werden.

Während der Vorladeperiode wird eine Vorladespannung φΡ, die in Fig. 2A gezeigt ist und der Vorladekleitune VP züge«- führt wird, auf einem hohen Wert gehalten, der gleich oder höher als ein Pegel (VCC + VTH) ist (worin VCC die Speisespannung und VTH die Schwellenspannung des verwendeten MOS-Transistors ist), während das in Fig. 2B gezeigte Wortauswahlsignal auf L-Pegel gehalten wird. In dieser Phase sind die MOS-Transistoren TR2, TR3 und TR6 leitend, und die Bit-Leitungen BO und B1 werden auf Η-Pegel von VCC aufgeladen, wie in Fig. 2E gezeigt. In diesem Fall sind die Knotenpunkte N2 und N3 über die MOS-Transistoren TR7 und TR9 auf einen Potential (VCC - VTH) vorgeladen, wie in Fig. 2F gezeigt, und werden auf diesem Potentialwert gehalten.

Nach Ablauf der Vorladedauer wird zunächst die Vorladespannung φΡ auf L-Pegel abgesenkt, damit Bereitschaft für den Lesevorgang besteht. Danach werden Wortauswahlsignale, die den Wortleitungen zugeführt werden, an die entsprechend verbundene Speicherzelle MC-O1 z. B. gegeben, so daß diese auf Η-Pegel kommen, wie in Fig. 2B gezeigt. Anschließend wird ein der Treiberklemme VD zugeführtes Treibersignal φθ auf L-Pegel gesetzt, wie in Fig. 2C gezeigt. Es sei nun angenommen, daß die Speicherzelle MC-O1 Daten "1" gespeichert hat, und die Potentiale auf den Bit-Leitungen BO und

B1 werden auf "1" bzw. "O" gesetzt. Wenn das Wortauswahlsignal auf Η-Pegel erhöht wird, bleibt das Potential der Bit-Leitung BO unverändert, wie mit ausgezogener Linie in Fig. 2E dargestellt, das Potential der Bit-Leitung B1 jedoch erniedrigt sich etwas, wie gestrichelt in Fig. 2E dargestellt. Im Anschluß daran, wenn das Treibersignal φΏ sich allmählich dem Wert 0 V nähert, nimmt der Leitungswiderstand des MOS-Transistors TR5 im Vergleich zum MOS-Transistor TR4 einen kleinen Wert an mit der Folge, daß das Potential der Bit-Leitung BI mit einer Geschwindigkeit abnimmt, die höher ist als die Geschwindigkeit, mit der das Potential der Bit-Leitung BO sinkt. Wenn in diesem Fall das Maß der Pegelabnahme des Potentials auf der Bit-Leitung BO kleiner als die Schwel!spannung VTH ist, dann wird der MOS-Transistor TR? nicht leitend gehalten, während das Potential des Knotenpunktes N2 auf einem Wert (VCC VTH) bleibt, wie durch ausgezogene Linie in Fig. 2F gezeigt. Da andererseits das Potential der Bit-Leitung B1 mit hoher Geschwindigkeit auf den Wert 0 V sinkt, wird der MOS-Transistor TR9 leitend, so daß das Potential des Knotenpunktes N3 auf den Wert 0 V absinkt, wie durch gestrichelte Linie in Fig. 2F gezeigt. Wenn danach ein der Hochziehklemme VPL zugeführtes Hochziehsignal <£PL auf einen hohen Wert eingestellt wird, wie in Fig. 2D gezeigt, wird, da in diesem Fall das Gate des MOS-Kondensators CO eine Spannung erhält, die hoch genug ist, um einen Kanalpfad zu bilden, und dieser Kondensator CO eine große Kapazität hat, das Potential des Knotenpunktes N2 über diesen MOS-Kondensator CO hochgezogen. Daraus folgt, daß das Potential am Knotenpunkt N2 auf einen Wert kommt, der höher als die Speisespannung VCC ist, wie in Fig. 2F gezeigt. Im Gegensatz dazu wird das Potential am Knotenpunkt N3 auf 0 V gehalten, da sich im MOS-Kondensator C1 kein Kanalpfad gebildet hat, und die elektrostatische Koppelkapazität des MOS-Kondensators C1 bleibt klein. Somit wird auch dann, wenn das Hochziehsignal <J>PL einen hohen Wert erhält, das Potential des Knotenpunktes

N3 nicht hochgezogen. Außerdem wird in diesem Fall, auch wenn das Potential des Knotenpunktes N3 nicht auf 0 V kommt und im MOS-Kondensator C1 eine invertierte Schicht ausgebildet ist, um eine ausreichend große elektrostatische Roppelkapazität zu erhalten, das Potential des Knotenpunktes N3 auf seinem niedrigen Wert gehalten und dann auf 0 V vermindert, da der MOS-Transistor TR9 leitend bleibt.

Auf diese Weise bleibt, wenn Datensignale "1" und "0" auf den Bit-Leitungen BO und B1 gelesen werden, der MOS-Transistor TR8 vollständig leitend, während der MOS-Transistor TR10 nicht leitend gehalten wird. Als Folge hat die aktive Hochziehschaltung 4 nur die Wirkung, das Potential auf der Bit-Leitung BO auf "1" zu bringen, während die aktive Hochziehschaltung 6 nicht arbeitend bleibt. Wenn die Daten '■0ⁿ und "1" auf den Bit-Leitungen BO und B1 ausgelesen werden» dann arbeitet die aktive Hochziehschaltung 6 und setzt das Potential der Bit-Leitung B1 auf "1", während die aktive Hochziehschaltung 4 im Nichtarbeitszustand bleibt.

Auf diese Weise wird der MOS-Transistor TR8 voll leitfähig und der MOS-Transistor TR10 voll gesperrt gehalten, wenn die Datensignale "1" und "0" auf den Leitungen BO und BI ausgelesen werden. Somit arbeitet nur die aktive Hochziehschaltung 4, um das Potential auf der Bit-Leitung BO auf "1" einzustellen, während die aktive Hochziehschaltung 6 nicht arbeitet. Wenn Datensignale "0" bzw. "1" auf den Bit-Leitungen BO bzw. BI ausgelesen werden, arbeitet die aktive Hochziehschaltung 6, um das Potential auf der Bit-Leitung B1 auf "1" zu bringen, während die aktive Hochziehschaltung 4 in Ruhezustand bleibt.

Nachdem die Potentiale auf den Bit-Leitungen BO und B1 auf die Werte VCC bzw. 0 V gebracht sind, werden auf diese Weise die MOS-Transistoren TRO und TR1 durch die Spaltenauswahlsignale TSO und TS1 vom Spaltendecodierer (nicht ge-

zeigt) leitend gemacht, so daß die Datensignale "0" und "1" auf den Bit-Leitungen BO und B1 von den I/O-Klemmen DO und D1 abgenommen werden.

Wie oben gesagt, werden die aktiven Hochziehkreise dazu verwendet, stabile und zuverlässige Datenlese/Schreib-Vorgänge in der dynamischen RAM-Schaltung zu bekommen, die mit speziell niedriger Speisespannung arbeitet.

Inzwischen dürfen die in integrierten Halbleiterschaltungen verwendeten Speisespannungen gewöhnlich Schwankungen von + 10 % haben. D.h., eine gewöhnliche integrierte Halbleiterschaltung muß so gestaltet sein, daß sie auch dann zuverlässig arbeitet, wenn die Speisespannung innerhalb einer Spanne von + 10 % schwankt. Wenn jedoch die in der dynamischen RAM-Schaltung gemäß Fig. 1 verwendeten aktiven Hochziehschaltungen 4 und 6 derartige Speisespannungsschwankungen erfahren, kann dies zu unerwünschten Auswirkungen auf die Speicherarbeitsfähigkeit der RAM-Schaltung führen.

Es sei angenommen, daß die Speisespannung VCC mit einem Wert VCH der Speisungsklemme VC in der dynamischen RAM-Schaltung der Fig. 1 zugeführt wird, und nachdem der Vorladevorgang durchgeführt ist, wird die Speisespannung von dem Wert VCH auf den Wert VCL ( < VCH) abgesenkt. In diesem Fall hat das Vorladesignal φΡ den Wert "1" und nimmt dann von (VCH + VTH) auf einen Wert (VCL + VTH) ab. Da jedoch das Vorladesignal φΡ auf einem Wert höher als VCL gehalten wird, werden die MOS-Transistoren TR2 und TR3 beide leitend, und die Potentiale der Bit-Leitungen BO und B1 sinken vom Wert VCH auf den Wert VCL ab. Da die Speisespannung VCC den Gates der MOS-Transistoren TR7 und TR9 zugeführt wird, bleiben diese auch dann gesperrt, wenn die Potentiale der Bit-Leitung BO und B1 den Wert VCL annehmen. Somit ändern sich die Potentiale der Knotenpunkte N2 und N3 nicht, sondern behalten den

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Wert (VCH - VTH). Wenn die Schwankungsgröße AVCC {= VCH VCL) der Speisespannung VCC größer als 2 VTH ist, werden die MOS-Transistoren TR8 und TR10 leitend, was dazu führt, daß die Potentiale der Bit-Leitungen BO und BI mit höherer Geschwindigkeit auf den Wert VCL absinken.

Als nächstes soll angenommen werden, daß nach Beendigung des Vorladevorgangs, d.h., während das Vorladesignal φΡ auf 0 V-Pegel gehalten wird, die Speisespannung VCC sich von VCH nach VCL ändert. Da auch in diesem Fall die MOS-Transistoren TR7 und TR9 gesperrt bleiben, werden die Potentiale der Knotenpunkte N2 und N3 auf (VCH - VTH) gehalten. Wenn in diesem Fall die Größe der Veränderung AVCC der Speisespannung VCC größer als 2 VTH ist, werden die MOS-Transistoren TR8 und TR10 leitend mit der Folge, daß die Potentiale der Bit-Leitungen BO und B1 auf VCL-Pegel absinken. Normalerweise wird unmittelbar nach Umstellen des Vorladesignals φΡ auf 0 V das Treibersignal φΒ auf 0 V gesetzt, um den Fühl- und Verstärkervorgang des verhältnisfrei arbeitenden Fühlerverstärkers 2 in Gang zu bringen. Es kann aus diesem Grunde geschehen, daß aufgrund der Verringerung der Potentiale auf den Bit-Leitungen BO und B1 auf den VCL-Pegel die Wirkung entfällt, da der Betrag der Potentialabsenkung auf den Bit-Leitungen BO und B1 genügend klein ist oder die Potentiale der Bit-Leitungen BO und B1 festgestellt und verzögert werden durch den verhältnislosen Fühlerverstärker 2.

Wie oben festgestellt, ändern sich, wenn die Speisespannung VCC von VCH auf VCL abnimmt, die Potentiale der Knotenpunkte N2 und N3 nicht, sondern werden auf dem Pegelwert(VCH VTH)gehalten. Es sei weiter nun angenommen, daß die Daten "1" aus der Speicherzelle MC-01 auf der Bit-Leitung BO und die Daten "0" aus der Leer speicher zelle DC-1 auf der Bit-Leitung B1 ausgelesen werden. In RAM-Schaltungen von 64 k-Bit Kapazität beträgt die Potential-Differenz zwischen den Bit-Leitungen BO und B1, die auf "0" und "1"-Pegel sind,

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gewöhnlich etwa 100 bis 200 mV. Wenn in dieser Zeit die Größe der Schwankung AVCC der Speisespannung VCC größer als 2 VTH ist, bleiben die MOS-Transistoren TR8 und TR10 leitend. Somit steigen die Potentiale der' Bit-Leitungen BO und B1, die von VCL-Pegel abgesenkt sind, wenn die Daten von der Speicherzelle MC-O1 und der Leerzelle DC1 ausgelesen werden, erneut nach VCL-Pegel an. Damit wird die Differenz zwischen den Potentialen der Bit-Leitungen BO und B1 kleiner als diejenige, die unmittelbar nach Beendigung des Datenauslesevorgangs herrscht. Wenn diese Potentialdifferenz so klein wird, daß sie von dem Fühlerverstärker 2 nicht mehr festgestellt werden kann, dann erfaßt der Fühlerverstärker 2 die Daten auch dann nicht, wenn das Treibersignal φΰ zu 0 V gemacht wird, um den Fühlerverstärker 2 in Arbeitszustand zu versetzen, was also eine Fehleroperation bedingt. Auch wenn aber in diesem Fall eine Potentialdifferenz zwischen den Bit-Leitungen BO und B1 vom Fühlerverstärker richtig festgestellt wird, wird eine lange Zeit benötigt, um diese Potentialdifferenz auf einen hinreichend großen Wert zu verstärken. Außerdem werden in diesem Fall die MOS-Transistoren TR8 und TR10 leitend gehalten, so daß das Potential des Knotenpunktes N1 entsprechend dem Verhältnis zwischen den Leitungswiderständen der MOS-Transistoren TR5 und TR10 bestimmt ist. Es nimmt deshalb eine lange Dauer in Anspruch, das Potential des Knotenpunkts NI auf "0"-Pegel zu bringen. Es ist deshalb in diesem Fall möglich, daß das Hochziehsignal <j>PL den Wert "1" annimmt, bevor das Potential des Knotenpunktes N3 auf einen so kleinen Wert abgesenkt ist, daß dadurch die oben genannte invertierte Schicht des MOS-Kondensators verschwindet. In diesem Fall ist das Potential des Knotenpunkts N3 auch hochgezogen mit der Folge, daß der Leitungswiderstand des MOS-Transistors TR10 klein gemacht ist wie auch der Leitungswiderstand des MOS-Transistors TR9. Daraus ergibt sich, daß der Zeitpunkt der Einstellung des Potentials am Knotenpunkt N1 auf "0" verzögert ist, und wenn in diesem Zustand

die MOS-Transistoren TRO und TR1 durch die Spaltenauswahlsignale CSO und CS1 leitend gemacht werden, fehlerhafte Daten aus den I/O-Klemmen DO und D1 ausgelesen werden können.

Wenn die Schwankung AVCC der Spannungsquelle VCC kleiner als 2 VTH ist, entstehen unmittelbar nach Einsatz des Verstärkung svor gangs keine Schwierigkeiten, da die beiden MOS-Transistoren TR8 und TR10 gesperrt bleiben. Ist jedoch das Potential der Bit-Leitung B1 beim VerStärkungεVorgang etwas abgesenkt, kann MOS-Transistor TR10 leitend werden, was wiederum zur oben genannten Fehloperation führt.

Ist der Auslesevorgang in einem Speicherzyklus, der unmittelbar auf die Änderung der Speisespannung VCC von VCH nach VCL folgt, richtig abgelaufen, dann bleiben die Potentiale der Knotenpunkte N2 und N3 auf (VCH - VTH) bzw. 0 V. Wenn das Treibersignal <j>D und das Vorladesignal φΡ auf "1" gesetzt wird, um einen Vorladevorgang für den nächsten Speieherzyklus durchzuführen, werden die beiden Bit-Leitungen BO und B1 auf VCL-Pegel gebracht und der Knotenpunkt N3 auf <VCL - VTH)-Pegel. Da in diesem Fall das Potential der Bit-Leitung BO von "0"-Pegel abweicht, bleibt der MOS-Transistor TR7 gesperrt, und das Potential des Knotenpunktes N2 wird weiterhin auf (VCH - VTH)-Pegel gehalten. Man nehme nun an, daß in diesem Zustand Daten, durch die die Bit-Leitungen BO und B1 auf "0" bzw. "1" gesetzt werden, aus der Speicherzelle MC-11 und der Leerzelle DCO ausgelesen werden. Wenn in diesem Fall die Schwankungsgröße AVCC grösser als 2 VTH ist, werden der MOS-Transistor TR8 leitend und der Transistor TR10 gesperrt. Dadurch wird die Bit-Leitung BO über MOS-Transistor TR8 auf VCL-Pegel geladen. Folglich wird die Potentialdifferenz zwischen den Bit-Leitungen BO und B1 schnell in solchem Maß verringert, daß sie durch den Fühlerverstärker 2 nicht festgestellt werden kann, was zu einer Fehleroperation Anlaß gibt. Auch wenn in diesem

Fall das Treibersignal φθ auf "O" gesetzt ist, bevor die Potentialdifferenz so klein wird, daß sie vom Fühlerverstärker 2 nicht festgestellt werden kann, können die Bit-Leitungen BO und B1 die Pegel "1" bzw. "0" erhalten, da die MOS-Transistoren TR8 und TRIO leitend bzw. gesperrt gehalten werden, dadurch wird leicht eine Fehleroperation bewirkt.

Wenn im obigen Fall der Betrag der Veränderung Δ VCC kleiner als 2 VTH ist, ergeben sich unmittelbar nach Beginn des Verstärkungsvorgangs des Fühlerverstärkers 2 keine Schwierigkeiten, da die MOS-Transistoren TR8 und TR10 beide gesperrt bleiben. Da jedoch der MOS-Transistor TR8 ein Gate-Spannung zugeführt erhält, die höher ist als die dem MOS-Transistor TR10 zugeführte, wird der MOS-Transistor TR8 früher leitend als MOS-Transistor TRIO, wenn die Potentiale der Bit-Leitungen BO und B1 sinken. Das bedeutet, daß das Potential der Bit-Leitung BO allmählich abnimmt, was eine Fehloperation bedingt. Wie oben erwähnt, wird das Potential des Knotenpunktes N2 oder N3 auf (VCH - VTH)-Pegel gehalten, auch wenn der Auslesevorgang normal im Anfangsspeicherzylkus ausgeführt wird, nachdem die Speisespannung VCC sich von VCH auf VCL geändert hat. Es wird aus diesem Grund schwierig, im anschließenden Speicherzyklus, Daten, die bezüglich der im Auslesevorgang des vorangehenden Speicherzyklus auf den Bit-Leitungen BO und B1 ausgelesenen Daten umgekehrt sind, richtig auszulesen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen aktiven Hochziehkreis zu schaffen, der durch Schwankungen der Speisespannung kaum beeinflußt wird.

Erfindungsgemäß wird eine aktive Hoc.hziehschaltung geschaffen, die kapazitive Mittel enthält, welche auf einer Seite mit einer Eingangsklemme für den Empfang eines Hochziehsignals verbunden sind, ferner einen ersten MOS-Transistor,

dessen Strompfad zwischen die andere Seite der kapazitiven Mittel und einer Signalleitung, die während einer Vorladeperiode auf den Speisespannungspegel aufgeladen wird, einem zweiten MOS-Transistor, dessen Strompfad zwischen eine Speisespannungsklemme und die Signalleitung geschaltet ist, während das Gate mit einem Verbindungspunkt zwischen den kapazitiven Mitteln und dem ersten MOS-Transistor Verbindung hat, und Steuermitteln zum Zuführen einer Spannung zum Gate des ersten MOS-Transistors, die während der Vorladeperiode einen höheren Wert hat als die Summe der Speisespannung und der Schwellspannung des ersten MOS-Transistors und nach Ablauf der Vorladeperiode praktisch auf den Wert der Speisespannung gebracht wird.

Die Zeichnung zeigt im einzelnen in

Fig. 1 eine dynamische RAM-Schaltung mit

aktiver Hochziehschaltung nach dem

Stand der Technik; 20

Fig. 2A bis 2F Signalverläufe zur Erläuterung

der Funktion der RAM-Schaltung

aus Fig. 1 ;

Fig. 3 eine dynamische RAM-Schaltung mit

einem aktiven Hochziehschaltkreis in einer Ausführungsform der Erf indung; und

Fig. 4A bis 4H Signalverläufe zur Erläuterung der

Arbeitsweise der RAM-Schaltung aus Fig. 3.

Die RAM-Schaltung der Fig. 3 enthält eine aktive Hochziehschaltung in Gestalt eines Ausführungsbeispiels der Erfindung. Die nachfolgend aufgeführten Schaltungsabschnitte sind denen der Fig. 1 gleich, nämlich der dynamische, ver-

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hältnislose Fühlerverstärker 2 mit Flip-Flop-Schaltung/ die Bit-Leitungen BO und B1, die an die bistabilen Ausgangsklemmen NO und N1 der Flip-Flop-Schaltung angeschlossen sind, eine Leerzelle DCO und eine Anzahl von N-Spei~ eherzellen MC-O1 bis MC-ON, die mit der Bit-Leitung BO verbunden sind, sowie eine Leerzelle DC1 und eine Anzahl von N Speicherzellen MC-11 bis MC-1N, die mit der Bit-Leitung BI verbunden sind. Die RAM-Schaltung enthält außerdem aktive Hochziehleitungen 14 und 16, die mit den Bit-Leitungen BO bzw. B1 verbunden sind, und eine Steuerschaltung 18 für die Steuerung dieser aktiven Hochziehschaltungen 14 und

Die aktive Hochziehschaltung 14 wird durch einen MOS-Kondensator CO, der zwischen eine Hochziehklemme VPL und einen Knotenpunkt N2 gelegt ist, einen MOS-Transistor TR11, dessen Gate mit der Steuerschaltung 18 und dessen Strompfad zwischen den Knotenpunkt N2 und die Bit-Leitung BO geschaltet ist, und einen MOS-Transistor TR8, dessen Gate mit dem Knotenpunkt N2 und dessen Strompfad zwischen eine Speiseklemme VC und die Bit-Leitung BO geschaltet ist, gebildet. Die aktive Hochziehschaltung 16 wird durch einen MOS-Kondensator C1, der zwischen der Hochziehklemme VPL und einem Knotenpunkt N3 liegt, einen MOS-Transistor TR12, dessen Gate mit der Steuerschaltung 18 verbunden ist und dessen Strompfad zwischen dem Knotenpunkt N3 und der Bit-Leitung B1 liegt, und einen MOS-Transistor TR10, dessen Gate mit dem Knotenpunkt N3 verbunden ist und dessen Strompfad zwischen der Speisungsklemme VC und der Bit-Leitung B liegt, gebildet. Die Steuerschaltung 18 wird durch einen MOS-Transistor TR13, dessen Gate und Drain mit der Speisungsklemme VC verbunden sind, einen Kondensator C2 zwischen einem Source-Anschluß des Transistors TR13 und einer Steuerklemme VB, welcher ein Steuersignal φΒ von einem Steuersignalgenerator (nicht gezeigt) zugeführt wird, einen MOS-Transistor TR14, dessen Gate mit der Source-Klemme des MOS-Transistors TR13 und dessen Drain-Anschluß mit der Speisungsklemme VC verbunden ist, und einen Kondensator C3

zwischen Source des Transistors TR14 und einer Vorladeklemme VP gebildet. Die Source-Elektrode des MOS-Transistors TR14 ist als Ausgangsklemme mit den Gates der MOS-Transistoren TR11 und TR12 verbunden. 5

Die Funktionsweise der RAM-Schaltung nach Fig. 3 wird in Verbindung mit den Figuren 4A bis 4H erläutert.

Wenn das Vorladesignal φΡ, das in Fig. 4A gezeigt ist, einen niedrigen Wert hat und das der Steuerklemme VB zugeführte Steuersignal φΒ gemäß Fig. 4E einen hohen Wert hat, dann erhält das Gate des MOS-Transistors TR14 eine Gate-Spannung, die höher als (VCC + VTH) ist, so daß ein Ausgangssignal der Größe VCC, wie in Fig. 4F gezeigt, von der Steuerschaltung 18 erzeugt wird. Wenn danach das Steuersignal φΒ auf einen niedrigen Wert und das Vorladesignal φΡ auf einen hohen Wert eingestellt werden, wird ein Ausgangssignal größer als (VCC + VTH) von der Steuerschaltung 18 hervorgebracht. Dieses H-Pegel-Signal wird solange auf hohem Wert gehalten, bis das Vorladesignal φΡ auf einen niedrigen Wert gesetzt wird. Somit sind während der Vorladeperiode die MOS-Transistoren TR11 und TR12 leitend, was dazu führt, daß die Potentiale der Knotenpunkte N2 und N3 den VCC-Pegel halten.

Wenn der Auslesevorgang durchgeführt wird, wird das Vorladesignal φΡ auf niedrigen Wert gesetzt, wie in Fig. 4A gezeigt. Somit wird den Gates der MOS-Transistoren TR11 und TR12 eine Ausgangsspannung des Wertes VCC zugeführt, so daß der Auslesevorgang in derselben Weise wie in der RAM-Schaltung der Fig. 1 durchgeführt wird. D.h., ein Wortausgangssignal von hohem Pegelwert, wie in Fig. 4B gezeigt, wird anschließend den ausgewählten Wortleitungen zugeführt, und das Treibersignal φθ wird auf einen niedrigen Wert gesetzt, wie in Fig. 4C gezeigt. Man nehme nun an, daß Daten "1" von der Speicherzelle MC-01 ausgelesen werden. Die Potentiale der Bit-Leitungen BO und B1 werden dann auf "1"

bzw. "O" gesetzt, wie in Fig. 4F durch ausgezogene b2W. gestrichelte Linie gezeigt. In diesem Fall werden die MOS-Transistoren TR11 und TR12 gesperrt bzw. leitend, und die Knotenpunkte N2 und N3 nehmen die Pegel "1" bzw. "0" an, wie ausgezogen oder gestrichelt in Fig. 4H gezeigt. Wenn in diesem Zeitpunkt das Hochziehsignal φΡΙ/ auf H- gesetzt wird, wie in Fig. 4D gezeigt, wird das Potential am Knotenpunkt N2 durch die elektrostatische kapazitive Kopplung des MOS-Kondensators hochgezogen und wird höher als VCC, wie ausgezogen in Fig. 4H dargestellt. Da andererseits das Potential am Knotenpunkt N3 "0" ist, wird es auch dann auf "0" gehalten, wenn das Hochziehsignal <j)PL auf H-Pegel erhöht wird.

Auf diese Weise sind die Potentiale der Bit-Leitungen BO und B1 stabil auf die Werte VCC bzw. 0 V festgelegt, und anschließend werden gemäß den Spaltenauswahlsignalen CSO und CS1 vom Spaltendecodierer (nicht gezeigt) die "1" und "O"-Pegelsignale auf den Bit-Leitungen BO und B1 von den I/ O-Klemmen DO und D1 ausgelesen.

Es soll nun angenommen werden, daß während der Funktion der RAM-Schaltung in FIg. 3 die Speisespannung VCC sich von dem hohen Wert VCH auf einen niedrigen Wert VCL ändert.

Da während der Vorladeperiode die Gates der MOS-Transistoren TR11 und TRI2 mit einer Spannung, die höher als (VCC + VTH) ist, versorgt worden sind, werden die Potentiale der Knotenpunkte N2 und N3 auf VCH-Pegel gehalten vor der Schwankung der Speisespannung VCC. Da die MOS-Transistoren TRII und TR12 beide leitend bleiben, auch nachdem die Speisespannung VCC sich nach VCL verändert hat, nehmen die Potentiale der Knotenpunkte N2 und N3 den Wert VCL an. Auf diese Weise sind die Potentiale der Punkte N2 und N3, den Potentialen der Bit-Leitungen BO und B1 folgend, eingestellt, welche sich mit der Speisespannung ändern.

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Wie oben festgestellt, wird in der RAM-Schaltung während der Vorladeperiode die Spannung (VCC + VTH) den Gates der MOS-Transistoren TR11 und TRl2 zugeführt, die folglich leitend werden. Daraus ergibt sich, daß die Potentiale an den Punkten 132 und N3 nicht auf (VCH - VTH) bleiben. Es tritt also in der Schaltung nach Fig. 3 das Problem, das sich in der Schaltung nach Fig. 1 eingestellt hat, nicht auf.

Wenn am Ende der Vorladeperiode das Vorladesignal φΡ auf "0" gesetzt wird, wird auch dann, wenn die Größe der Änderung AVCC der Speisespannung VCC mehr als 2 VTH beträgt, wodurch das Potential auf den Bit-Leitungen BO und B1 auf VCL-Pegel abnimmt, die RAM-Schaltung gemäß der Erfindung überhaupt nicht durch diese Spannungsänderung beeinflußt. Dies hängt, wie bei der Beschreibung der Funktion der RAM-Schaltung nach Fig. 1 festgestellt, damit zusammen, daß der Fühl- und Verstärkungsvorgang des verhaltnislosen Fühlerverstärkers 2 vor oder unmittelbar nach der Schwankung der Speisespannung beginnt, so daß die Potentiale auf den · Bit-Leitungen BO und B1 hinreichend verstärkt werden können oder sich nicht in einem großen Ausmaß ändern.

Im Speicherzyklus, in dem oder vor welchem die Speisespannung sich ändert, werden die Potentiale der Punkte N2 und N3 praktisch gleich denen auf den Bit-Leitungen BO bzw. B1, so daß die RAM-Schaltung nach Fig. 3 unabhängig von den Schwankungen der Speisespannung stabil arbeitet.

Auch wenn im Speicherzyklus, innerhalb dessen oder vor welchem die Speisespannung sich ändert, die Potentiale der Punkte N2 und N3 auf bestimmten Werten gehalten werden, werden die Transistoren TR11 und TR12 während der Vorladedauer, die sich an diesen Speicherzyklus anschließt, leitend gemacht mit der Folge, daß die Potentiale der Knotenpunkte N2 und N3 im wesentlichen gleich den Potentialen

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auf den Bit-Leitungen BO und B1 werden. Dadurch wird der AusleseVorgang in einem nachfolgenden Speicherzyklus durch die Spannungsveränderung überhaupt nicht beeinflußt. Wenn die Speisespannung VCC sich von VCL nach VCH verändert hat, dann ändert sich das Ausgangssignal von der Steuerschaltung 18 als Folge dieser Änderung der Speisespannung. Es tritt also damit keine Schwierigkeit auf, wie auch bereits bei der RAM-Schaltung der Fig. 1.

Die Erläuterung der Erfindung erfolgte anhand des obigen Ausführungsbeispiels, ist jedoch auf dieses nicht begrenzt. Z. B. kann in einer dynamischen RAM-Schaltung, die mit einer Speisespannung von + 5 V betrieben wird, ein Abfall im Pegel des "1"-Signals auf den I/Q-Leitungen (nicht gezeigt), die mit den Anschlüssen DO und D1 verbunden sind, ein Problem bedeuten. In diesem Fall ist es möglich, an diese I/O-Leitungen aktive Hochziehschaltungen wie im Falle der Fig. 3 anzuschließen.

Es ist auch möglich_f die aktive Hochziehschaltung gemäß der Erfindung mit einer anderen Halbleiterschaltung zu betreiben als mit der dynamischen RAM-Schaltung, um ein Signal auf einer Signalleitung hochzuziehen.

Claims (3)

1. 37 552

   TOKYO SHIBAÜRA DENKI KABÜSHIKI KAISHA Kawasaki-shi / JAPAN

   Aktiver Hochziehkreis

   Patentansprüche

   MJ Aktive Hochziehschaltung, die eine Speisungsklerame aufweist, der eine Speisespannung zugeführt wird, eine mit einem Hochziehsignal gespeiste Eingangsklemme, einen Kondensator, der mit einer Seite mit der Eingangsklemme verbunden ist, einen ersten MOS-Transistor, dessen Strompfad zwischen der anderen Seite des Kondensators und einer Signalleitung liegt, die während einer Vorladeperiode mit dem Wert der Speisespannung vorgeladen ist, und einen zweiten MOS-Transistor, dessen Strompfad zwischen der Speisespannungsklemme und einer Signalleitung liegt, und dessen Gate mit einem Knotenpunkt zwischen dem Kondensator und dem ersten MOS-Transistor verbunden ist, gekennzeichnet durch weitere Steuermittel (18), um dem Gate des ersten MOS-Transistors (TR11; TR12) eine Spannung zuzuführen, die während der Vorladeperiode auf einem höheren Wert als die Summe aus Speisespannung (VCC) und Schwellspannung (VTH) des ersten MOS-Transistors (TR11; TR12) ist, und die nach Beendigung der Vorladeperiode auf dem Wert der Speisespannung (VCC) gehalten wird. .
2. 2. Schaltung nach Anspruch 1,

   dadurch gekennzeichnet,

   daß der Kondensator (CO; CD ein MOS-Kondensator ist.
3. 3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet,

   daß die Steuermittel (18) aus einem dritten MOS-Transistor (TR13), dessen Gate und Drain mit der Speisungsklemme (VC) verbunden sind, einem Kondensator (C2), der mit einer Seite mit der Source-Elektrode des dritten MOS-Transistors. (TR13) verbunden ist und ein Steuersignal an der anderen Seite zugeführt erhält, einem vierten MOS-Transistor (TR14), dessen Gate mit der Source-Elektrode des dritten MOS-Transistors (TR13) und dessen Source-Elektrode mit dem Gate des ersten MOS-Transistors {TR11; TR12) verbunden ist, während seine Drain-Elektrode an der Speisungsklemme (VC) liegt, und einem Kondensator (C3) besteht, der mit einer Seite mit der Source-Elektrode des vierten MOS-Transistors (TR14) verbunden ist und an seiner anderen Seite ein Vor* ladesignal zugeführt erhält.