DE3007155C2 - Speichervorrichtung - Google Patents

Description

tische Speicherzellenanordnung mit Speicherzellen 11, 12, 21 und 22, Adreß-Signalleitungen Xi, X 2, Yi und YI, Bitleitungen Ao, Ai. A» und Ai sowie Obertragungs-MISFETs Q₃₀, Qn, Qao und <?₄i auf. Die Bit-Leitungen werden durch P-Kanal-MISFETs Q₁₀, Qn, Qx und Q₂X als Lastelemente abgeschlossen, wobei deren Gateelektroden mit Erdpotential (GND) verbunden sind.

Wenn die Bit-Leitungen derartig abgeschlossen s^;nd, so ist für die pit-Leitung eine relativ lange Zeit erforder-Hch, um sie vom Schreibmodus zum Lesemodus zurückzustellen. Dies führt bei einer Verlängerung der Zugriffszeit der Speichervorrichtung zu einem verzögerten Zugriff. Der Grund dafür wird nun anhand von F i g. 2 näher beschrieben. Es wird angenommen, daß bei is einem hohen Pegel der Datenbusleitung Ai und der Bit-Leitungen A₁₀ oder Ao die Daten in den Speicherzellen den logischen Zustand »0« haben, während bei einem hohen Pegel der Datenbusleitung D\ und der Brt-Leitungen Ai oder Ai die Speicherzellen den logisehen Pegel »1« haben. Es wird weiter angenommen, daß zum Zeitpunkt f=7"ein Schreibfreigabesignal WE als externer Schreibbefehl von einem Schreibmodus (»0«) zu einem Lesemodus (»1«) umgeschaltet wird und daß vor dem Zeitpunkt /= Γ»0« in der Speicherzelle 11 eingeschrieben ist In diesem Fall befindet sich die Bit-Leitung A1 auf niedrigem Pegel. Wenn sofort nach dem Einschreiben einer »0« in die Speicherzelle 11 (nach /= T) eine »1« aus der Speicherzelle 21 ausgelesen wird, so hat die Kurvenform (Ao. Ai) dieses durch die durchgezogene Linie dargestellten Ausgangssignals eine Verzögerung von At Sekunden gegenüber der Kurvenform eines durch die gestrichelte Linie dargestellten Signals einer »0« auf der Bit-Leitung Ai, von dem angenommen wird, daß es aus der Zelle 11 ausgelesen wird. Die Ursache der Verzögerung liegt darin, daß der niedrige Pegel der Bit-Leitung Ai bei dem durch die durchgezogene Linie dargestellten Einschreiben einer »0« viel niedriger ist als Dei dem durch die gestrichelte Linie dargestellten Auslesen einer »0«. Wenn ein Lesezyklus einem Schreibzyklus folgt, so ist die Zugriffszeit länger als wenn der Schreibzyklus oder der Lesezyklus dem Lesezyklus folgt. Dieser langsame Zugriff bestimmt im wesentlichen die gesamte Zugriffszeit der Speichervorrichtung. Um diesen Nachteil zu vermeiden, muß die Bit-Leitung, bis die Pegel der Adreß-Signale bestimmt werden, vom niedrigen Pegel vor dem Zeitpunkt t = T (D\ 1: durchgezogene Linie in F i g. 2) mindestens auf den niedrigen Pegel (D\\: gestrichelte Linie in Fig.2) des Lesezyklus angehoben bzw. zurückgestellt werden. Es ist daher erforderlich, die Pegelrückstellung dadurch zu beschleunigen, daß die Größe der als Lastelemente dienenden MlSFETs Qio, Qu, Q20 und φι erhöht wird, wodurch ihre Impedanz vermindert wird. Wenn die Impedanz auf diese Weise vermindert wird, so ist es erforderlich, die Ansteuerfähigkeit der mit den Datenbusleitungen Do und A verbundenen Datenschreib-Treiberschaltung (nicht dargestellt) entsprechend dem Ausmaß der Erhöhung der Lastelemente zu erhöhen und die Impedanz der MISFETs Q30, Qa, Qw und (?4i zu vermindern, um die Schreiboperation zu realisieren. Kurz gesagt hat die Vergrößerung der Last-FETs eine Vergrößerung der Chipfläche zur Folge, was bei einer integrierten Schaltung unerwünscht ist.

Eine Ausführungsform der erfindungsgemäßen Speichervorrichtung wird nun anhand der Fi g. 3 bis 10 näher beschrieben.
Wie aus F i g. 3 zu ersehen ist werden einem Adreßlnverter 10 Adreß-Eingangssignale mit η Bits zugeführt um bezüglich der Adreß-Eingangssignale _wahre und komplementäre Adreß-Signale Au Af, A₂, A₂;...; A_n, A_n zu erzeugen. Diese Adreß-Signale werden zum Teil einem X-Decoder 11 zugeführt Der Λί-Decoder 11, der beispielsweise die Form eines NOR-Glieds aufweist, wählt entsprechend der angelegten Adreß-Signale eine der Wortleitungen Xt-Xi aus. Die übrigen Adreß-Signale werden einem y-Adreß-Decoder 12 zur Auswahl einer der Y-Auswahlleitungen Yi — Y, zugeführt, um an die ausgewählte Leitung einen ausgewählten Pegel anzulegen. Die Bit-Leitungen Ai und Ä sind mit den Speicherzellen Cn — Cn verbunden. Die Bit-Leitung Ai ist über P-Kanal-Transistoren Qn und Q₃₂ mit einer SpannungsqueIle_Vcc verbunden. In ähnlicher Weise ist die Bit-Leitung Ai über P-Kanal-Transistoren Q₃₃ und Q₃A mit der Spannungsquelle Vcc verbunden. Die Bit-Leitungen Ai und Ai sind jeweils über N-Kanal-Übertragungs-Transistoren Q39 und Qa₀, deren Gateelektroden mit der K-Auswahlleitung Pj verbunden sind, mit Schreib-Busleitungen WB und WB verbunden, die mit einer Schreibschaltung 14 gekoppelt sind. Der Leseverstärker Si, der die Eingangssignale von den Bit-Leitungen A und A empfängt, wird entsprechend dem Signalpegel der Y-Auswahlleitung Yt freigegeben um die Eingangssignale auf den Bit-Leitungen Ai und JDi zu verstärken. Das vom Verstärker Si verstärkte Signal wird an die Lese-Busleitungen RB und ~R~B übertragen, die mit einer Ausgangsschaltung 15 verbunden sind. Bei einem niedrigen Pegel eines Schreib-Befehlsignals WE wird der Speicher so gesteuert, daß eine Schreiboperation durchgeführt wird, während bei einem hohen Pegel des Signals WE eine Leseoperation durchgeführt wird. Eine Steuerschaltung 13 erzeugt bei Empfang des Schreib-Befehlsignals WE ein Schreib-Freigabesignal WE1 mit niedrigem Pegel. Das Schreib-Freigabesignal WEl wird einer Schreibschaltung 14 zugeführt Die Steuerschaltung 13 erzeugt außerdem ein Lese-Freigabesignal RE, das der Ausgangsschaltung 15 zugeführt wird.

Das Lese-Freigabesignal RE ist ein Signal mit aktivem hohen Pegel, um die Ausgangsschaltung 15 zu betätigen, wenn sich das Signal RE auf hohem Pegel befindet. Ein Ein-/Ausgangsanschluß I/O ist mit der Schreibschaltung 14 und der Ausgangsschaltung 15 verbunden. Die Transistoren Q₃₂ und Qn sind an ihren Gateelektroden^ geerdet und immer leitend. Ein Schreibendesignal VVT? wird den Gateelektroden der Transistoren Qu und Q34 zugeführt Das Schreibendesignal WR weist einen niedrigen Pegel auf, um die Transistoren Qn und Qu leitend zu machen, wenn eine Änderung vom Schreibzustand zum Lesezustand auftritt. So wird insbesondere das Schreibendesignal sofort auf niedrigen Pegel gebracht, nachdem das Signal WE sich vom niedrigen zum hohen Pegel geändert hat.

Die den Lastelementen der herkömmlichen Speicher entsprechenden Transistoren Qi₂ und Qn können einen kleineren Leitwert aufweisen als ö>e herkömmlichen Lastelemente. Bei den Transistoren Q₃₂ und Qn ist es ausreichend, wenn diese den Leckstrom der Bit-Leitung auf der hohen Pegelseite unter stationärer Bedingung kompensieren können. Die Transistoren Qn und Qu, die einen höheren Strom als die Transistoren Qs₂ und (?33 leiten können, können den Pegelausgleich der Signale auf den Bit-Leitungen A, Ä schnell dadurch ausgleichen, daß sie im Übergangszustand von der Schreibzur Leseoperation leiten.

Der Aufbau einer in der SDeichervorrichtune nach

Fig.3 verwendeten Speicherzelle ist in Fig.4 dargestellt. Danach ist die Speicherzelle vom C-MOS-Typ. Ein Inverter mit einem P-Kanal-Transistor Qw und einem N-Kanal-Transistor Q45 und ein weiterer Inverter mit einem P-Kanal-Transistor Q₄₈ und einem N-Kanal-Transistor Q46 sind an ihren Ein- und Ausgängen kreuzweise miteinander verbunden. Zwischen den Drainelektroden der Transistoren Q45 und Q^ und den Bit-Leitungen D und D sind N-Kanal-Übertragungs-Transistoren Qas und <?44 angeordnet, deren Gateelektroden mit einer Wortleitung Xk verbunden sind.

Anhand von F i g. 5 wird die Steuerschaltung 13 beschrieben. Das Schreibbefehlssignal TPEwird einer Reihenschaltung aus den Invertern 21 bis 24 zugeführt. Ein Inverter 22 in der zweiten Stufe erzeugt ein Schreibfreigabesignal WE1. Das Ausgangssignal 100a des Inverters 21 wird dem einen Eingang eines NOR-Glieds 25 sowie einem Inverter 27 zugeführt, um von diesem ein Lese-Freigabesignal RE abzunehmen. Das Ausgangssignal 1006 des Inverters 24 wird dem anderen Eingang des NOR-Glieds 25 zugeführt. Das Ausgangssignal 100c des NOR-Glieds 25 wird über einen Inverter 26 als Schreibendesignal WR den Gateelektroden der Transistoren Q₃U Qu, (?35 und Q₃₆ zugeführt

Die Betriebsweise der Steuerschaltung 13 wird anhand von Fig.9 näher beschrieben. Wenn sich das Schreibbefehlssignal WE vom niedrigen Pegel zum hohen Pegel ändert, um eine der Schreiboperation folgende Leseoperation zu bewirken, so ändert sich das Ausgangssignal 100a des Inverters 21 vom hohen Pegel zum niedrigen Pegel, und zwar nach einer Verzögerungszeit Γι im Inverter 21. Nach einer Verzögerung T₂ in den Invertern 22 bis 24 ändert sich das Ausgangssignal des Inverters 24 vom niedrigen Pegel zum hohen Pegel. Während der Zeitdauer T₂, während der die Ausgangssignale 100a und 1006 sich beide auf niedrigem Pegel befinden, befindet sich das Ausgangssignal 100c des NOR-Glieds 25 auf hohem Pegel. Das Ausgangssignal 100c wird dann durch den Inverter 26 invertiert, um als Schreibendesignal WR mit einem niedrigen Pegel während der Zeitdauer T₂ zu dienen. Die aktive Zeitdauer des Signals WR entspricht der Summe der Verzögerungen der Inverter 22 bis 24 und ist etwa gleich 15—30nsec. Auf diese Weise wird das Schreibendesignal WR sofort nach dem Ende der Schreiboperation erzeugt Erfindungsgemäß wird die Zeitdauer T₂ vorzugsweise im wesentlichen gleich einer Zeitkonstante gewählt, die durch die Widerstandswerte der Transistoren Qiu Qm. Qn und Qn und die Kapazitätswerte der Bit-Leitungen Di. D\;...; D, und D, bestimmt wird. Bei der dargestellten Schaltung können die Inverter 21 bis 27 und das NOR-Glied 25 eine C-MOS-Struktur aufweisen.

F i g. 6 zeigt die Schaltungsstruktur der Leseverstärker S] bis Si. Jeder Leseverstärker weist einen Differenzverstärker auf. In der dargestellten Ausführungsform sind jeweils P-Kanai-Lasttransistoren Q49 und Q₅₀ den Differenz-Eingangstransistoren Qn bis Q54 in jeder Anordnung gemeinsam und die Lese-Busleitungen RB und ÄS sind jeweils mit den gemeinsamen Verbindungspunkten verbunden. Die Differenzeingangstransistoren Qs_x und Qi₂ werden nur dann freigegeben, wenn der Endkanaltransistor <?₅₅ durch einen hohen Pegel auf der y-Auswahlleitung Y_x leitend gemacht wird. Zu diesem Zeitpunkt tasten dieseJTransistoren die Signalpegel der Bit-Leitungen D₁ und Ä ab und übertragen die abgetasteten Signalpegel auf die Lese-Busleitungen RB und F i g. 7 zeigt die Schaltungsstruktur der Schreibschaltung 14. Die dem Ein-/Ausgangsanschluß I/O zugeführten Schreibdaten werden über Inverter 31 und 32 verstärkt und dann einem NOR-Glied 33 sowie übei¹ einen Inverter 35 einem NOR-Glied 36 zugeführt, denen je¹ weils auch das Schreibfreigabesignal WE1 zugeführt wird. Das Ausgangssignal des NOR-Glieds 33 wird über einen Inverter 34 verstärkt und als erstes Schreibdatum einer Schreib-Busleitung WB zugeführt. Das Ausgangssignal des Inverters 32 wird durch einen Inverter 35 im Pegel invertiert, einem NOR-Glied 36 zugeführt das das Schreibfreigabesignal WE1 empfängt, und über einen Inverter 37 als zweites Schreibdatum an eine Busleitung WB abgegeben. Es ist hier anzumerken, daß das Datum am Ein-/Ausgang I/O nur dann an die Schreib-Busleitung WB und WB weitergegeben wird, wenn das Schreibfreigabesignal WE1 einen niedrigen Pegel besitzt. Auf diese Weise werden wahre und komplemen* täre Schreibdaten ausgegeben.

F i g. 8 zeigt das Schaltbild der Ausgangsschaltung 15. P-Kanal-Transistoren Q57 und Qsa sowie N-Kanal-Tränsistoren Q& und <?60. deren Gateelektroden mit den Lese-Busleitungen RB und ~R~B verbunden sind, bilden eine erste Verstärkerstufe, wenn ein Transistor Qn durch einen hohen Pegel des Lesefreigabesignals RE leitend gemacht wird. Das Ausgangssignal des Differenzverstärkers der ersten Stufe wird einem Differenzverstärker der zweiten Stufe zugeführt Der Differenzverstärker der zweiten Stufe weist P-Kanal-Transistoren Qs_x bis ζ>64, N-Kanal-Transistoren (?es und Qm für den Differenzeingang und einen N-Kanal-Transistor Q72 auf. Der Differenzverstärker der zweiten Stufe wird betätigt, wenn der Transistor Q72 in Abhängigkeit von einem hohen Pegel des Lesefreigabesignals RE leitend gemacht wird. Gleichzeitig werden die Transistoren Ott und (?64 leitend, um einen großen Laststrom zu liefern. Das Ausgangssignal des Differenzverstärkers der zweiten Stufe wird dem Ein-/Ausgangsanschluß I/O über eine C-MOS-Gegentakt Ausgangsschaltung zugeführt die aus den Transistoren <?67 bis Q₇₀ besteht. Die Ausgangsschaltung 15 ist nur dann in Betrieb, wenn das Signal RE sich auf hohem Pegel befindet, um Lesedaten dem Ein-/Ausgangsanschluß I/O zuzuführen. Befindet sich das Signal RE auf dem anderen, das heißt dem niedrigen Pegel, so machen die Transistoren Qn und Qn die Transistoren Q₆g bzw. Q₆₁ nicht leitend, so daß der Ein-/Ausgangsanschluß I/O von der Ausgangsschaltung 15 getrennt ist

Die Betriebsweise der erfindungsgemäßen Speichervorrichtung wird nun anhand von F i g. 10 beschrieben. Der niedrige Pegel des Signals WE wird bis zum Zeitpunkt f= T beibehalten und die Speicherzelle Cn wird durch den hohen Pegel auf der Wortleitung X1 und den hohen Pegel auf der V-Auswahlleitung Y1 gewählt. Unter dieser Bedingung wird eine »0« in die Speicherzelle Cn eingeschrieben und die Bit-Leitung D_x wird zu diesem Zeitpunkt auf hohem Pegel gehalten, während die Bit-Leitung D_x auf tiefem niedrigen Pegel gehalten wird. Zum Zeitpunkt T wird das Signal WE vom niedrigen zum hohen Pegel verschoben, so daß der Betriebsriiodus der Speichervorrichtung in den Lesemodus geändert wird. Im Lesemodus ändert sich die Wortleitung X1 auf hohen Pegel und die eine »1« speichernde Speicherzelle Ci/soll ausgewählt werden. Zu diesem Zeitpunkt unmittelbar nach Beendigung des Schreibmodus, kommt das Signal WR auf niedrigen Pegel, um die Lasttransistoren Qiu @34, Qi5 und QiS einzuschalten, so daß die Bit-Leitung 75|, die auf dem tiefen niedrigen Pegel (durch eine

durchgezogene Linie dargestellt) gehalten wurde, steil auf den hohen Pegel ansteigt, wodurch die Bit-Leitungen D\ und D\ sofort auf einen ausgeglichenen Pegel gebracht werden. Damit befindet sich die Speichervorrichtung im Lesemodus und die Bit-Leitung D\ nimmt dann niedrigen Pegel an, der höher ist als der oben erwähnte tiefe niedrige Pegel, wie es durch eine gestrichelte Linie dargestellt ist, entsprechend der »1« in der Speicherzelle Qi. In diesem Zusammenhang wird der niedrige Pegel der Bit-Leitung im Lesemodus auf den Erdpegel gezogen, und zwar lediglich durch den Transistor der Speicherzelle, dessen Impedanz höher ist als die der Schreibschaltung und damit höher als im Schreibmodus. Dies hat zur Folge, daß die Pegeländerung der Bit-Leitung vom Einschreiben einer »0« zum Auslesen einer »1« viel größer ist als die Pegeländerung beim Auslesen einer »0« (durch die gestrichelte Linie von ~D\ in F i g. 10 dargestellt) zum Einlesen einer »1«. Dies war der Grund, warum die Zugriffszeit zur Speicherzelle verzögert wird.

Andererseits wird bei der Erfindung der Signalpegel der Bit-Leitung, insbesondere der Bit-Leitung mit niedrigem Pegel, am Ende des Schreibmodus schnell angehoben, um sofort einen ausgeglichenen Zustand zu erhalten. Auf diese Weise wird die Speichervorrichtung sofort in einen lesebereiten Zustand gebracht. Damit ermöglicht die Erfindung einen Zugriff zur Speichervorrichtung mit hoher Geschwindigkeit. Zusätzlich wird bei der erfindungsgemäßen Speichervorrichtung der Strom der Lasttransistoren (Q32, Q33, <?36 und Q37), die immer leitend sind, klein gehalten, wodurch sich eine große Einsparung beim Stromverbrauch ergibt.

Bei der obigen Ausführungsform können die P-Kanal-MISFETs Qn bis Qw nach Fig.3 durch N-Kanal-MiSFETs ersetzt werden, wie es in Fig. 11 dargestellt ist. In diesem Fall hat das Gate-Signal des N-Kanal-MISFETs QiOOA eine zum Schreibendesignal nach Fig.3 entgegengesetzte Phase. Dieses Signal mit entgegengesetzter Phase wird mit VVT? gekennzeichnet.

Die Erfindung kann unter Verwendung von N-Kanal-MISFETs sowohl des Anreicherungs- als auch des Verarmungstyps realisiert werden.

Wie aus dem obigen ersichtlich ist, wird durch die Erfindung eine wirkungsvolle statische Halbleiterspeichcrvorrichtung geschaffen.

Hierzu 7 Blatt Zeichnungen

Claims (3)

1 2 wurde. Auch wenn das Bitleitungspaar, das einen Patentansprüche: Schreibpegel mit einem logischen Datum aufweist, auf einen Lesepegel mit einem anderen logischen Datum

1. Speichervorrichtung mit Bitleitungen, über wel- antwortet, so ergibt sich erfahrungsgemäß eine große ehe die in eine ausgewählte Speicherzelle einzu- 5 Pege'änderung, die zu einer Verlängerung der Zugriffsschreibende logische Information während des zeit führt Das Problem kann unter Verwendung von Schreibzyklus und die aus der Speicherzelle auszule- Lastelementen mit einem großen Leitwert für das Bitleisende logische Information während des Lesezyklus tungspaar gelöst werden, um die zum Ausgleich des übertragen wird, und mit Lastelementen zwischen Bitleitungspaares erforderliche Zeit zu verkürzen. Diese den Bitleitungen und einem Versorgungspotential, io Lösung führt jedoch zu einer Vergrößerung der Ausmadadurch gekennzeichnet, daß der Leitwert ße der Transistoren der Flip-Flop-Schaltungen und deder Lastelemente (Q₃U Q32; Q33, Qm; Qis, Qx; Ο37, ren periphere Schaltungen, um die Ansteuerungsfähig- Qx) veränderbar ist und daDleine Steuervorrichtung keit der Transistoren zu erhöhen. Damit ist es sehr (Qu Q34. Qn, Q3&) vorgesehen ist die während einer schwer eine Speichervorrichtung hoher Dichte zu erhal-Obergangszeit von einem Schreibzyklus zu einem 15 ten. Zudem steigt der durch die Bit-Leitungen fließende Lesezyklus den Leitwert der Lastelemente höher Strom an, so daß der Stromverbrauch erhöht wird,
macht als im Schreib- und Lesezyklus. Demgegenüber besteht die Aufgbabe der Erfindung

2. Speichervorrichtung nach Anspruch 1, bei der darin, eine verbesserte Speichervorrichtung zu schaffen, die Schreib- und Lesezyklen gesteuert sind durch ein die eine verbesserte Zugriffszeit und einen geringere« Steuersignal (WE) mit einem dem Schreibzyklus zu- 20 Stromverbrauch aufweist

geordneten ersten Niveau und einem dem Lesezy- Die erfindungsgemäße Lösung der Aufgabe ist im

klus zugeordneten zweiten Niveau, dadurch gekenn- Anspruch 1 angegeben. Die Unteransprüche betreffen

zeichnet daß eine Detektorschaltung (21—26, vorteilhafte weitere Ausgestaltungen.

F i g. 5) vorgesehen ist die den Übergang vom ersten Durch die erfindungsgemäße Steuerung der Lastelezum zweiten Niveau des Steuersignals (WE) detek- 25 mente derart daß ihr Leitwert nur während des Über-

tiert und ein Ausgangssignal (WR) erzeugt und daß gangs vom Schreib- zum Lesezyklus erhöht wird, wird

die Steuerschaltung (Q₃₁, Qm, Q35, Qis) in Abhängig- der Vorteil erzielt, daß am Ende jedes Schreibzyklus

keit vom Ausgangssignal (WR) der Detektorschal- sehr schnell ein Pegelausgleich der Bitleitungen bewirkt

tung den Leitwert der Lastelemente (Qa, Q₃₂; Q₃₃, und damit der lesebereite Zustand hergestellt Wird, wo- Q34; Q15, (?3β; Qn, Qis) erhöht 30 durch man eine hohe Zugriffgeschwindigkeit erhält, oh-

3. Speichervorrichtung nach Anspruch 2, dadurch ne daß aber andererseits sich im Schreib- und Lesebegekennzeichnet, daß die Detektorschaltung eine trieb die mit einem hohen Leitwert der Lastelemente Verzögerungsschaltung (23, 34, Fig.5) zum Verzö- verbundenen Nachteile bemerkbar machen. Insbesongern des Steuersignals (WE) aufweist dere wird dadurch, daß während des Schreib- und Lese-

35 zyklus der Leitwert der Lastelemente nicht erhöht ist,

der Stromverbrauch niedrig gehalten.

Ausführungsformen der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigt

Die Erfindung betrifft eine Speichervorrichtung. F i g. 1 ein Schaltbild des wesentlichen Teils der her-

Bei einer statischen Speichervorrichtung wird der 40 kömmlichen Speichervorrichtung;
Schreibvorgang in und der Lesevorgang aus den Spei- Fig.2 eine Reihe von Zeitdiagrammen zur Darsiel-

cherzellen der Speichervorrichtung durch ein Paar von lung der Betriebsweise der in F i g. 1 dargestellten Spci-Bit- oder Datenleitungen pro Spalteneinheit durchge- chervorrichtung;

führt, wie es dem Fachmann bekannt ist. Das Paar von Fig.3 ein Blockschaltbild einer ersten Ausführungs-

Bit- oder Datenleitungen ist über Lastelemente, wie bei- 45 form der erfindungsgemäßen Speichervorrichtung;
spielsweise Widerstände, mit einer Konstantspannungs- F i g. 4 ein Schaltbild einer in der Speichervorrichtung

quelle verbunden. Bei dieser Art von Speichervorrich- nach Fig. 3 verwendeten Speicherzelle;
P tung tritt der Fall auf, daß beim Anlegen von logischen Fi g. 5 ein Blockschaltbild der Steuerschaltung nach

|i Daten, beispielsweise einer logischen »0«, an das Bitlei- F i g. 3;

tungspaar die Daten in eine mit dem Bitleitungspaar 50 Fig.6 ein Schaltbild des Leseverstärkers der in

II verbundene Speicherzelle eingeschrieben und danach F i g. 3 dargestellten Speichervorrichtung;

|| eine in einer anderen Speicherzelle, die auch mit dem F i g. 7 ein Blockschaltbild der Schreibschaltung der in

|j gleichen Bitleitungspaar verbunden ist, gespeicherte In- F i g. 3 dargestellten Speichervorrichtung;

formation ausgelesen wird. In einem solchen Fall ist es F i g. 8 ein Schaltbild einer Ausgangsschaltung der in

ρ nach der Schreiboperation und vor der Leseoperation 55 F i g. 3 dargestellten Speichervorrichtung;

;_;, erforderlich, eine Pegeldifferenz zwischen dem Bitlei- F i g. 9 eine Reihe von Kurvenformen zur Erläuterung

|j tungspaar zu beseitigen, die sich durch die Schreibope- der Betriebsweise der Steuerschaltung;

f- ration ergeben hat. Ist dies nicht der Fall, so kann es im Fi g. 10 eine Reihe von Kurvenformen zur Erläute-

$ schlimmsten Fall passieren, daß die auf den Bit-Leitun- rung der Betriebsweise der Speichervorrichtung nach

it gen verbliebene Pegeldifferenz irrtümlicherweise in die 60 Fig.3und

Ip Speicherzelle eingeschrieben wird, die für die Leseope- Fig. 11 ein Schaltbild einer weiteren Ausführungs-

['"' radon ausgewählt wurde. Dies führt zu einer Instabilität form der erfindungsgemäßen Speichervorrichtung.

; ■ bei der Speicheroperation. Die irrtümliche Operation ist F i g. 1 zeigt eine Ausführungsform eines hcrkömmli-

'% insbesondere dann problematisch, wenn das Lesedatum chen statischen Speichers. In der nachfolgenden Erfin-

; ein inverses Datum, beispielsweise eine logische »1« ist. 65 dungsbeschreibung sind die IGFETs eine Kombination

;- Die nach der Schreiboperation durchzuführende Lese- von P-Kanal- und N-Kanal-MISFETs dar, die als Kom-

i.'·.'', operation kann daher erst dann durchgeführt werden, plementär-FETsoder C-MOS-Struktur bekannt ist. Die

j::; nachdem das Bitleitungspaar im Pegel ausgeglichen bekannte Halbleiterspeichervorrichtung weist eine sta-