JPS5951072B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5951072B2
JPS5951072B2 JP54021687A JP2168779A JPS5951072B2 JP S5951072 B2 JPS5951072 B2 JP S5951072B2 JP 54021687 A JP54021687 A JP 54021687A JP 2168779 A JP2168779 A JP 2168779A JP S5951072 B2 JPS5951072 B2 JP S5951072B2
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digit line
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cycle
semiconductor memory
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Description

【発明の詳細な説明】 本発明は、半導体メモリに関するものであり、さらに具
体的に述べると絶縁ゲート型電界効果トランジスタ（以
下ＭＩＳＦＥＴと称する）を用いたスタチツク型半導体
メモリに関するものである。
従来から用いられているスタチツク型メモリにおいては
、前に運行されたサイクルが書込み（ライト）・サイク
ルであると、次の読み出し （リード）サイクル時にラ
イト・サイクル時の影響を受けて、アクセス時間が遅れ
てしまう場合がある。従来例として第１図を用いて説明
する （説明を簡単にするために相補型ＭＩＳＦＥＴを
用いたとして行なう）。スタチツク型メモリセルアレイ
が複数のメモリセル１１、１２、２１、２２から構成さ
れ、アドレス信号線Ｘ１、Ｘ２、Ｙ１、Ｙ２と、ディジ
ット線ＤＩＯ、Ｄｌｌ、Ｄ２Ｏ、Ｄ２１と、スイッチン
グ素子Ｑ３Ｏ、Ｑ３１、Ｑ４Ｏ、Ｑ４１を備えている半
導体相補型メモリにおいては、ＧＮＤ電位をゲート入力
とした、ＰチャンネルのＭＩＳＦＥＴＱＩＯ、Ｑｌｌ、
Ｑ２Ｏ、Ｑ２１によって各ディジット線が終端されてい
る。
このようなディジット線の終端方式を採用すると、ディ
ジット線がライト状態からリード状態へ復帰するために
長時間を要し、アクセス時間の遅れを招＜場合があるこ
とを以下に説明する。
第２図を参照しながら説明するにあたつて、データバス
ＤＯ、ディジット線ＤＩＯ、Ｄ２０などが高レベルの場
合をセルの゛０″情報とし、データバスＤＬディジット
線Ｄｌｌ、Ｄ２１などが高レベルの場合をセルの゛ｌ″
情報と仮定する。を＝Ｔ時点で外部信号であるライト・
イネーブル信号（以下ＷＥと記す）をライト・モードか
らリード・モードに切替えたとし、を＝Ｔ以前にメモリ
セル１１に゛０″書き込みを行なつたと仮定すると、デ
ィジット線Ｄｌｌは低レベルになつている。メモリセル
１１へのゞ『書き込み後直ちに（ｔ＝Ｔ以後に）メモリ
セル２１の゛１″読み出しを行なおうとすると、メモリ
セル１１への″０″読み出し後のデイジツト線Ｄｌｌの
波形（点線）に比較して、△ｔ秒出力波形（実線）が遅
延してしまう。すなわちリード・サイクルの前がライト
・サイクルであると、前がリード・サイクルの場合に比
ベアタセス時間が多くかかり実効的にこの遅いアクセス
時間によつて、全体のアクセス時間が決定されてしまう
。この欠点を除くためにはアドレス線Ｘｌ，Ｘ２が切替
わる時点までに、デイジツト線の低レベル（第２図では
点線で記されたＤｌｌ）を、リード・サイクル時の低レ
ベル（第２図では実線で記されたＤｌｌ）まで復帰させ
ておかなければならない。そのため、終端ＦＥＴを大き
くして、そのインピーダンスを下げデイジツト線の復帰
を速める必要がある。しかしながら、終端ＦＥＴを大き
くしてインピーダンスを下げると、その程度に応じてＤ
Ｏ，Ｄｌに接続される書込情報駆動回路（図示せず）の
駆動能力７を大きくすることと、スイツチング素子Ｑ３
Ｏ，Ｑ３ｌ，Ｑ４Ｏ，Ｑ４ｌのインピーダンスを下げる
ことが、書き込み動作を可能にするため必要となる。こ
れはすなわちチツプ面積の増大を招き、集積回路として
好ましくない。本発明の目的は、ライト・サイクル後の
りード・サイクルのアクセス時間を速めることにより、
実質的にアクセス時間を速くしたメモリ装置を提供する
にある。
本発明の半導体メモリ装置は、デイジツト線と３該デイ
ジツト線を終端する負荷素子とを含むメモリ装置におい
て、前記負荷素子として可変抵抗手段を用い、前記可変
抵抗手段の抵抗値が、ライト・サイクルおよびリード・
サイクル時に比べて、ライト・サイクルからリード・サ
イタルへの，遷移期に、より小さくなるようにしたこと
を特徴とする。
本発明の半導体メモリ装置の上記の可変抵抗手段の構成
は、２個のＭＩＳＦＥＴによつて構成され第一のＭＩＳ
ＦＥＴと第二のＭＩＳＦＥＴの各ソースを共通に電源に
接続し、第一のＭＩＳＦＥＴの各ドレインを共通にデイ
ジツト線に接続し、第一のＭＩＳＦＥＴのゲートに一定
電位を入力し、第二のＭＩＳＦＥＴに可変電位を入力す
ることによつて得ることができる。
本発明によれば、スタチツタ型ＭＩＳメモリセルアレイ
を備え、デイジツト線の終端を２個の並列に接続された
ＭＩＳＦＥＴで行ない、第１のＭＩＳＦＥＴのゲート電
位を一定電圧で制御し、第２のＭＩＳＦＥＴのゲートを
、外部信号ＷＥを用いて発生させる信号（以下信号ＷＲ
と記す）によつて制御することを特徴とするメモリ装置
が得られる。
次に第３図を参照して、本発明の実施例を説明する。
第３図においては、第１図に対してＰチヤンネルＭＩＳ
ＦＥＴＱｌＯＯ，ＱｌＯｌ，Ｑ２ＯＯおよびＱ２Ｏｌが
追加されている。これらの各ＦＥＴをＭＩＳＦＥＴＱｌ
Ｏ，Ｑｌｌ，Ｑ２ＯおよびＱ２ｌのそれぞれに並列に接
続し、すなわちデイジツト線を各々２個のＭＩＳＦＥＴ
（デイジツト線ＤｌＯに対してはＱｌＯとＱｌＯＯ）を
用いて終端し、上記終端ＦＥＴのうち、ＱｌＯ，Ｑｌｌ
，Ｑ２ＯおよびＱ２ｌの各ゲートにはＧＮＤ電位を印加
し、一方ＱｌＯＯ，ＱｌＯｌ，Ｑ２ＯＯおよびＱ２Ｏｌ
の各ゲートには信号ＷＲを印加する。上記のＭＩＳＦＥ
ＴＱｌＯ，Ｑｌｌ，Ｑ２ＯおよびＱ２ｌはＰチヤンネル
ＭＩＳＦＥＴのため、ＧＮＤ電位が印加されることによ
り、常時チヤンネルを生成している（以下０Ｎ状態と記
す）。信号ＷＲは第４図に示すようにライト・サイクル
からリード・サイクルへの遷移期のみ低レベルとなり、
ＱｌＯＯ，ＱｌＯｌ，Ｑ２ＯＯおよびＱ２Ｏｌを０Ｎ状
態にする信号である。すなわち、このライト・サイクル
からリード・サイタルへの遷移期においては、ＱｌＯ，
Ｑｌｌ，Ｑ２Ｏ，Ｑ２ｌと共に、ＱｌＯＯ，ＱｌＯｌ，
Ｑ２ＯｌおよびＱ２Ｏ２のＭＩＳＦＥＴが０Ｎ状態であ
る。従つて、ライト・サイクルからリード・サイクルへ
の遷移期においては、ライト・サイクルおよびリード・
サイクルの時に比べ、終端ＦＥＴのインピーダンスを小
さくすることができる。そのため、第４図に示すように
、ｔ＝Ｔ以前の゛Ｏ″ライト・サイクルからｔ＝Ｔ以後
の゛１″リード・サイタルへの切替時のＤｌｌの波形（
実線）は、ｔ＝Ｔ以前が゛『リード・サイクルであつた
場合（点線）と同程度まで充分復帰させることが可能で
あり、前サイクルが４『ライト・サイクルか″０″リー
ド・サイクルかによらず同程度のアクセス時間が得られ
る。
また本発明においては上述のＰチヤンネルＭＩＳＦＥＴ
ＱＩＯ，Ｑｌｌ，Ｑ２Ｏ，Ｑ２ｌ，ＱｌＯＯ，ＱＩＯＩ
，Ｑ２ＯＯおよびＱ２Ｏｌに代えて第５図に示したよう
にＮチヤンネル ＭＩＳＦＥＴを使用することも可能であり、その場合の
ＱＩＯＯＡのゲート信号は第３図に示した信号の逆相の
信号（ＷＲと記す）となる。
また同様にＮ−チヤンネルエンハンスメント型あるいは
デイプレツシヨン型のＭＩＳＦＥＴを使用することによ
つても、本発明を適用できることは明らかである。
上記説明は、本願要旨の範囲内での変形を制約するもの
ではない。
以上述べたように、本発明によれば、より有用なスタチ
ツク型半導体メモリ装置が得られる。
【図面の簡単な説明】
第１図は、従来のメモリを示すプロツク図、第２図は第
１図のメモリの動作を示す波形図であり、第３図は本発
明の一実施例によるメモリのプロツク図、第４図は第３
のメモリの波形図であり、第５図は本発明の他の実施例
を示す回路図である。 １１，１２，２１，２２・・・・・・メモリセル、Ｑｌ
Ｏ，ＱＩＯＯ，ＱＩＯＡ，ＱＩＯＯＡなど・・・・・・
終端ＦＥＴ、Ｑ３Ｏ，Ｑ３ｌ，Ｑ４Ｏ，Ｑ４ｌ・・・・
・・スイツチング素子、Ｘｌ，Ｘ２，Ｙｌ，Ｙ２・・・
・・・アドレス端子、ＤＩＯ，Ｄｌｌ，Ｄ２Ｏ，Ｄ２ｌ
・・・・・・デイジツト線、ＤＯ，Ｄｌ・・・・・・デ
ータバス、ＷＥ・・・・・・外部信号、ＷＲ，ＷＲ・・
・・・・信号、Ｖｃｃ・・・・・・電源。

Claims (1)

  1. 【特許請求の範囲】 １ ディジット線と、該ディジット線を終端する負荷素
    子とを含むメモリ装置において、上記負荷素子として可
    変抵抗手段を用い、該抵抗手段のインピーダンスが、ラ
    イト・サイクルおよびリード・サイクル時に比べて、ラ
    イト・サイクルからリード・サイクルへの遷移期に、よ
    り小さくなるようにしたことを特徴とする半導体メモリ
    装置。 ２ 上記可変抵抗手段が第１および第２の絶縁ゲート型
    電界トランジスタによつて構成され、第１のトランジス
    タと第２のトランジスタの各ソースを共通に電源に接続
    し、第１のトランジスタと第２のトランジスタの各ドレ
    インを共通にディジット線に接続し、第１のトランジス
    タのゲートに一定電位を入力し、第２のトランジスタに
    可変電位を入力することを特徴とする特許請求の範囲第
    １項に記載の半導体メモリ装置。 ３ １対のディジット線間にメモリセルが接続され、該
    ディジット線の夫々と電源間に負荷手段が接続され、該
    負荷手段の抵抗値を、前記メモリセルの情報書込み終了
    後、一時的に減少させ、情報書込み時に高レベル側のデ
    ィジット線電位を保持すると共に、低レベル側のディジ
    ット線電位を前記高レベルと低レベルの間のレベルにす
    るようにしたことを特徴とする半導体メモリ装置。
JP54021687A 1979-02-26 1979-02-26 半導体メモリ装置 Expired JPS5951072B2 (ja)

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