JPS58203694A - メモリ回路 - Google Patents

メモリ回路

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JPS58203694A
JPS58203694A JP57085981A JP8598182A JPS58203694A JP S58203694 A JPS58203694 A JP S58203694A JP 57085981 A JP57085981 A JP 57085981A JP 8598182 A JP8598182 A JP 8598182A JP S58203694 A JPS58203694 A JP S58203694A
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Japan
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signal
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Yasuo Akatsuka
赤塚　泰生
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリ回に５ＶＣ関し．特に、少なくともライ
ト信号が入力さねている期間ほ晋き込みデータ信号（デ
ータ信号）をとり込む非同期型誓き込み回始を備えたｔ
Ｃメモリ回路に関する。
ライト動作が非同期で竹なわわるメモリ回路のフィトサ
イクルにおいては．外部より供給されるライト１４号と
データ信号との間に一定の時間関係が規定さｊている。
即ち．データ信号が有効になってからライト信号の消滅
迄の時間（データセットアップ時間ｔｐｗ　）と、ライ
トｆ目号の消滅からデータ信号が無効になる迄の時間（
データホールド時間ＩＤｌ４）の２つである。こわらの
、１味する虜は。
データ信号を受けてこｊを選択されたメモリセルへ書き
込むためにはある一定の時間Ｔが必要で。
その時間Ｔの間はデータ偽”号は変化してはいけないと
いうことである。
さて、このｔＤＷとｔＤＨという規格を幽たすために従
来性なわれていたメモリ回路の誓き込みｌ！２ＩＪｉｅ
は第１図に駆す如くである。即ち、ライト信号Ｗ■の逆
相遅延信号である制御１８号Ｗを発生する第ｌの遅延回
ｉｆ　１．　データ１８′１９Ｌ）ＩＮの遅延１に畦で
ある遅延データ信号ｉ）全発生する第２の遅延ｌ鮎１２
及び遅蝙データ伯＋ｆｊ１）を人力とし制鳴１１号四で
制御されるデータドライバー［ｇＩ繍１３とで燐酸され
る従来例においては、第１及び第２の遅延回路１１．１
２の各々の遅延時間１１ｍ’２を、！―歪することによ
り＊　　’Ｄｗ及びｔＤＨ茫遺望の瀘に設層することが
一般的でめった。ここで、２つのｓ処時間ＩＩｓ！１２
は互いに独立ではなく、第２図に示“ｒタイミング図よ
り。
ｔＤｗ−ｔｚ→ｔ４）’１”　　−→ｔｚ（１１−（１
’−ｔＬ）ＳＶ）　　・・・（１）ｔｐｎ＋ｔｚ＞ｔｔ
　　　　→　ｔｌ＞　ｔｉ″″ｔＤＨ”’（２）誉き込
みに必贅な一足の時間Ｔに対して、上記（１）。
（２）式がｒｌＶ、？）立つ必要がある。この２式を渦
たす遅姑時間ＩＩ　ｅ　ｔｌを図で表わすと第３図の如
くであるＯ即ち、遅延時間Ｌ１ｓ’２が互いに独立でな
く、ある限らハた領域（斜線で示す）に設定しなけハば
ｌらない０ このように従来例においてな、遅力ξ時間Ｆ＊’２の設
定に関して自由１沈が狭く、従って回路設計が峻しいと
いうだけでなく、製造バラツキ等に対するマージンが狭
いという欠点が必りたＱ本発明の目的は、上記のような
ｌｐｗ−ＬＤｌｔに関する欠点を取！ｌｌ除き０回１１
１が柊易で製造ノくラツキ等に対するマージンの広い−
き込み回路を備えたメモリ沖１記を提供することＬ／Ｃ
を・る。
本宛１カによるメモリ同順は、少なくともライト信号が
入力されている期間は誓き込みデータ信号ｔと９込む非
同期＃１★き込み回路を備えたメモリＩ」踊で桑って、
前記ライト伯ぢに応じて第１０制−１６号及び後縁が＠
ＬＬ１２制師１６号の後縁より一足時間遅蜆した第２の
側師ｆａ号を発生する制御信号発生回路、前記誓き込タ
データ１ｄ号の遅延１ｄ号（遅蝙データ伯号）を発生す
る遅延回−１前記第１の制御信号によすＩ１１卿されて
θＩＪ配遅姑遅延デー号ｒと９込むトランス７アゲート
、とり込んだ遅延ＩＩ！１号を前記トランス７アケート
がＵ　Ｆ　１０時スタチックに保持するデータ保持回錯
、及びＦ！１１ノ配データ保持回路の出力を人力とし、
前ｇｌ纂２の制御イぎ号により制御されるデータドライ
ノ＜−ｔｇＩ鮎を備えたことｔ−特徴とする０ 本発明の実施例について１図圓ｒ奈照して計細に説明す
る。
第４図は０本発明の第ｌの央ｈｖすのメモリ回−のがき
込み回′１６を示すｆｌｊｆ１分回始図でめる。本実り
例における資き込み（ｇｌ珀は、ライト１１号ＷＥに応
じてｇｌ及びＩＪ４２の制御信号”１　＠　Ｗ２　ｔ”
発止する動＃１＆１号発生回玲４１．データ伯号忙邂姑
妊ぜる埋姑Ｌｇｌ珀４２．前記第ｌの制御１６号Ｗｌで
制御されて迎蝙データ信号Ｌ）１茫と９込むトランス７
アケート４３．とり込んだ邂処データ愼号？ｒスタテッ
クに保持するデータ保付回珀４４．及び抹持さｆｔたデ
ータ佃−号り２ｔ−人力とし削配第２の劃−１６９〜２
で制御さｈるデータドライバー回路４５で構成されるの
＃ｇ５図に本実施例のタイミング図を示すＯ第１の制御
信号Ｗｌμライト信号ＷＥの逆相（８号であり、第２の
制御信号Ｗ２は後縁か時間１．遅延した逆相信号である
０又、遅延回％４２ｉＣよりデータ信号痔Ｎから時間ｔ
２だけ遅延した遅延データ信号１）Ｉハ、トランク７ア
ゲート４３によりデータ保持回５６４４にと９込まれる
。データ保持回路４４は。
第１の制御信号Ｗ１が′０′となってトランスファゲー
ト４３がＵｋ″）シた状態でμ、トランスファゲートが
Ｕ　ｋ”　ｋ’する直前のデータを保持している０テ一
タドライバー回鮎は第２の’ｈ＋制御猪号で匍Ｊ御され
るので、ライト１１号ＷＥが′１′となってからも時間
ｔ１だけイネーブル状態が恍く。従って、曹き込みに必
要な時間Ｔに対して１次の２式が成り立つ必要がめる。
ｔｐｗ−１２＋ｔｌ’）Ｔ　　　→ｔｚ＜ｔｓ−（’１
’−１Ｌ１ｗ）　　　　−（３）ｔＤＨ”　ｔｌ＞０　
　　　→’ｌ　＞　−ｔｏｘｔ　　　　　　・・・（４
）こｔｌを図ボすると第６図のようＶＣなる０こねを独
米例の第３図と比べると、２つの遅姑時間１１＊Ｆの設
定０範囲が広くなっている。従って促釆丙しこ比べ回路
１計が容易で製造パシッキ靜に対するマージンが広い。
第７図は０本発明の第２の−Ａ施例のメモリ回路の曹き
込み回路を示す部分回始図である○不実施例は、第１の
実施例をＣＭＯ８ｔｇｌ路で構成したもので、７１〜７
５が各々第１凶の４１〜４５に対五〇する。動作、タイ
ミングは第１の実施例と同様である０本’５１１ｉ例で
ぼ、インバータ７０１のドライブ能力をデータ保持回路
７４の正ツ・１θ還手段でめるインバータ７０２のドラ
イブ能力よりも大きく設定しておく。こＲｔｒｘｓ　　
トランスファゲート７３がＯＮしている時にデータ保持
ＬＯＩｌｂ＆７４＆こデー４イβ号をとり込めるように
してとぐたりである０以上述べたようＶＣ１本発明によ
ノＬば、従来のＬ係ｅｔＤＨに関す５欠点７パ取り除が
１１．　ｚｔ製造マージンの広いメモリ回始ヒ・傷口こ
と茹でさめ〇なお６本発明は上述した美論例ＶＣ限らｎ
るものではなく１本始四〇王旨ｒ満たす範囲の様Ａな子
１４成がηＪ叱であることば云う葦でもない。
第１図は従来のメモリ回路の部分回路図。第２図はその
タイミング図。第３図は同じく遅延時間の関係を示すグ
ラフ。第４図は本発明の第１の実施例のメモリ回路の部
分回路図。第５図にそのタイピング図。第６図は同じく
Ｓ延時間の関係を示すグラフ。第７図は本発明の第２の
実施例のメモリ回路の部分回路図である。１１．２：遅
延回路。
第１図 第２図 １ 榮３図 強４図 ２ 第５図 １ 第６図

Claims (1)

    【特許請求の範囲】
  1. （１）少なくともライト信号が入力さねている期間は誉
    き込みデータ信号をと９込む非同期型１１き込み回路を
    備えたメモリ回路において、前記ライト信号に応じて第
    １の制御信号及び後練が前記第１の制御信号の後練より
    一定時間遅処した第２の制御信号を発生する制御信号発
    生回路と、前記４！き込みデータ信号の遅延信号（遅延
    データ信号）ｔ−発生する迎延回鮎と、前記第１の制御
    信号により制＃烙れて前記遅延データ信号をとシ込むト
    ランス７７ゲートと、とり込んだ遅延データ信号を前記
    トランスファゲートがオフの時スタテックに保持するデ
    ータ保持ＩＰ！Ｉ績と、前記データ保持回路の出力を入
    力とし、前記第２（ＤｉｌＪ御信号により制御されるデ
    ータドライバー回路と金備えたことを特徴とするメモリ
    回路０（２）前記データ保持回路は６４ｄ！ピ遅延テ一
    タ信号によＩ）遮断される正＃還手段ｔ−備えているこ
    とを特徴とする請求 モリ回路。
JP57085981A 1982-05-21 1982-05-21 メモリ回路 Granted JPS58203694A (ja)

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EP83105102A EP0095179B1 (en) 1982-05-21 1983-05-24 Static memory circuit
US06/924,388 US4794567A (en) 1982-05-21 1986-10-29 Static memory including data buffer and latch circuits

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