JP2001084772A - アドレスレジスタ回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 選択信号の伝搬を優先的に高速化するが、別
途レジスタを設けることなく、デコード信号を保持する
ことが可能なアドレスレジスタ回路及びそのようなアド
レスレジスタ回路を有する半導体記憶装置を提供する。 【解決手段】 デコードされたアドレス信号を保持する
アドレスレジスタと、アドレスレジスタへの入力を選択
するマルチプレクサと、アドレスレジスタの出力レベル
をリセットするリセット回路とを有し、マルチプレクサ
の一方の入力がデコードされたアドレス信号であり、他
方の入力がアドレスレジスタの出力であり、リセット回
路は入力されるリセット信号のレベルに応じてアドレス
レジスタの出力レベルを非選択状態にリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレスレジスタ
回路及び半導体記憶装置に関する。

【０００２】

【従来の技術】近年の半導体システムの高速化に伴い、
半導体メモリの高速化に対する要求もますます高くなっ
ている。半導体メモリは、多数のメモリセルをアレイ状
に並べ、外部から入力されたアドレスに応じたメモリセ
ルを選択し、データの読みだし／書き込みを行なうもの
である。データの読みだし／書き込みの際、外部から入
力されるアドレスは、メモリ内部でデコードされ、任意
のメモリセルのアレイ上での位置が判別される。そし
て、このアドレスデコード時間の短縮が、メモリ動作の
高速化の課題の一つである。

【０００３】図１３は外部から与えられるクロック信号
に同期して動作する従来の同期型メモリの構成例を示す
ブロック図であり、図１４はそのメモリに用いられるプ
リデコーダとアドレスレジスタの回路図である。

【０００４】図１３に示すメモリは、プリデコーダ１３
０２、アドレスレジスタ１３０４、アドレスデコーダ１
３０６、行選択回路１３０８、列選択回路１３１０、メ
モリセルアレイ１３１２等から構成される。

【０００５】アドレス信号は、段階的にデコードされ
る。図１３の例では、アドレス信号は、まずプリデコー
ダ１３０２によりプリデコードされる。プリデコードさ
れた各デコード信号は、アドレスレジスタ１３０４に格
納され、さらにアドレスデコーダ１３０６によりデコー
ドされ、行選択回路１３０８又は列選択回路１３１０に
入力される。そして、行選択回路１３０８又は列選択回
路１３１０によりメモリセルアレイ１３１２中の任意の
メモリセルが選択される。

【０００６】アドレスデコーダ１３０６は、最も一般的
には、多段のＣＭＯＳゲートで構成される。このような
ＣＭＯＳゲートの直列接続においては、プルアップ（Ｐ
ＭＯＳ）とプルダウン（ＮＭＯＳ）のチャネル幅のサイ
ズ比を適当に調整することによって、選択信号の伝搬を
非選択信号の伝搬に対して優先的に高速化することが可
能である。

【０００７】しかし、この場合、逆に非選択信号の伝搬
は遅くなってしまう。その結果、アドレスデコーダ１３
０６に対してこのような手法を用いると、前のサイクル
の選択→非選択の遷移が完了しない状態で、次のサイク
ルの選択信号が追いついてしまうという、アドレスの多
重選択を引き起こしてしまう。

【０００８】そこで、従来、選択信号の伝搬を優先的に
高速化した場合には、図１４に示すように、サイクルの
途中でリセットパルスを入力可能とし、アドレスレジス
タ１３０４のデータを非選択の状態にリセットする方法
が用いられる。こうすることにより、非選択信号の伝搬
が遅くても、多重選択が起こらないようにすることがで
きる。

【０００９】図１５は、図１４に示した回路の各部の動
作波形を示す図である。同図は、クロック、アドレス信
号、リセット制御前のプリデコード信号（１）、リセッ
ト信号、リセット制御後のプリデコード信号（２）の関
係を示す。同図に示すように、クロック信号に同期して
アドレスが入力され、対応するプリデコード信号が選択
される。通常、リセット制御を行なわない場合は、プリ
デコード信号は、プリデコード信号（１）のようにな
る。しかし、サイクルの途中でリセット信号が与えられ
ると、全プリデコード信号は非選択状態に戻るため、同
図に示すプリデコード信号（２）のようになる。

【００１０】これにより、非選択信号の伝搬が遅くて
も、非選択信号が次のサイクルの選択信号に追いつかれ
ることを防ぐことができるので、選択信号の伝搬を優先
的に高速化しても多重選択は発生しない。

【００１１】また、近年、メモリとプロセッサとの間の
データ転送を高速化する方法として、バーストモードが
用いられるようになってきている。バーストモードと
は、プロセッサからメモリに与えられたアドレスをもと
に、メモリ内部で、連続するアドレスを順次生成し、複
数のデータを連続して読み出し又は書き込みするモード
である。

【００１２】例えば、アドレスＡｎからＡ０で、プロセ
ッサから与えられたアドレスが （Ａｎ，Ａｎ−１，……，Ａ１，Ａ０）＝（０，０，……，０，０） であった場合、まず最初のサイクルで、そのアドレスに
対するメモリセルへの読みだし又は書き込みが行なわれ
る。次のサイクルでは、メモリ内部でアドレスを一つイ
ンクリメントし、 （Ａｎ，Ａｎ−１，……，Ａ１，Ａ０）＝（０，０，……，０，１） に対するメモリセルへの読みだし又は書き込みが行なわ
れる。

【００１３】同様に以降のサイクルでは、 （Ａｎ，Ａｎ−１，……，Ａ１，Ａ０）＝（０，０，……，１，０） （Ａｎ，Ａｎ−１，……，Ａ１，Ａ０）＝（０，０，……，１，１） と、サイクル毎に昇順されていく。

【００１４】バーストで発生されるアドレスの数（バー
スト長）が４の場合、次のサイクル（第５のサイクル）
で最初のアドレスへと戻る。

【００１５】このようにバーストモードでは、下位ビッ
ト（上記例では、Ａ０とＡ１の下位２ビット）のアドレ
スが、メモリ内部でインクリメントされ、それ以外の上
位ビット（上記例では、Ａ２からＡｎ）は、最初に入力
された値が保持される。

【００１６】このようなバーストモードを有するメモリ
回路は、複数サイクルに渡りアドレスの所定ビットを保
持する必要があるため、前記のような選択信号の伝搬を
優先的に高速化し、かつリセットパルスの発生によりア
ドレスの多重選択を防止する回路との整合がよくない。
そのため、前記アドレスレジスタ１３０４の他に別途レ
ジスタ回路を設けるなどの必要が生じ、素子数を増加さ
せるという問題がある。

【００１７】

【発明が解決しようとする課題】上記したように従来の
半導体記憶装置では、アドレスデコードの高速化のため
にアドレスレジスタ中のデータをリセットし、全デコー
ド信号を非選択状態にリセットしてしまうと、複数サイ
クルに渡ってアドレスを保持することが必要な動作を適
用できないという問題がある。

【００１８】そこで、本発明は上記問題を解決すべくな
されたもので、選択信号の伝搬を優先的に高速化し、か
つリセット制御により多重選択を防止する場合であって
も、別途レジスタを設けることなく、複数サイクルにわ
たってデコード信号を保持することが可能なアドレスレ
ジスタ回路を提供すること及びそのようなアドレスレジ
スタ回路を有する半導体記憶装置を提供することを目的
とする。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、デコードされたアドレス信号を
保持するアドレスレジスタと、前記アドレスレジスタへ
の入力を選択するマルチプレクサと、前記アドレスレジ
スタの出力レベルをリセットするリセット回路とを有
し、前記マルチプレクサの一方の入力がデコードされた
アドレス信号であり、他方の入力が前記アドレスレジス
タの出力であり、前記リセット回路は入力されるリセッ
ト信号のレベルに応じて前記アドレスレジスタの出力レ
ベルを非選択状態にリセットすることを特徴とする。

【００２０】上記のように構成されたアドレスレジスタ
回路においては、リセット制御により多重選択を生じる
ことなく、選択状態の伝搬を優先的に高速化でき、かつ
レジスタ出力をリセットせずに保持できるため、バース
ト動作等の複数サイクルにわたってアドレス保持が必要
な動作も可能となる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１〜図４は本発明の第１の実施
形態を示し、図１はプリデコーダ及びアドレスレジスタ
回路の構成を示すブロック図であり、図２は図１に示す
ブロック図の具体的な回路図であり、図３はリセット回
路の例を示す図であり、図４は各部の動作を説明するた
めの波形図である。

【００２２】図１に示すように、アドレスレジスタ回路
は、マルチプレクサ１４と、アドレスレジスタ１６ａ
と、リセット回路１８とを備えている。

【００２３】外部から入力されたアドレス信号はプリデ
コーダー１２でデコードされ、マルチプレクサ１４へ入
力される。マルチプレクサ１４へ入力されたアドレス信
号は、さらに、アドレスレジスタ１６ａへ入力される。
アドレスレジスタ１６ａの出力は、マルチプレクサ１４
の入力へとフィードバックされる。また、アドレスレジ
スタ１６ａの出力はリセット回路１８に入力され、次段
のデコーダへと出力される。

【００２４】マルチプレクサ１４は、通常、プリデコー
ダー１２の出力を選択する。しかし、アドレスの保持が
必要な場合は、アドレスレジスタ１６ａの出力からのフ
ィードバックを選択することにより、次サイクルでも引
き続き同じ値を保持することが可能となる。

【００２５】アドレスレジスタ１６ａの出力は、リセッ
ト回路１８に入力される前に、マルチプレクサ１４の入
力へとフィードバックされる。従って、アドレスレジス
タ１６ａの値がリセット回路１８によってリセットされ
ることはない。

【００２６】図２に示すように、プリデコーダー１２は
ＮＯＲ回路、マルチプレクサ１４はトランスファーゲー
ト、アドレスレジスタ１６ａはインバータ、リセット回
路１８はＮＡＮＤ回路を備えている。

【００２７】なお、リセット回路１８は、図３に示すよ
うに、ＮＡＮＤ回路のみならず、ＮＯＲ回路、ＮＭＯＳ
トランスファーゲート及びＰＭＯＳプルアップ、ＰＭＯ
Ｓトランスファーゲート及びＮＭＯＳプルダウン等とす
ることもできる。

【００２８】Ｌｏｗレベルで選択状態、Ｈｉレベルで非
選択状態の場合は、リセット信号の入力によってリセッ
ト回路１８の出力がＨｉレベルとなれば良い。このた
め、リセット回路１８をＮＡＮＤ回路とした場合は、リ
セット信号としてＬｏｗレベルの信号を入力する。リセ
ット信号としてＬｏｗレベルの信号を入力することによ
り、アドレスレジスタ１６の出力がＨｉレベル／Ｌｏｗ
レベルのいずれであっても、リセット回路１８の出力を
Ｈｉレベルとすることができる。また、ＮＡＮＤ回路の
代わりにＮＭＯＳトランスファーゲート及びＰＭＯＳプ
ルアップからなる回路を使用しても良い。

【００２９】逆に、Ｈｉレベルで選択状態、Ｌｏｗレベ
ルで非選択状態の場合は、リセット信号の入力によって
リセット回路１８の出力がＬｏｗレベルとなれば良い。
このため、リセット回路１８をＮＯＲ回路とした場合
は、リセット信号としてＨｉレベルの信号を入力する。
リセット信号としてＨｉレベルの信号を入力することに
より、アドレスレジスタ１６の出力がＨｉレベル／Ｌｏ
ｗレベルのいずれであっても、リセット回路１８の出力
をＬｏｗレベルとすることができる。また、ＮＯＲ回路
の代わりにＰＭＯＳトランスファーゲート及びＮＭＯＳ
プルダウンからなる回路を使用しても良い。

【００３０】図４は、第１の実施の形態におけるクロッ
ク信号、アドレス信号、プリデコード信号（１）、リセ
ット信号、プリデコード信号（２）の関係を説明する波
形図である。プリデコード信号（１）はリセット前を示
し、プリデコード信号（２）はリセット後を示す。な
お、図４に示すように、第１の実施の形態においては、
プリデコード信号がＬｏｗレベルの場合であっても、リ
セット信号が入力される。この点については、第２の実
施の形態において詳述する。

【００３１】このような構成とすることにより、第１の
実施の形態においては、選択状態であるＬｏｗレベル信
号の伝搬を優先的に高速化し、かつリセット信号により
非選択状態であるＨｉレベルへ遷移させて多重選択を防
止することにより、アドレスデコードの高速化を図るこ
とができる。

【００３２】また、メモリ内部でアドレスを自動生成
し、複数のアドレスに対して連続して読み出し又は書き
込みをする場合に、リセット制御をしても、複数アドレ
スに共通する上位ビットを保持することができるため、
アドレスデコードのより一層の高速化を図ることができ
る。

【００３３】さらに、このような高速化を、レジスタ回
路を別途設けることなく、つまり回路の大型化を回避し
つつ、達成することができる。

【００３４】次に、図５〜図８に基づいて、第２の実施
形態について説明する。図５はプリデコーダ及びアドレ
スレジスタ回路の構成を示すブロック図であり、図６は
図５に示すブロック図の具体的な回路図であり、図７は
各部の動作を説明するための波形図であり、図８は選択
／非選択信号と、リセット信号と、リセット回路の出力
との関係を示すである。なお、図面中、第１実施形態と
共通する構成箇所については同一符号を付す。

【００３５】図５に示した第２実施形態と図１に示した
前記第１実施形態とを比較すると、リセットコントロー
ラ５２の有無という相違点が存在し他の構成は同様であ
る。

【００３６】図６に示すように、本実施形態において
は、リセットコントローラ５２としてＮＡＮＤ回路を用
いる。リセットコントローラ５２は、各プリデコード信
号毎にリセットする／しないを制御することができる。
つまり、プリデコード信号が選択状態の場合にのみ、リ
セットを行なうことができる。

【００３７】具体的には、図７に示すように、プリデコ
ード信号（１）が選択状態（サイクルＣ１、Ｃ３及びＣ
４）の場合のみリセット信号を発生する。なお、プリデ
コード信号（１）はリセット回路１８への入力であり、
プリデコード信号（２）はリセット回路１８からの出力
である。また、図４、図７及び図１５において、信号波
形の高低は、プリデコード信号が選択状態／非選択状態
のいずれであるか又はリセットをする／しないを示すも
のであって、信号レベルのＨｉ／Ｌｏｗを示すものでは
ない。

【００３８】次に、アドレスレジスタ回路の状態遷移に
ついて説明する。アドレスレジスタ回路の状態遷移とし
ては、 １）非選択状態 → 非選択状態 （非選択のまま遷移せず） ２）非選択状態 → 選択状態 （非選択から選択へ遷移） ３）選択状態 → 非選択状態 （選択から非選択へ遷移） ４）選択状態 → 選択状態 （選択のまま遷移せず） の４つがある。

【００３９】第１実施形態のアドレスレジスタ回路にお
いて、これら４つの状態遷移の中で最も動作速度を制限
するのは、上記２）非選択→選択（非選択から選択へ遷
移）である。なぜなら、この遷移では、アドレスレジス
タの更新と、リセットの解除の二つが完了して初めて、
出力が選択状態となる（遷移が完了する）からである。

【００４０】リセットの解除を早くすると、非選択状態
のサイクルの後半にグリッジを発生する原因となってし
まうので、リセットの解除を早くすることはできない。
このため、レジスタの出力更新とリセット解除は、ほぼ
同じタイミングである。

【００４１】図８は、リセット回路１８（ＮＡＮＤ回
路）に対する入力と出力の関係を示す。図８（ａ）は非
選択状態から選択状態へ遷移する際にもリセットされる
第１実施形態の場合、図８（ｂ）は非選択状態から選択
状態へ遷移する際にはリセットされない第２実施形態の
場合を示す。

【００４２】同図（ａ）に示すように、第１実施形態に
おいては、２つの入力（プリデコード信号とリセット信
号）が同時に変化することによって、出力の状態が変化
する。

【００４３】一方、第２実施形態においては、プリデコ
ード信号が非選択状態の時はリセットされない。つま
り、同図（ｂ）に示すように、リセット信号はＨｉレベ
ルのまま変化しない。すなわち、プルダウンのＮＭＯＳ
が予め通電可能な状態にあるので、第１実施形態に比
し、出力の状態変化が高速となる。

【００４４】以上説明したように、プリデコード信号が
選択状態の場合にのみリセットする第２実施形態は、プ
リデコード信号が非選択状態の場合にもリセットする第
１実施形態より一層の高速化が可能となる。

【００４５】図９は、本発明の第３の実施形態に係わる
アドレスレジスタ回路の構成を示すブロック図である。
また、図１０は、図９に示したブロック図の具体的な回
路構成例である。

【００４６】図９の回路では、第１実施形態のフィード
バックループの代わりに、アドレスレジスタ１６ｂと、
このアドレスレジスタ１６ｂを駆動するクロック信号の
間に、クロックコントローラ９２が挿入される。

【００４７】クロックコントローラ９２は、アドレスレ
ジスタ１６ｂがアドレスを更新しても良い場合はクロッ
ク信号を発生するが、アドレスを保持する必要がある
（更新してはいけない）場合はクロック信号を発生しな
いように制御する。プリデコーダ１２、リセット回路１
８は、第１実施形態と同様である。

【００４８】本実施形態においても第１実施形態と同様
に、選択状態であるＬｏｗレベル信号の伝搬を優先的に
高速化し、かつリセット信号により非選択状態であるＨ
ｉレベルへ遷移させて多重選択を防止することにより、
アドレスデコードの高速化を図ることができる。

【００４９】また、メモリ内部でアドレスを自動生成
し、複数のアドレスに対して連続して読み出し又は書き
込みをする場合に、リセット制御をしても、複数アドレ
スに共通する上位ビットを保持することができるため、
アドレスデコードのより一層の高速化を図ることができ
る。

【００５０】さらに、このような高速化を、レジスタ回
路を別途設けることなく、つまり回路の大型化を回避し
つつ、達成することができる。

【００５１】図１１は、本発明の第４の実施形態に係わ
るアドレスリセット回路の構成を示すブロック図であ
る。また、図１２は、図１１に示したブロック図の具体
的な回路構成例である。

【００５２】第４実施形態は、第３実施形態と同様に、
フィードバックループの代わりにクロックコントローラ
９２を用いる。また、第２実施形態と同様に、各プリデ
コード信号毎にリセットコントローラ５２を有し、選択
状態のプリデコード信号のみをリセットするように制御
を行なうことによって、第３実施形態に比し、高速化し
たものとなる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
選択状態の信号の伝搬を優先的に高速化し、かつリセッ
ト信号により非選択状態へ遷移させて多重選択を防止す
ることにより、アドレスデコードの高速化を図ることが
できる。

【００５４】また、メモリ内部でアドレスを自動生成
し、複数のアドレスに対して連続して読み出し又は書き
込みをする場合に、リセット制御をしても、複数アドレ
スに共通する上位ビットを保持することができるため、
アドレスデコードのより一層の高速化を図ることができ
る。

【００５５】さらに、このような高速化を、レジスタ回
路を別途設けることなく、つまり回路の大型化を回避し
つつ、達成することができる。

【図面の簡単な説明】

【図１】本発明第１実施形態の構成を示すブロック図で
ある。

【図２】本発明第１実施形態の具体例を示す回路図であ
る。

【図３】本発明のリセット回路の具体例を示す回路図で
ある。

【図４】本発明第１および第３実施形態の動作を説明す
る波形図である。

【図５】本発明第２実施形態の構成を示すブロック図で
ある。

【図６】本発明第２実施形態の具体例を示す回路図であ
る。

【図７】本発明第２および第４実施形態の動作を説明す
る波形図である。

【図８】リセット回路に対する入力と出力の関係を示す
図である。

【図９】本発明第３実施形態の構成を示すブロック図で
ある。

【図１０】本発明第３実施形態の具体例を示す回路図で
ある。

【図１１】本発明第４実施形態の構成を示すブロック図
である。

【図１２】本発明第４実施形態の具体例を示す回路図で
ある。

【図１３】従来のメモリの構成例を示すブロック図であ
る。

【図１４】図１３のメモリに用いられるプリデコーダと
アドレスレジスタの回路図である。

【図１５】図１４の回路の各部の動作を説明する波形図
である。

【符号の説明】

１２ プリデコーダ １４ マルチプレクサ １６ａ、１６ｂ アドレスレジスタ １８ リセット回路 ５２ リセットコントローラ ９２ クロックコントローラ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 デコードされたアドレス信号を保持する
   アドレスレジスタと、 前記アドレスレジスタへの入力を選択するマルチプレク
   サと、 前記アドレスレジスタの出力レベルをリセットするリセ
   ット回路とを有し、 前記マルチプレクサの一方の入力がデコードされたアド
   レス信号であり、他方の入力が前記アドレスレジスタの
   出力であり、 前記リセット回路は入力されるリセット信号のレベルに
   応じて前記アドレスレジスタの出力レベルを非選択状態
   にリセットすることを特徴とするアドレスレジスタ回
   路。
2. 【請求項２】 請求項１記載のアドレスレジスタ回路で
   あって、さらに、 前記リセット信号の前記リセット回路への入力を制御す
   るリセットコントローラを有し、 前記リセットコントローラが前記アドレスレジスタの出
   力レベルに応じて、前記リセット信号の前記リセット回
   路への入力を制御することを特徴とするアドレスレジス
   タ回路。
3. 【請求項３】 デコードされたアドレス信号を保持する
   アドレスレジスタと、 前記アドレスレジスタへのクロックの供給を制御するク
   ロックコントローラと、 前記アドレスレジスタの出力レベルをリセットするリセ
   ット回路とを有し、 前記リセット回路は入力されるリセット信号のレベルに
   応じて前記アドレスレジスタの出力レベルを非選択状態
   にリセットすることを特徴とするアドレスレジスタ回
   路。
4. 【請求項４】 請求項３記載のアドレスレジスタ回路で
   あって、さらに、 前記リセット信号の前記リセット回路への入力を制御す
   るリセットコントローラを有し、前記リセットコントロ
   ーラが前記アドレスレジスタの出力レベルに応じて、前
   記リセット信号の前記リセット回路への入力を制御する
   ことを特徴とするアドレスレジスタ回路。
5. 【請求項５】 請求項１乃至４記載のアドレスレジスタ
   回路を備えたことを特徴とする半導体記憶装置。