JP2000306379A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 データバスの使用効率を向上し、バンド幅を
広くとった入出力データを高速に取り扱うことが可能な
半導体記憶装置の構成を提供する。 【解決手段】 データバス９０に伝達されるバースト長
分のシリアルな書込データは、Ｓ／Ｐデータ変換回路７
０によってラッチ回路７４ａ〜７４ｄにパラレルに格納
される。メモリセルアレイ５０においては、１個のメモ
リセル行と４個のメモリセル列とが同時に活性化され、
センスアンプＩ／Ｏ回路６０によって、ビット線ＢＬ１
〜ＢＬ４とラッチ回路７４ａ〜７４ｄとがそれぞれ接続
され、バースト長分の書込データが一括してメモリセル
アレイに書込まれる。メモリセルアレイ５０よりバース
ト長分一括して読出された読出データは、Ｐ／Ｓデータ
変換回路８０によって、シリアルなデータに変換されデ
ータバス９０に伝達される。
広くとった入出力データを高速に取り扱うことが可能な
半導体記憶装置の構成を提供する。 【解決手段】 データバス９０に伝達されるバースト長
分のシリアルな書込データは、Ｓ／Ｐデータ変換回路７
０によってラッチ回路７４ａ〜７４ｄにパラレルに格納
される。メモリセルアレイ５０においては、１個のメモ
リセル行と４個のメモリセル列とが同時に活性化され、
センスアンプＩ／Ｏ回路６０によって、ビット線ＢＬ１
〜ＢＬ４とラッチ回路７４ａ〜７４ｄとがそれぞれ接続
され、バースト長分の書込データが一括してメモリセル
アレイに書込まれる。メモリセルアレイ５０よりバース
ト長分一括して読出された読出データは、Ｐ／Ｓデータ
変換回路８０によって、シリアルなデータに変換されデ
ータバス９０に伝達される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には外部データバスを効率的に使用
して広いバンド幅を得ることが可能な半導体記憶装置に
関するものである。
に関し、より特定的には外部データバスを効率的に使用
して広いバンド幅を得ることが可能な半導体記憶装置に
関するものである。
【０００２】
【従来の技術】近年、コンピュータシステムの高速化は
目ざましいものがあり、メインメモリとしてのＤＲＡＭ
（Dynamic Random Access Memory）も対応した高速化が
図られてきている。しかし、ＭＰＵ（Micro Processing
Unit）を初めとするシステムの高速化に応じて要求さ
れるデータレートを今後とも満たしていくためには、さ
らなる高速化を図ることが必須である。
目ざましいものがあり、メインメモリとしてのＤＲＡＭ
（Dynamic Random Access Memory）も対応した高速化が
図られてきている。しかし、ＭＰＵ（Micro Processing
Unit）を初めとするシステムの高速化に応じて要求さ
れるデータレートを今後とも満たしていくためには、さ
らなる高速化を図ることが必須である。
【０００３】このため、ＤＲＡＭのさらなる高速化を図
る技術として、ＤＲＡＭへの入出力データを伝送する外
部データバスの動作周波数の高速化や、クロックの両エ
ッジタイミングにおけるデータの伝送等の種々の手法が
考案されてきている。しかし、その実現においては、デ
ータウィンドウ、ノイズ、消費電力の増大等のさまざま
な問題が発生する。
る技術として、ＤＲＡＭへの入出力データを伝送する外
部データバスの動作周波数の高速化や、クロックの両エ
ッジタイミングにおけるデータの伝送等の種々の手法が
考案されてきている。しかし、その実現においては、デ
ータウィンドウ、ノイズ、消費電力の増大等のさまざま
な問題が発生する。
【０００４】そこで、最も物理的な困難性を伴わずに効
果的にメインメモリのバンド幅を向上させる方法とし
て、外部データバスの使用効率を改善する技術が注目さ
れている。
果的にメインメモリのバンド幅を向上させる方法とし
て、外部データバスの使用効率を改善する技術が注目さ
れている。
【０００５】図２１は、従来の一般的なＤＲＡＭにおけ
る読出／書込動作時のデータの入出力タイミングを説明
するためのタイミングチャートである。
る読出／書込動作時のデータの入出力タイミングを説明
するためのタイミングチャートである。
【０００６】図２１を参照して、対象となるＤＲＡＭ
は、ライトレイテンシが１、ＣＡＳレイテンシが２でバ
ースト長が４に設定されるＤＲＡＭとする。
は、ライトレイテンシが１、ＣＡＳレイテンシが２でバ
ースト長が４に設定されるＤＲＡＭとする。
【０００７】まず、時刻ｔ１においてライトコマンドが
入力されると、１クロックサイクル後の時刻ｔ２より、
バースト長に等しい４個のデータＫ，Ｌ，Ｍ，Ｍがクロ
ック信号ＣＬＫの活性化タイミングごとに入力端子を介
して外部データバス（以下、単にデータバスとも称す）
に伝達される。
入力されると、１クロックサイクル後の時刻ｔ２より、
バースト長に等しい４個のデータＫ，Ｌ，Ｍ，Ｍがクロ
ック信号ＣＬＫの活性化タイミングごとに入力端子を介
して外部データバス（以下、単にデータバスとも称す）
に伝達される。
【０００８】一方、ＣＡＳレイテンシは２であり、ライ
トコマンドが発生した時刻ｔ１から２クロックサイクル
後の時刻ｔ３より、メモリセルアレイへ対してデータ
Ｋ，Ｌ，Ｍ，Ｎの書込動作が順次行なわれる。
トコマンドが発生した時刻ｔ１から２クロックサイクル
後の時刻ｔ３より、メモリセルアレイへ対してデータ
Ｋ，Ｌ，Ｍ，Ｎの書込動作が順次行なわれる。
【０００９】さらに、１回目のライトコマンドの最後の
書込データＮがデータバスに伝達される時刻ｔ４におい
て新たなライトコマンドが発生した場合には、時刻ｔ５
よりデータｋ，ｌ，ｍ，ｎをデータバスに伝達すること
ができ、メモリセルアレイへの書込動作についても、設
定されたＣＡＳレイテンシの下で実行することができ
る。
書込データＮがデータバスに伝達される時刻ｔ４におい
て新たなライトコマンドが発生した場合には、時刻ｔ５
よりデータｋ，ｌ，ｍ，ｎをデータバスに伝達すること
ができ、メモリセルアレイへの書込動作についても、設
定されたＣＡＳレイテンシの下で実行することができ
る。
【００１０】すなわち、ライトコマンドが連続して指示
された場合には、コマンド間において、データバスが遊
んだ状態になるいわゆるギャップは発生しないことにな
る。
された場合には、コマンド間において、データバスが遊
んだ状態になるいわゆるギャップは発生しないことにな
る。
【００１１】次に、時刻ｔ６において、リードコマンド
が指示された場合を考える。読出動作時には、指示され
たデータをメモリセルアレイより読出してデータバスに
伝達する必要があることから、時刻ｔ６以前に書込動作
が指示された書込データ信号がメモリセルアレイに書込
まれるまでの間、読出動作を開始することはできない。
したがって、メモリセルから読出データＥが読出される
のはリードコマンドが指示されたタイミングより１クロ
ックサイクル後のタイミングとなり、このデータＥがデ
ータバスに出力されるのは、時刻ｔ６より２クロックサ
イクル後の時刻ｔ８になる。時刻ｔ８よりバースト長に
等しい４個の読出データＥ，Ｆ，Ｇ，Ｈがデータバスに
伝達される。
が指示された場合を考える。読出動作時には、指示され
たデータをメモリセルアレイより読出してデータバスに
伝達する必要があることから、時刻ｔ６以前に書込動作
が指示された書込データ信号がメモリセルアレイに書込
まれるまでの間、読出動作を開始することはできない。
したがって、メモリセルから読出データＥが読出される
のはリードコマンドが指示されたタイミングより１クロ
ックサイクル後のタイミングとなり、このデータＥがデ
ータバスに出力されるのは、時刻ｔ６より２クロックサ
イクル後の時刻ｔ８になる。時刻ｔ８よりバースト長に
等しい４個の読出データＥ，Ｆ，Ｇ，Ｈがデータバスに
伝達される。
【００１２】時刻ｔ９において連続して２回目のリード
コマンドが指示された場合には、１回目のリードコマン
ドで指示された読出データＨがメモリセルアレイから読
出された後、すぐ次のクロックタイミングより２回目の
リードコマンドに対応する読出データｅの読出を開始す
ることができる。よって、時刻ｔ１０においては、読出
データＨを出力したすぐ後に、ギャップなしで読出デー
タｅを伝達することが可能となる。
コマンドが指示された場合には、１回目のリードコマン
ドで指示された読出データＨがメモリセルアレイから読
出された後、すぐ次のクロックタイミングより２回目の
リードコマンドに対応する読出データｅの読出を開始す
ることができる。よって、時刻ｔ１０においては、読出
データＨを出力したすぐ後に、ギャップなしで読出デー
タｅを伝達することが可能となる。
【００１３】
【発明が解決しようとする課題】図２１で説明したよう
に、従来の一般的なＤＲＡＭにおいては、読出動作のみ
あるいは書込動作のみが連続した場合には、データバス
をギャップなしに活用することができ、データバスを高
い使用効率の下で使用することが可能である。しかし、
読出動作と書込動作とが組み合わされて連続的に指示さ
れた場合には、図２１中にｔｇで表わしたギャップ期間
が発生するため、データバスの使用効率を高く維持する
ことは難しくなる。
に、従来の一般的なＤＲＡＭにおいては、読出動作のみ
あるいは書込動作のみが連続した場合には、データバス
をギャップなしに活用することができ、データバスを高
い使用効率の下で使用することが可能である。しかし、
読出動作と書込動作とが組み合わされて連続的に指示さ
れた場合には、図２１中にｔｇで表わしたギャップ期間
が発生するため、データバスの使用効率を高く維持する
ことは難しくなる。
【００１４】読出動作と書込動作とが連続的に指示され
た場合に、このような問題が発生する原因としては、ま
ず第１に、読出動作時と書込動作時においてはデータの
転送方向が異なるのに対して、ＤＲＡＭに入出力される
データを伝達するデータバスは、両動作に対して共通に
設けられていることが挙げられる。また、第２の原因と
して、ＤＲＡＭのメモリセルアレイにおいては、自由に
読出動作と書込動作とを同時に実行することが非常に困
難であることが挙げられる。
た場合に、このような問題が発生する原因としては、ま
ず第１に、読出動作時と書込動作時においてはデータの
転送方向が異なるのに対して、ＤＲＡＭに入出力される
データを伝達するデータバスは、両動作に対して共通に
設けられていることが挙げられる。また、第２の原因と
して、ＤＲＡＭのメモリセルアレイにおいては、自由に
読出動作と書込動作とを同時に実行することが非常に困
難であることが挙げられる。
【００１５】この発明は、このような問題点を解決する
ためになされたものであって、より具体的には、外部か
らの書込動作は通常のタイミングで実行することが可能
であるとともに、データバスおよびメモリセルアレイに
おける読出動作と書込動作との重複発生を回避して、デ
ータバスの使用効率を向上させることが可能な半導体記
憶装置の構成を提供することである。
ためになされたものであって、より具体的には、外部か
らの書込動作は通常のタイミングで実行することが可能
であるとともに、データバスおよびメモリセルアレイに
おける読出動作と書込動作との重複発生を回避して、デ
ータバスの使用効率を向上させることが可能な半導体記
憶装置の構成を提供することである。
【００１６】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、１回の読出動作および１回の書込動作のそれ
ぞれにおいて、外部データバスによって時系列なデータ
列として伝達される複数のデータ信号を入出力すること
が可能な半導体記憶装置であって、行列状に配置された
複数のメモリセルを有するメモリセルアレイと、メモリ
セルアレイに対してデータ信号の読出動作および書込動
作を行なうためのコマンド信号を発生する制御回路と、
１回の読出動作および１回の書込動作の対象となる複数
の選択メモリセルを選択するための行選択回路および列
選択回路と、書込動作時に外部データバスから伝達され
る複数のデータ信号を一時的に保持した後、メモリセル
アレイに伝達する書込データ保持回路と、読出動作時に
メモリセルアレイより出力される複数のデータ信号を一
時的に保持した後、順に外部データバスに伝達する読出
データ保持回路と、コマンド信号に応じて、複数の選択
メモリセルのそれぞれと書込データ保持回路および読出
データ保持回路との間でデータ信号の授受を行なう入出
力選択回路とをさらに備える。
憶装置は、１回の読出動作および１回の書込動作のそれ
ぞれにおいて、外部データバスによって時系列なデータ
列として伝達される複数のデータ信号を入出力すること
が可能な半導体記憶装置であって、行列状に配置された
複数のメモリセルを有するメモリセルアレイと、メモリ
セルアレイに対してデータ信号の読出動作および書込動
作を行なうためのコマンド信号を発生する制御回路と、
１回の読出動作および１回の書込動作の対象となる複数
の選択メモリセルを選択するための行選択回路および列
選択回路と、書込動作時に外部データバスから伝達され
る複数のデータ信号を一時的に保持した後、メモリセル
アレイに伝達する書込データ保持回路と、読出動作時に
メモリセルアレイより出力される複数のデータ信号を一
時的に保持した後、順に外部データバスに伝達する読出
データ保持回路と、コマンド信号に応じて、複数の選択
メモリセルのそれぞれと書込データ保持回路および読出
データ保持回路との間でデータ信号の授受を行なう入出
力選択回路とをさらに備える。
【００１７】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長を第１複数個に定めるた
めのバースト長設定信号を発生し、列アドレス信号およ
びバースト長設定信号に応じて、複数の選択メモリセル
のそれぞれに対応する第１複数個のメモリセル列を選択
するための内部列アドレス信号を生成する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に対応するメモリセル列を活性化し、読出データ
保持回路は、第１複数個のデータ信号のそれぞれを格納
するための第１複数個の読出データラッチ回路と、第１
複数個の読出データラッチ回路と外部データバスとの間
にそれぞれ設けられる第１複数個の読出スイッチ回路
と、第１複数個の読出スイッチ回路のうちの一つを順番
にオンするカウント回路とを含む。
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長を第１複数個に定めるた
めのバースト長設定信号を発生し、列アドレス信号およ
びバースト長設定信号に応じて、複数の選択メモリセル
のそれぞれに対応する第１複数個のメモリセル列を選択
するための内部列アドレス信号を生成する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に対応するメモリセル列を活性化し、読出データ
保持回路は、第１複数個のデータ信号のそれぞれを格納
するための第１複数個の読出データラッチ回路と、第１
複数個の読出データラッチ回路と外部データバスとの間
にそれぞれ設けられる第１複数個の読出スイッチ回路
と、第１複数個の読出スイッチ回路のうちの一つを順番
にオンするカウント回路とを含む。
【００１８】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、制御回路は、クロッ
ク信号をさらに発生し、第１複数個は、２M （Ｍは整
数）個であり、カウント回路は、クロック信号に同期し
てカウントアップされるＭビットのカウント信号を発生
し、第１複数個の読出スイッチ回路のそれぞれは、Ｍビ
ットのカウント信号の各ビットの状態の組合せに対応し
てオンする。
２記載の半導体記憶装置であって、制御回路は、クロッ
ク信号をさらに発生し、第１複数個は、２M （Ｍは整
数）個であり、カウント回路は、クロック信号に同期し
てカウントアップされるＭビットのカウント信号を発生
し、第１複数個の読出スイッチ回路のそれぞれは、Ｍビ
ットのカウント信号の各ビットの状態の組合せに対応し
てオンする。
【００１９】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長を２N（Ｎは整数）個以
下の範囲で可変に２M （ＭはＮ以下の整数）個に設定す
るためバースト長設定信号を生成し、列アドレス信号お
よびバースト長設定信号に応じて、複数の選択メモリセ
ルのそれぞれに対応する２M個のメモリセル列を活性化
するための内部列アドレス信号を発生する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に対応するメモリセル列を活性化し、読出データ
保持回路は、２N個のデータ信号のそれぞれを格納する
ための２N個の読出データラッチ回路と、２N個の読出デ
ータラッチ回路と外部データバスとの間にそれぞれ設け
られる２N個の読出スイッチ回路と、２N個の読出スイッ
チ回路からバースト長の設定に対応して予め選択される
２M個の読出スイッチ回路のうちの一つを順番に活性化
するカウント回路とをさらに含む。
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長を２N（Ｎは整数）個以
下の範囲で可変に２M （ＭはＮ以下の整数）個に設定す
るためバースト長設定信号を生成し、列アドレス信号お
よびバースト長設定信号に応じて、複数の選択メモリセ
ルのそれぞれに対応する２M個のメモリセル列を活性化
するための内部列アドレス信号を発生する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に対応するメモリセル列を活性化し、読出データ
保持回路は、２N個のデータ信号のそれぞれを格納する
ための２N個の読出データラッチ回路と、２N個の読出デ
ータラッチ回路と外部データバスとの間にそれぞれ設け
られる２N個の読出スイッチ回路と、２N個の読出スイッ
チ回路からバースト長の設定に対応して予め選択される
２M個の読出スイッチ回路のうちの一つを順番に活性化
するカウント回路とをさらに含む。
【００２０】請求項５の半導体記憶装置は、請求項４記
載の半導体記憶装置であって、制御回路は、クロック信
号をさらに発生し、カウント回路は、クロック信号に同
期してカウントアップされるＮビットのカウント信号を
発生する第１のサブカウント回路と、バースト長の設定
に対応して、Ｎビットのカウント信号のうちの（Ｎ−
Ｍ）ビットを強制的に非活性化した上で、Ｎビットのカ
ウント信号を各スイッチ回路に対して出力する第２のサ
ブカウント回路とを有し、２N個のスイッチ回路のそれ
ぞれは、Ｎビットのカウント信号の各ビットの状態の組
合せに対応してオンする。
載の半導体記憶装置であって、制御回路は、クロック信
号をさらに発生し、カウント回路は、クロック信号に同
期してカウントアップされるＮビットのカウント信号を
発生する第１のサブカウント回路と、バースト長の設定
に対応して、Ｎビットのカウント信号のうちの（Ｎ−
Ｍ）ビットを強制的に非活性化した上で、Ｎビットのカ
ウント信号を各スイッチ回路に対して出力する第２のサ
ブカウント回路とを有し、２N個のスイッチ回路のそれ
ぞれは、Ｎビットのカウント信号の各ビットの状態の組
合せに対応してオンする。
【００２１】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長をＭ個に定めるためのバ
ースト長設定信号を発生し、列アドレス信号およびバー
スト長設定信号に応じて、複数の選択メモリセルのそれ
ぞれに対応する第１複数個のメモリセル列を順次活性化
するための内部列アドレス信号を生成する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に応じて第１複数個のメモリセル列を順次活性化
し、書込データ保持回路は、書込動作時に外部データバ
スによって伝達されるＭ個の書込データ信号を一時的に
格納するための書込データ格納回路と、Ｍ個の書込デー
タ信号に対応する列アドレス信号を記憶する書込アドレ
ス格納回路と、コマンド信号の組合わせに応じて、Ｍ個
の書込データ信号を書込データ格納回路から対応する複
数の選択メモリセルのそれぞれへ順次転送することを指
示する書込制御回路とを含む。
１記載の半導体記憶装置であって、半導体記憶装置は、
複数の選択メモリセルを指定するための行アドレス信号
および列アドレス信号を受けるアドレス入力端子をさら
に備え、制御回路は、複数のデータ信号が有するデータ
信号の個数を表わすバースト長をＭ個に定めるためのバ
ースト長設定信号を発生し、列アドレス信号およびバー
スト長設定信号に応じて、複数の選択メモリセルのそれ
ぞれに対応する第１複数個のメモリセル列を順次活性化
するための内部列アドレス信号を生成する内部列アドレ
ス発生回路をさらに備え、列選択回路は、内部列アドレ
ス信号に応じて第１複数個のメモリセル列を順次活性化
し、書込データ保持回路は、書込動作時に外部データバ
スによって伝達されるＭ個の書込データ信号を一時的に
格納するための書込データ格納回路と、Ｍ個の書込デー
タ信号に対応する列アドレス信号を記憶する書込アドレ
ス格納回路と、コマンド信号の組合わせに応じて、Ｍ個
の書込データ信号を書込データ格納回路から対応する複
数の選択メモリセルのそれぞれへ順次転送することを指
示する書込制御回路とを含む。
【００２２】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、書込制御回路は、コ
マンド信号に応じて、Ｍ個の書込データ信号の転送の開
始を指示するパージ開始信号を活性化するとともに、活
性化と非活性化をＭ回繰返すパージカウント信号を発生
し、書込データ格納回路は、直列に接続されるＭ個のフ
リップフロップ回路を有し、第１番目のフリップフロッ
プ回路は、パージカウント信号の活性化に応じて、外部
データバスによって伝達されるＭ個の書込データ信号の
一つを順に取込み、第１番目から第（Ｍ−１）番目まで
のフリップフロップ回路のそれぞれは、パージカウント
信号の活性化に応じて、書込データ信号を次のフリップ
フロップ回路に転送し、第Ｍ番目のフリップフロップ回
路は、パージカウント信号の活性化に応じて、書込デー
タを入出力選択回路に伝達する。
６記載の半導体記憶装置であって、書込制御回路は、コ
マンド信号に応じて、Ｍ個の書込データ信号の転送の開
始を指示するパージ開始信号を活性化するとともに、活
性化と非活性化をＭ回繰返すパージカウント信号を発生
し、書込データ格納回路は、直列に接続されるＭ個のフ
リップフロップ回路を有し、第１番目のフリップフロッ
プ回路は、パージカウント信号の活性化に応じて、外部
データバスによって伝達されるＭ個の書込データ信号の
一つを順に取込み、第１番目から第（Ｍ−１）番目まで
のフリップフロップ回路のそれぞれは、パージカウント
信号の活性化に応じて、書込データ信号を次のフリップ
フロップ回路に転送し、第Ｍ番目のフリップフロップ回
路は、パージカウント信号の活性化に応じて、書込デー
タを入出力選択回路に伝達する。
【００２３】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、書込アドレス格納回
路は、Ｍ個の書込データ信号に対応する列アドレス信号
を記憶するための書込アドレス記憶回路と、パージ開始
信号の活性化に応じて、書込アドレス記憶回路に記憶さ
れた列アドレス信号を内部列アドレス発生回路に伝達す
る第１のトランスファゲートと、パージ開始信号の非活
性化に応じて、アドレス入力端子に入力された列アドレ
ス信号を内部列アドレス発生回路に伝達する第２のトラ
ンスファゲートとを含む。
７記載の半導体記憶装置であって、書込アドレス格納回
路は、Ｍ個の書込データ信号に対応する列アドレス信号
を記憶するための書込アドレス記憶回路と、パージ開始
信号の活性化に応じて、書込アドレス記憶回路に記憶さ
れた列アドレス信号を内部列アドレス発生回路に伝達す
る第１のトランスファゲートと、パージ開始信号の非活
性化に応じて、アドレス入力端子に入力された列アドレ
ス信号を内部列アドレス発生回路に伝達する第２のトラ
ンスファゲートとを含む。
【００２４】請求項９の半導体記憶装置は、請求項７記
載の半導体記憶装置であって、コマンド信号は、メモリ
セルアレイに書込動作を指示するライト信号と、メモリ
セルアレイに読出動作を指示するリード信号と、書込動
作および読出動作に先立ってデータ信号を伝達する配線
の電位レベルを所定電位に設定するためプリチャージ信
号と、書込データ格納回路に保持された書込データ信号
の複数の選択メモリセルへの書込を指示するパージ信号
とを含み、書込制御回路は、ライト信号とプリチャージ
信号とパージ信号とのいずれか一つと、パージセット信
号とが活性状態である場合に、パージ開始信号を活性化
し、パージセット信号は、ライト信号が活性化されたと
き所定時間経過後に活性化され、かつ、ライト信号が非
活性状態であってプリチャージ信号およびパージ信号の
少なくとも一方が活性化されたとき所定時間経過後に非
活性化される。
載の半導体記憶装置であって、コマンド信号は、メモリ
セルアレイに書込動作を指示するライト信号と、メモリ
セルアレイに読出動作を指示するリード信号と、書込動
作および読出動作に先立ってデータ信号を伝達する配線
の電位レベルを所定電位に設定するためプリチャージ信
号と、書込データ格納回路に保持された書込データ信号
の複数の選択メモリセルへの書込を指示するパージ信号
とを含み、書込制御回路は、ライト信号とプリチャージ
信号とパージ信号とのいずれか一つと、パージセット信
号とが活性状態である場合に、パージ開始信号を活性化
し、パージセット信号は、ライト信号が活性化されたと
き所定時間経過後に活性化され、かつ、ライト信号が非
活性状態であってプリチャージ信号およびパージ信号の
少なくとも一方が活性化されたとき所定時間経過後に非
活性化される。
【００２５】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、コマンド信号は、
メモリセルアレイに書込動作を指示するライト信号と、
メモリセルアレイに読出動作を指示するリード信号と、
書込動作および読出動作に先立ってデータ信号を伝達す
る配線の電位レベルを所定電位に設定するためプリチャ
ージ信号と、書込データ格納回路に保持された書込デー
タ信号の複数の選択メモリセルへの書込を指示するパー
ジ信号とを含み、制御回路は、リード信号もしくはライ
ト信号を活性化した場合には、読出動作もしくは書込動
作の終了後、所定時間の間パージ信号を活性化し、所定
時間は、Ｍ個の書込データ信号を書込データ格納回路か
らメモリセルアレイに伝達するのに要する時間に相当す
る。
項７記載の半導体記憶装置であって、コマンド信号は、
メモリセルアレイに書込動作を指示するライト信号と、
メモリセルアレイに読出動作を指示するリード信号と、
書込動作および読出動作に先立ってデータ信号を伝達す
る配線の電位レベルを所定電位に設定するためプリチャ
ージ信号と、書込データ格納回路に保持された書込デー
タ信号の複数の選択メモリセルへの書込を指示するパー
ジ信号とを含み、制御回路は、リード信号もしくはライ
ト信号を活性化した場合には、読出動作もしくは書込動
作の終了後、所定時間の間パージ信号を活性化し、所定
時間は、Ｍ個の書込データ信号を書込データ格納回路か
らメモリセルアレイに伝達するのに要する時間に相当す
る。
【００２６】請求項１１記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、半導体記憶装置
は、複数の選択メモリセルを指定するための行アドレス
信号および列アドレス信号を受けるアドレス入力端子を
さらに備え、制御回路は、複数のデータ信号が有するデ
ータ信号の個数を表わすバースト長を第１複数個に定め
るためのバースト長設定信号を発生し、列アドレス信号
およびバースト長設定信号に応じて、複数の選択メモリ
セルのそれぞれに対応する第１複数個のメモリセル列を
活性化するための内部列アドレス信号を生成する内部列
アドレス発生回路をさらに備え、列選択回路は、内部列
アドレス発生回路に対応するメモリセル列を活性化し、
読出データ保持回路は、第１複数個のデータ信号のそれ
ぞれを格納するための第１複数個の読出データラッチ回
路と、第１複数個の読出データラッチ回路と外部データ
バスとの間にそれぞれ設けられる第１複数個の読出スイ
ッチ回路と、第１複数個の読出スイッチ回路のうちの一
つを順番にオンする読出カウント回路とを含み、書込デ
ータ保持回路は、書込動作時に入力される第１複数個の
書込データ信号を一時的に格納するための書込データ格
納回路と、コマンド信号の組合わせに応じて、第１複数
個の書込データ信号の複数の選択メモリセルへの書込み
を指示するパージ開始信号を活性化する書込制御回路と
を含み、書込データ格納回路は、第１複数個の書込デー
タ信号のそれぞれを格納するための第１複数個の第１の
書込データラッチ回路と、第１複数個の第１の書込デー
タラッチ回路と外部データバスとの間にそれぞれ設けら
れる第１複数個の第１の書込スイッチ回路と、第１の書
込データラッチ回路のそれぞれに対応して設けられる第
２の書込データラッチ回路と、第１の書込データラッチ
回路と第２の書込データラッチ回路との間にそれぞれ設
けられ、パージ開始信号が活性化された場合にオフする
第１複数個の第２の書込スイッチ回路と、第１複数個の
第１の書込スイッチ回路のうちの一つを順番にオンする
カウント回路とを有し、書込データ保持回路は、第１複
数個の書込データ信号に対応する列アドレス信号である
格納列アドレスを一時的に記憶するとともに、パージ開
始信号の活性化に応じて、格納列アドレスを内部列アド
レス発生回路に伝達する書込アドレス格納回路をさらに
含む。
項１記載の半導体記憶装置であって、半導体記憶装置
は、複数の選択メモリセルを指定するための行アドレス
信号および列アドレス信号を受けるアドレス入力端子を
さらに備え、制御回路は、複数のデータ信号が有するデ
ータ信号の個数を表わすバースト長を第１複数個に定め
るためのバースト長設定信号を発生し、列アドレス信号
およびバースト長設定信号に応じて、複数の選択メモリ
セルのそれぞれに対応する第１複数個のメモリセル列を
活性化するための内部列アドレス信号を生成する内部列
アドレス発生回路をさらに備え、列選択回路は、内部列
アドレス発生回路に対応するメモリセル列を活性化し、
読出データ保持回路は、第１複数個のデータ信号のそれ
ぞれを格納するための第１複数個の読出データラッチ回
路と、第１複数個の読出データラッチ回路と外部データ
バスとの間にそれぞれ設けられる第１複数個の読出スイ
ッチ回路と、第１複数個の読出スイッチ回路のうちの一
つを順番にオンする読出カウント回路とを含み、書込デ
ータ保持回路は、書込動作時に入力される第１複数個の
書込データ信号を一時的に格納するための書込データ格
納回路と、コマンド信号の組合わせに応じて、第１複数
個の書込データ信号の複数の選択メモリセルへの書込み
を指示するパージ開始信号を活性化する書込制御回路と
を含み、書込データ格納回路は、第１複数個の書込デー
タ信号のそれぞれを格納するための第１複数個の第１の
書込データラッチ回路と、第１複数個の第１の書込デー
タラッチ回路と外部データバスとの間にそれぞれ設けら
れる第１複数個の第１の書込スイッチ回路と、第１の書
込データラッチ回路のそれぞれに対応して設けられる第
２の書込データラッチ回路と、第１の書込データラッチ
回路と第２の書込データラッチ回路との間にそれぞれ設
けられ、パージ開始信号が活性化された場合にオフする
第１複数個の第２の書込スイッチ回路と、第１複数個の
第１の書込スイッチ回路のうちの一つを順番にオンする
カウント回路とを有し、書込データ保持回路は、第１複
数個の書込データ信号に対応する列アドレス信号である
格納列アドレスを一時的に記憶するとともに、パージ開
始信号の活性化に応じて、格納列アドレスを内部列アド
レス発生回路に伝達する書込アドレス格納回路をさらに
含む。
【００２７】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２８】［実施の形態１］実施の形態１において
は、メモリセルアレイにおいて読出／書込時にバースト
長分のデータを一括して取扱うことが可能な構成につい
て説明する。
は、メモリセルアレイにおいて読出／書込時にバースト
長分のデータを一括して取扱うことが可能な構成につい
て説明する。
【００２９】図１は、本発明の実施の形態１の半導体記
憶装置１０００の全体構成を示す概略ブロック図であ
る。
憶装置１０００の全体構成を示す概略ブロック図であ
る。
【００３０】図１を参照して、半導体記憶装置１０００
は、制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ等が
入力される制御信号入力端子１０と、アドレス信号Ａ０
〜Ａｉ（ｉ：自然数）が入力されるアドレス入力端子１
２と、読出／書込データが入出力されるデータ入出力端
子１４とを備える。ここで、信号／ＣＳは、この半導体
記憶装置１０００が選択されることを示すチップセレク
ト信号であり、信号／ＲＡＳは、行系動作を活性化する
ロウアドレスストローブ信号であり、信号／ＣＡＳは、
列系動作を活性化するコラムアドレスストローブ信号で
あり、信号／ＷＥは、半導体記憶装置１０００への書込
動作を指示する信号である。
は、制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ等が
入力される制御信号入力端子１０と、アドレス信号Ａ０
〜Ａｉ（ｉ：自然数）が入力されるアドレス入力端子１
２と、読出／書込データが入出力されるデータ入出力端
子１４とを備える。ここで、信号／ＣＳは、この半導体
記憶装置１０００が選択されることを示すチップセレク
ト信号であり、信号／ＲＡＳは、行系動作を活性化する
ロウアドレスストローブ信号であり、信号／ＣＡＳは、
列系動作を活性化するコラムアドレスストローブ信号で
あり、信号／ＷＥは、半導体記憶装置１０００への書込
動作を指示する信号である。
【００３１】半導体記憶装置１０００は、さらに制御信
号入力端子から各制御信号を受けてクロック信号ＣＬＫ
および内部制御信号ＲＤＯ，ＷＲＴ等を発生するコント
ロール回路２０を備える。クロック信号ＣＬＫは、コン
トロール回路２０によって発生される半導体記憶装置１
０００の全体動作の基準となるクロック信号である。内
部制御信号には、読出動作を指示するリード信号ＲＤＯ
や、書込動作を指示するライト信号ＷＲＴ、予め読出動
作前にビット線電位をプリチャージ電位に設定するプリ
チャージ動作を指示するプリチャージ信号ＰＲＥ等が含
まれる。また、コントロール回路２０は、アドレス入力
端子１０に入力されるアドレス信号の一部ビットを受け
てバースト長およびレイテンシの設定等も行なう。設定
されたバースト長は、バースト長設定信号ＢＬＧによっ
て、内部列アドレス発生回路２５に伝達される。
号入力端子から各制御信号を受けてクロック信号ＣＬＫ
および内部制御信号ＲＤＯ，ＷＲＴ等を発生するコント
ロール回路２０を備える。クロック信号ＣＬＫは、コン
トロール回路２０によって発生される半導体記憶装置１
０００の全体動作の基準となるクロック信号である。内
部制御信号には、読出動作を指示するリード信号ＲＤＯ
や、書込動作を指示するライト信号ＷＲＴ、予め読出動
作前にビット線電位をプリチャージ電位に設定するプリ
チャージ動作を指示するプリチャージ信号ＰＲＥ等が含
まれる。また、コントロール回路２０は、アドレス入力
端子１０に入力されるアドレス信号の一部ビットを受け
てバースト長およびレイテンシの設定等も行なう。設定
されたバースト長は、バースト長設定信号ＢＬＧによっ
て、内部列アドレス発生回路２５に伝達される。
【００３２】半導体記憶装置１０００は、さらにメモリ
セルアレイ５０を備える。メモリセルアレイ５０は、行
列状に配置された複数のメモリセルＭＣを有する。メモ
リセルＭＣの各行に対してワード線ＷＬが配置され、メ
モリセルＭＣの各列に対してビット線ＢＬが配置され
る。メモリセルの行は行デコーダ３０によって選択的に
活性され、メモリセルの列は列デコーダ４０によって選
択的に活性化される。アドレス入力端子１２に入力され
たアドレス信号は、行アドレスバッファ２１および列ア
ドレスバッファ２２を介して、行デコーダ３０および列
デコーダ４０に伝達される。
セルアレイ５０を備える。メモリセルアレイ５０は、行
列状に配置された複数のメモリセルＭＣを有する。メモ
リセルＭＣの各行に対してワード線ＷＬが配置され、メ
モリセルＭＣの各列に対してビット線ＢＬが配置され
る。メモリセルの行は行デコーダ３０によって選択的に
活性され、メモリセルの列は列デコーダ４０によって選
択的に活性化される。アドレス入力端子１２に入力され
たアドレス信号は、行アドレスバッファ２１および列ア
ドレスバッファ２２を介して、行デコーダ３０および列
デコーダ４０に伝達される。
【００３３】行デコーダ３０は、アドレス信号に応じた
ワード線ＷＬを活性化する。内部アドレス発生回路２５
は、列アドレスバッファ２２に与えられた基準となる列
アドレスを先頭列アドレスとして、バースト長に応じた
複数の列を選択するための内部列アドレス信号を生成す
る。内部列アドレス信号は、列デコーダ４０に転送され
る。
ワード線ＷＬを活性化する。内部アドレス発生回路２５
は、列アドレスバッファ２２に与えられた基準となる列
アドレスを先頭列アドレスとして、バースト長に応じた
複数の列を選択するための内部列アドレス信号を生成す
る。内部列アドレス信号は、列デコーダ４０に転送され
る。
【００３４】半導体記憶装置１０００においては、一度
の列選択動作において内部列アドレス信号に対応するバ
ースト長分の個数のメモリセル列が同時に活性化され
る。
の列選択動作において内部列アドレス信号に対応するバ
ースト長分の個数のメモリセル列が同時に活性化され
る。
【００３５】半導体記憶装置１０００は、さらに、セン
スＩ／Ｏ回路６０を備える。センスＩ／Ｏ回路は、ビッ
ト線対に生じた電位差を増幅するセンスアンプ回路と、
活性化されたメモリセル列に対応するセンスアンプ回路
の出力を取出すＩ／Ｏゲートと、プリチャージ信号に応
じて各ビット線対とプリチャージ電位を供給するプリチ
ャージ電源配線とを接続するプリチャージ回路とを内部
に含む。
スＩ／Ｏ回路６０を備える。センスＩ／Ｏ回路は、ビッ
ト線対に生じた電位差を増幅するセンスアンプ回路と、
活性化されたメモリセル列に対応するセンスアンプ回路
の出力を取出すＩ／Ｏゲートと、プリチャージ信号に応
じて各ビット線対とプリチャージ電位を供給するプリチ
ャージ電源配線とを接続するプリチャージ回路とを内部
に含む。
【００３６】半導体記憶装置１０００においては、書込
命令によって外部よりデータバス９０から与えられるバ
ースト長分の直列なデータ列を、一旦保持するとともに
並列データに変換し、メモリセルアレイにおいては、並
列変換したデータの書込動作を内部列アドレス信号に基
づいて一括して実行する。
命令によって外部よりデータバス９０から与えられるバ
ースト長分の直列なデータ列を、一旦保持するとともに
並列データに変換し、メモリセルアレイにおいては、並
列変換したデータの書込動作を内部列アドレス信号に基
づいて一括して実行する。
【００３７】同様に、読出動作においても、内部列アド
レス信号に基づいて列選択動作を行なうことにより、メ
モリセルアレイからバースト長分の読出データを同時に
読出すことが可能となる。並列データとして一括出力さ
れた読出データは、一旦保持されるとともに直列なデー
タ列に変換された後、データ入出力端子１４を介して順
次データバス９０に出力される。
レス信号に基づいて列選択動作を行なうことにより、メ
モリセルアレイからバースト長分の読出データを同時に
読出すことが可能となる。並列データとして一括出力さ
れた読出データは、一旦保持されるとともに直列なデー
タ列に変換された後、データ入出力端子１４を介して順
次データバス９０に出力される。
【００３８】半導体記憶装置１０００は、書込データを
一旦保持する回路として、データバス９０より伝達され
た直列な書込データ列を並列データに変換するためのＳ
／Ｐデータ変換回路７０を備え、読出データを一旦保持
する回路として、メモリセルアレイより一括して読出し
た並列な読出データを直列なデータ列に変換するための
Ｐ／Ｓデータ変換回路８０をさらに備える。
一旦保持する回路として、データバス９０より伝達され
た直列な書込データ列を並列データに変換するためのＳ
／Ｐデータ変換回路７０を備え、読出データを一旦保持
する回路として、メモリセルアレイより一括して読出し
た並列な読出データを直列なデータ列に変換するための
Ｐ／Ｓデータ変換回路８０をさらに備える。
【００３９】センスＩ／Ｏ回路６０は、内部制御信号Ｒ
ＤＯ，ＷＲＴに応じて、読出および書込データ信号を選
択されたメモリセルとＳ／Ｐデータ変換回路７０および
Ｐ／Ｓデータ変換回路８０との間で授受する。
ＤＯ，ＷＲＴに応じて、読出および書込データ信号を選
択されたメモリセルとＳ／Ｐデータ変換回路７０および
Ｐ／Ｓデータ変換回路８０との間で授受する。
【００４０】読出データおよび書込データは、データバ
ス９０によって伝達され、データ入出力端子１４を介し
て半導体記憶装置１０００に入出力される。入出力端子
１４と、Ｓ／Ｐデータ変換回路７０との間には、入力バ
ッファ９２が設けられ、Ｐ／Ｓ変換回路８０と入出力端
子１４との間には出力バッファ９４が設けられる。
ス９０によって伝達され、データ入出力端子１４を介し
て半導体記憶装置１０００に入出力される。入出力端子
１４と、Ｓ／Ｐデータ変換回路７０との間には、入力バ
ッファ９２が設けられ、Ｐ／Ｓ変換回路８０と入出力端
子１４との間には出力バッファ９４が設けられる。
【００４１】なお、図１において、データバス９０およ
びデータ入出力端子１４を１個ずつしか表わしていない
のは、単に表記上の都合に過ぎない。実際には、データ
バスおよびデータ入出力端子と、これらに対応して設け
られるバッファ、Ｐ／Ｓデータ変換回路およびＳ／Ｐデ
ータ変換回路等とから構成されるデータ入出力系統を、
並列に複数配置することが可能である。
びデータ入出力端子１４を１個ずつしか表わしていない
のは、単に表記上の都合に過ぎない。実際には、データ
バスおよびデータ入出力端子と、これらに対応して設け
られるバッファ、Ｐ／Ｓデータ変換回路およびＳ／Ｐデ
ータ変換回路等とから構成されるデータ入出力系統を、
並列に複数配置することが可能である。
【００４２】図２は、Ｓ／Ｐデータ変換回路７０および
Ｐ／Ｓデータ変換回路８０の構成および動作を説明する
ブロック図である。
Ｐ／Ｓデータ変換回路８０の構成および動作を説明する
ブロック図である。
【００４３】図２によって、まずデータバスによって伝
達される外部からの書込データを斜線を施したメモリセ
ルに書込む動作について説明する。
達される外部からの書込データを斜線を施したメモリセ
ルに書込む動作について説明する。
【００４４】図２を参照して、Ｓ／Ｐデータ変換回路７
０は、データバス９０に伝達されるシリアルデータであ
る書込データ信号を、入出力端子および入力バッファ９
２を介して受け、並列データに変換してセンスＩ／Ｏ回
路６０に伝達する。
０は、データバス９０に伝達されるシリアルデータであ
る書込データ信号を、入出力端子および入力バッファ９
２を介して受け、並列データに変換してセンスＩ／Ｏ回
路６０に伝達する。
【００４５】Ｓ／Ｐデータ変換回路７０は、入力バッフ
ァ９２から書込データを受けてラッチするラッチ回路７
１と、ラッチ回路７１に接続される４つのゲート回路７
２ａ〜７２ｄと、ゲート回路７２ａ〜７２ｄにそれぞれ
接続される４個のラッチ回路７４ａ〜７４ｄと、クロッ
ク信号の活性化に応じて２ビットのカウント信号ＣＡ
０，ＣＡ１のカウントアップを行なうカウント回路７８
とを含む。
ァ９２から書込データを受けてラッチするラッチ回路７
１と、ラッチ回路７１に接続される４つのゲート回路７
２ａ〜７２ｄと、ゲート回路７２ａ〜７２ｄにそれぞれ
接続される４個のラッチ回路７４ａ〜７４ｄと、クロッ
ク信号の活性化に応じて２ビットのカウント信号ＣＡ
０，ＣＡ１のカウントアップを行なうカウント回路７８
とを含む。
【００４６】ゲート回路７２ａ〜７２ｄは、カウント回
路７８によって発生されるカウント信号ＣＡ０，ＣＡ１
の状態の組合せに応じて、いずれか１つが選択的にオン
される。
路７８によって発生されるカウント信号ＣＡ０，ＣＡ１
の状態の組合せに応じて、いずれか１つが選択的にオン
される。
【００４７】図３は、一例として、ゲート回路７２ｄの
構成を示す回路図である。図３を参照して、ゲート回路
７２ｄは、２ビットのカウント信号ＣＡ０およびＣＡ１
を受ける論理ゲートＬＧ１０と、論理ゲートＬＧ１０の
出力を反転するインバータＩＶ１０と、論理ゲートＬＧ
１０の出力に応じてオンオフするトランスファーゲート
ＴＧ１０とを有する。論理ゲートＬＧ１０の出力は、カ
ウント信号ＣＡ０およびＣＡ１の両方がＨレベルである
場合に、活性化（Ｌレベル）され、トランスファゲート
ＴＧ１０がオンする。これにより、カウント信号ＣＡ０
およびＣＡ１の双方がＨレベル（すなわちカウント値が
３）である場合において、ラッチ回路７１に伝達された
書込データが、選択的にラッチ回路７４ｄに伝達され
る。
構成を示す回路図である。図３を参照して、ゲート回路
７２ｄは、２ビットのカウント信号ＣＡ０およびＣＡ１
を受ける論理ゲートＬＧ１０と、論理ゲートＬＧ１０の
出力を反転するインバータＩＶ１０と、論理ゲートＬＧ
１０の出力に応じてオンオフするトランスファーゲート
ＴＧ１０とを有する。論理ゲートＬＧ１０の出力は、カ
ウント信号ＣＡ０およびＣＡ１の両方がＨレベルである
場合に、活性化（Ｌレベル）され、トランスファゲート
ＴＧ１０がオンする。これにより、カウント信号ＣＡ０
およびＣＡ１の双方がＨレベル（すなわちカウント値が
３）である場合において、ラッチ回路７１に伝達された
書込データが、選択的にラッチ回路７４ｄに伝達され
る。
【００４８】他のゲート回路７２ａ〜７２ｃについて
も、その回路構成はほぼ同様であるが、論理ゲートＬＧ
１０に入力される信号が異なる。たとえば、ゲート回路
７２ａにおいては、カウント信号ＣＡ０およびＣＡ１の
双方がＬレベルである場合にトランスファゲートがオン
するように、論理ゲートＬＧ１０の入力には、ＣＡ０お
よびＣＡ１の反転信号が与えられることとなる。
も、その回路構成はほぼ同様であるが、論理ゲートＬＧ
１０に入力される信号が異なる。たとえば、ゲート回路
７２ａにおいては、カウント信号ＣＡ０およびＣＡ１の
双方がＬレベルである場合にトランスファゲートがオン
するように、論理ゲートＬＧ１０の入力には、ＣＡ０お
よびＣＡ１の反転信号が与えられることとなる。
【００４９】同様に、ゲート回路７２ｂは、ＣＡ０がＬ
レベル、ＣＡ１がＨレベルである場合にオンするように
論理ゲートの入力が定められ、ゲート回路７２ｃは、Ｃ
Ａ０がＨレベル、ＣＡ１がＬレベルである場合にオンす
るように論理ゲートの入力が定められる。
レベル、ＣＡ１がＨレベルである場合にオンするように
論理ゲートの入力が定められ、ゲート回路７２ｃは、Ｃ
Ａ０がＨレベル、ＣＡ１がＬレベルである場合にオンす
るように論理ゲートの入力が定められる。
【００５０】このように構成されるゲート回路７２ａ〜
７２ｄを、ラッチ回路７１とラッチ回路７４ａ〜７４ｄ
との間にそれぞれ配置することにより、データバスに伝
達されたバースト長に対応する４個の書込データのそれ
ぞれは、１クロックサイクルごとにカウント回路７８に
よってカウントアップされるカウント信号ＣＡ０および
ＣＡ１の変化に応じて、順次ラッチ回路７４ａ〜７４ｄ
にそれぞれ格納される。
７２ｄを、ラッチ回路７１とラッチ回路７４ａ〜７４ｄ
との間にそれぞれ配置することにより、データバスに伝
達されたバースト長に対応する４個の書込データのそれ
ぞれは、１クロックサイクルごとにカウント回路７８に
よってカウントアップされるカウント信号ＣＡ０および
ＣＡ１の変化に応じて、順次ラッチ回路７４ａ〜７４ｄ
にそれぞれ格納される。
【００５１】再び図２を参照して、書込動作の対象とし
て、先頭の書込データに対応する列アドレスを先頭とし
てバースト長分に相当する個数のメモリセル列を活性化
するために内部列アドレス信号が生成され、列デコーダ
４０に伝達される。なお、図２においては、表記上の都
合から列デコーダ４０とセンスＩ／Ｏ回路とをメモリセ
ルアレイ５０を挟んで互いに反対側に表記している。
て、先頭の書込データに対応する列アドレスを先頭とし
てバースト長分に相当する個数のメモリセル列を活性化
するために内部列アドレス信号が生成され、列デコーダ
４０に伝達される。なお、図２においては、表記上の都
合から列デコーダ４０とセンスＩ／Ｏ回路とをメモリセ
ルアレイ５０を挟んで互いに反対側に表記している。
【００５２】内部列アドレス信号は、複数ビットを有す
るプリデコード信号から構成される。列デコーダは、各
メモリセル列ごとに配置される複数のプリデコーダを有
する。各プリデコーダは、プリデコード信号の各ビット
の状態が、プリデコーダごとに予め定められる所定の状
態と一致する場合に活性化される。
るプリデコード信号から構成される。列デコーダは、各
メモリセル列ごとに配置される複数のプリデコーダを有
する。各プリデコーダは、プリデコード信号の各ビット
の状態が、プリデコーダごとに予め定められる所定の状
態と一致する場合に活性化される。
【００５３】ここで、プリデコード信号の一部ビットに
対して、プリデコード信号の状態に関わらず各プリデコ
ーダにおいて強制的に一致認識させることにより、内部
列アドレス発生回路は、外部から与えられる単一の列ア
ドレスに応じて、複数のメモリセル列を効率的に活性化
することが可能な内部列アドレス信号を生成することが
できる。なお、バースト長に応じて強制的に一致認識さ
せるプリデコード信号のビット数を変化させることによ
り、列デコーダ４０が同時に活性化するメモリセル列の
個数をバースト長に応じて設定することができる。
対して、プリデコード信号の状態に関わらず各プリデコ
ーダにおいて強制的に一致認識させることにより、内部
列アドレス発生回路は、外部から与えられる単一の列ア
ドレスに応じて、複数のメモリセル列を効率的に活性化
することが可能な内部列アドレス信号を生成することが
できる。なお、バースト長に応じて強制的に一致認識さ
せるプリデコード信号のビット数を変化させることによ
り、列デコーダ４０が同時に活性化するメモリセル列の
個数をバースト長に応じて設定することができる。
【００５４】バースト長の設定が４である図２の例で
は、プリデコード信号のうちの２ビットが強制的に活性
化され、ＢＬ１〜ＢＬ４に対応するメモリセル列が活性
化の対象となる。
は、プリデコード信号のうちの２ビットが強制的に活性
化され、ＢＬ１〜ＢＬ４に対応するメモリセル列が活性
化の対象となる。
【００５５】これにより、ラッチ回路７４ａ〜７４ｄに
格納されたデータは、ワードラインＷＬ１およびビット
線ＢＬ１〜ＢＬ４に接続される斜線を施したメモリセル
に同時並列に書込まれる。
格納されたデータは、ワードラインＷＬ１およびビット
線ＢＬ１〜ＢＬ４に接続される斜線を施したメモリセル
に同時並列に書込まれる。
【００５６】次に、斜線を施したメモリセルからデータ
を読出す場合を考える。この場合においても、同様に内
部列アドレス発生回路２５によって発生される内部列ア
ドレス信号に基づいてビット線ＢＬ１〜ＢＬ４が同時に
活性化の対象となり、４個のメモリセルの記憶データ
が、センスＩ／Ｏ回路６０によってＰ／Ｓデータ変換回
路８０に並列に伝達される。
を読出す場合を考える。この場合においても、同様に内
部列アドレス発生回路２５によって発生される内部列ア
ドレス信号に基づいてビット線ＢＬ１〜ＢＬ４が同時に
活性化の対象となり、４個のメモリセルの記憶データ
が、センスＩ／Ｏ回路６０によってＰ／Ｓデータ変換回
路８０に並列に伝達される。
【００５７】Ｐ／Ｓデータ変換回路８０は、メモリセル
アレイから内部列アドレス信号に対応して同時並列に読
出された記憶データを格納するためのラッチ回路８４ａ
〜８４ｄと、外部に出力されるシリアルな読出データを
ラッチするためのラッチ回路８１と、ラッチ回路８４ａ
〜８４ｄとラッチ回路８１との間にそれぞれ設けられる
ゲート回路８２ａ〜８２ｄと、クロック信号の活性化に
応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウン
トアップを行なうカウント回路８８とを含む。
アレイから内部列アドレス信号に対応して同時並列に読
出された記憶データを格納するためのラッチ回路８４ａ
〜８４ｄと、外部に出力されるシリアルな読出データを
ラッチするためのラッチ回路８１と、ラッチ回路８４ａ
〜８４ｄとラッチ回路８１との間にそれぞれ設けられる
ゲート回路８２ａ〜８２ｄと、クロック信号の活性化に
応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウン
トアップを行なうカウント回路８８とを含む。
【００５８】ゲート回路８２ａ〜８２ｄは、既に説明し
たゲート回路７２ａ〜７２ｄと同様の動作を行ない、カ
ウント回路８８が発生する２ビットのカウント信号ＣＡ
０およびＣＡ１の状態の組合せによって、選択的に１つ
のゲート回路がオンされる。これにより、ラッチ回路８
４ａ〜８４ｄのそれぞれに格納された読出データは、順
にラッチ回路８１に伝達されることになり、シリアルな
読出データとしてデータバス９０へ伝達される。
たゲート回路７２ａ〜７２ｄと同様の動作を行ない、カ
ウント回路８８が発生する２ビットのカウント信号ＣＡ
０およびＣＡ１の状態の組合せによって、選択的に１つ
のゲート回路がオンされる。これにより、ラッチ回路８
４ａ〜８４ｄのそれぞれに格納された読出データは、順
にラッチ回路８１に伝達されることになり、シリアルな
読出データとしてデータバス９０へ伝達される。
【００５９】図４は、実施の形態１の半導体記憶装置１
０００における読出／書込動作時のデータ入出力タイミ
ングを説明するためのタイミングチャートである。
０００における読出／書込動作時のデータ入出力タイミ
ングを説明するためのタイミングチャートである。
【００６０】図４を参照して、時刻ｔ１においてライト
コマンドが入力され、バースト長に等しい４個の書込デ
ータＫ，Ｌ，Ｍ，Ｎが、データバスに時刻ｔ２より順次
与えられる。データバスによって伝達される書込データ
は、１クロックサイクルの経過ごとに、Ｓ／Ｐデータ変
換回路に転送され、時刻ｔ５においてデータＫ，Ｌ，
Ｍ，ＮがすべてＳ／Ｐデータ変換回路に格納される。
コマンドが入力され、バースト長に等しい４個の書込デ
ータＫ，Ｌ，Ｍ，Ｎが、データバスに時刻ｔ２より順次
与えられる。データバスによって伝達される書込データ
は、１クロックサイクルの経過ごとに、Ｓ／Ｐデータ変
換回路に転送され、時刻ｔ５においてデータＫ，Ｌ，
Ｍ，ＮがすべてＳ／Ｐデータ変換回路に格納される。
【００６１】時刻ｔ３においてリードコマンドが入力さ
れた場合には、次のクロック活性タイミングである時刻
ｔ４において、データバスによって伝達された書込デー
タは、Ｓ／Ｐデータ変換回路には伝達され、格納されて
いるがメモリセルアレイにおける書込動作は未だ実行さ
れていないため、すぐに読出動作を実行して所定の読出
データＥ，Ｆ，Ｇ，Ｈを読出すことができる。読出デー
タＥ，Ｆ，Ｇ，Ｈは、読出されるとともにＰ／Ｓデータ
変換回路に伝達される。
れた場合には、次のクロック活性タイミングである時刻
ｔ４において、データバスによって伝達された書込デー
タは、Ｓ／Ｐデータ変換回路には伝達され、格納されて
いるがメモリセルアレイにおける書込動作は未だ実行さ
れていないため、すぐに読出動作を実行して所定の読出
データＥ，Ｆ，Ｇ，Ｈを読出すことができる。読出デー
タＥ，Ｆ，Ｇ，Ｈは、読出されるとともにＰ／Ｓデータ
変換回路に伝達される。
【００６２】時刻ｔ５においては、書込データの伝達が
終了しているため、データバスを使用してＰ／Ｓデータ
変換回路に格納した読出データを順次読出していくこと
が可能となる。よって、時刻ｔ５から１クロックタイミ
ングごとに読出データ信号Ｅ，Ｆ，Ｇ，Ｈがデータバス
に伝達されることとなる。
終了しているため、データバスを使用してＰ／Ｓデータ
変換回路に格納した読出データを順次読出していくこと
が可能となる。よって、時刻ｔ５から１クロックタイミ
ングごとに読出データ信号Ｅ，Ｆ，Ｇ，Ｈがデータバス
に伝達されることとなる。
【００６３】一方、時刻ｔ５においては、読出データは
既にデータ変換回路に転送されているため、メモリセル
アレイに対して書込動作を実行することができる。よっ
て、このタイミングにおいてＳ／Ｐデータ変換回路に格
納された書込データＫ，Ｌ，Ｍ，Ｎが対応するメモリセ
ルに書込まれる。
既にデータ変換回路に転送されているため、メモリセル
アレイに対して書込動作を実行することができる。よっ
て、このタイミングにおいてＳ／Ｐデータ変換回路に格
納された書込データＫ，Ｌ，Ｍ，Ｎが対応するメモリセ
ルに書込まれる。
【００６４】このように、Ｐ／Ｓデータ変換回路および
Ｓ／Ｐデータ変換回路に書込データおよび読出データを
蓄えつつ、メモリセルアレイについてはバースト長分の
データを一括して読出あるいは書込することにより、読
出動作と書込動作とを連続的に指示した場合に、データ
バスで生じるギャップｔｇは、クロック信号の０．５サ
イクル分にとどまる。これは、図２１に示した従来の一
般的なＤＲＡＭにおいて、同様の場合にクロック信号の
２．５サイクル分データバスに生じていたギャップより
も２クロックサイクル分短い。これにより、データバス
の使用効率を大幅に向上させ、バースト長分のデータの
一括した取扱いを高速に行なうことができる。
Ｓ／Ｐデータ変換回路に書込データおよび読出データを
蓄えつつ、メモリセルアレイについてはバースト長分の
データを一括して読出あるいは書込することにより、読
出動作と書込動作とを連続的に指示した場合に、データ
バスで生じるギャップｔｇは、クロック信号の０．５サ
イクル分にとどまる。これは、図２１に示した従来の一
般的なＤＲＡＭにおいて、同様の場合にクロック信号の
２．５サイクル分データバスに生じていたギャップより
も２クロックサイクル分短い。これにより、データバス
の使用効率を大幅に向上させ、バースト長分のデータの
一括した取扱いを高速に行なうことができる。
【００６５】なお、実施の形態１においては、一例とし
てバースト長が４の場合を取上げているが、バースト長
を他の値に設定した場合も同様の手法を用いて、バース
ト長分のデータを一括して取扱う構成を実現することが
可能である。
てバースト長が４の場合を取上げているが、バースト長
を他の値に設定した場合も同様の手法を用いて、バース
ト長分のデータを一括して取扱う構成を実現することが
可能である。
【００６６】［実施の形態１の変形例］実施の形態１の
変形例においては、可変データとして設定されるバース
ト長に対応して、バースト長分のデータを一括して取扱
うことのできるデータ変換回路の構成について説明す
る。
変形例においては、可変データとして設定されるバース
ト長に対応して、バースト長分のデータを一括して取扱
うことのできるデータ変換回路の構成について説明す
る。
【００６７】一般に、半導体記憶装置におけるバースト
長は、アドレス信号の一部ビットの組合せによって可変
にセットすることが可能である。よって、このような、
バースト長の変更にもダイナミックに対応し得る構成を
考える必要がある。
長は、アドレス信号の一部ビットの組合せによって可変
にセットすることが可能である。よって、このような、
バースト長の変更にもダイナミックに対応し得る構成を
考える必要がある。
【００６８】実施の形態１の変形例においては、Ｓ／Ｐ
データ変換回路は、図２で説明した構成と比較して、カ
ウント回路７８に代えてカウント回路１７８を含む。
データ変換回路は、図２で説明した構成と比較して、カ
ウント回路７８に代えてカウント回路１７８を含む。
【００６９】カウント回路１７８は、補助カウント信号
ＣＡ０′，ＣＡ１′を発生し、ゲート回路７２ａ〜７２
ｄは、カウント回路１７８の生成する補助カウント信号
に応じてオンオフする。Ｓ／Ｐデータ変換回路のその他
の部分は、Ｓ／Ｐデータ変換回路７０と同一の構成を有
するので説明は繰り返さない。
ＣＡ０′，ＣＡ１′を発生し、ゲート回路７２ａ〜７２
ｄは、カウント回路１７８の生成する補助カウント信号
に応じてオンオフする。Ｓ／Ｐデータ変換回路のその他
の部分は、Ｓ／Ｐデータ変換回路７０と同一の構成を有
するので説明は繰り返さない。
【００７０】図５は、カウント回路１７８の構成を説明
する回路図である。図５を参照して、カウント回路１７
８は、既に説明した２ビットのカウント回路７８と補助
カウント回路７９とを含む。
する回路図である。図５を参照して、カウント回路１７
８は、既に説明した２ビットのカウント回路７８と補助
カウント回路７９とを含む。
【００７１】カウント回路７８は、２ビットのカウント
信号であるＣＡ０，ＣＡ１を発生する。
信号であるＣＡ０，ＣＡ１を発生する。
【００７２】補助カウント回路７９は、バースト長が２
に設定されたときに活性化される信号ＢＬＧ２とバース
ト長が４に設定された場合に活性化される信号ＢＬＧ４
とを２入力として、ＮＯＲ演算結果を出力する論理ゲー
トＬＧ１１と、ＬＧ１１の出力を反転して信号ＢＬＧ２
４を出力するインバータＩＶ１１を有する。信号ＢＬＧ
２４は、バースト長が２ないし４である場合、すなわち
１でない場合に活性化（Ｈレベル）される信号である。
に設定されたときに活性化される信号ＢＬＧ２とバース
ト長が４に設定された場合に活性化される信号ＢＬＧ４
とを２入力として、ＮＯＲ演算結果を出力する論理ゲー
トＬＧ１１と、ＬＧ１１の出力を反転して信号ＢＬＧ２
４を出力するインバータＩＶ１１を有する。信号ＢＬＧ
２４は、バースト長が２ないし４である場合、すなわち
１でない場合に活性化（Ｈレベル）される信号である。
【００７３】補助カウント回路７９は、さらにカウント
回路７８の出力する２ビットのカウント信号の一方ＣＡ
０とＢＬＧ２４とを２入力としてＮＡＮＤ演算を行なう
論理ゲートＬＧ１２と、ＬＧ１２の出力を反転して補助
カウント信号ＣＡ０′を出力するインバータＩＶ１２
と、カウント信号の他方ＣＡ１とＢＬＧ４とを２入力と
してＮＡＮＤ演算結果を出力する論理ゲートＬＧ１３
と、論理ゲートＬＧ１３の出力を反転して補助カウント
信号ＣＡ１′を発生するインバータＩＶ１３とを有す
る。
回路７８の出力する２ビットのカウント信号の一方ＣＡ
０とＢＬＧ２４とを２入力としてＮＡＮＤ演算を行なう
論理ゲートＬＧ１２と、ＬＧ１２の出力を反転して補助
カウント信号ＣＡ０′を出力するインバータＩＶ１２
と、カウント信号の他方ＣＡ１とＢＬＧ４とを２入力と
してＮＡＮＤ演算結果を出力する論理ゲートＬＧ１３
と、論理ゲートＬＧ１３の出力を反転して補助カウント
信号ＣＡ１′を発生するインバータＩＶ１３とを有す
る。
【００７４】補助カウント回路７９は、バースト長が１
に設定された場合には、信号ＢＬＧ２４を非活性化して
Ｌレベルに定めることにより、補助カウント信号ＣＡ
０′およびＣＡ１′を常にＬレベルとする。これによ
り、バースト長が１に設定された場合には、固定された
補助カウントデータＣＡ０′，ＣＡ１′に対応するラッ
チ回路７４ｄのみが、データバスとの間でデータを実行
する。
に設定された場合には、信号ＢＬＧ２４を非活性化して
Ｌレベルに定めることにより、補助カウント信号ＣＡ
０′およびＣＡ１′を常にＬレベルとする。これによ
り、バースト長が１に設定された場合には、固定された
補助カウントデータＣＡ０′，ＣＡ１′に対応するラッ
チ回路７４ｄのみが、データバスとの間でデータを実行
する。
【００７５】補助カウント回路７９は、バースト長が２
に設定された場合には、信号ＢＬＧ２４はＨレベルに、
ＢＬＧ４はＬレベルに設定されるので、補助カウント信
号ＣＡ１′を常にＬレベルとする一方で、補助カウント
信号ＣＡ０′をカウント回路７８の出力するカウント信
号ＣＡ０に応じてカウントアップする。これにより、ゲ
ート回路７２ａおよび７２ｃが１クロックタイミングご
とに交互にオンする。
に設定された場合には、信号ＢＬＧ２４はＨレベルに、
ＢＬＧ４はＬレベルに設定されるので、補助カウント信
号ＣＡ１′を常にＬレベルとする一方で、補助カウント
信号ＣＡ０′をカウント回路７８の出力するカウント信
号ＣＡ０に応じてカウントアップする。これにより、ゲ
ート回路７２ａおよび７２ｃが１クロックタイミングご
とに交互にオンする。
【００７６】さらに、バースト長の設定が４である場合
には、ＢＬＧ２４およびＢＬＧ４はいずれもＨレベルと
されるので、補助カウント信号ＣＡ０′およびＣＡ１′
は、カウント回路７８の出力であるＣＡ０およびＣＡ１
と等しくなり、図２で説明した動作と全く同様となる。
には、ＢＬＧ２４およびＢＬＧ４はいずれもＨレベルと
されるので、補助カウント信号ＣＡ０′およびＣＡ１′
は、カウント回路７８の出力であるＣＡ０およびＣＡ１
と等しくなり、図２で説明した動作と全く同様となる。
【００７７】同様に、Ｐ／Ｓデータ変換回路は、図２で
説明した構成と比較して、カウント回路８８に代えてカ
ウント回路１８８を含む。カウント回路１８８も、カウ
ント回路１７８と同様の構成であり、補助カウント回路
７９と同様の構成を有する補助カウント回路８９を含む
ので、説明は繰り返さない。
説明した構成と比較して、カウント回路８８に代えてカ
ウント回路１８８を含む。カウント回路１８８も、カウ
ント回路１７８と同様の構成であり、補助カウント回路
７９と同様の構成を有する補助カウント回路８９を含む
ので、説明は繰り返さない。
【００７８】カウント回路１８８は、補助カウント信号
ＣＡ０′，ＣＡ１′を発生し、ゲート回路８２ａ〜８２
ｄは、カウント回路１８８の生成する補助カウント信号
に応じてオンオフする。Ｐ／Ｓデータ変換回路のその他
の部分は、Ｐ／Ｓデータ変換回路８０と同一の構成を有
するので説明は繰り返さない。
ＣＡ０′，ＣＡ１′を発生し、ゲート回路８２ａ〜８２
ｄは、カウント回路１８８の生成する補助カウント信号
に応じてオンオフする。Ｐ／Ｓデータ変換回路のその他
の部分は、Ｐ／Ｓデータ変換回路８０と同一の構成を有
するので説明は繰り返さない。
【００７９】このような構成を有するカウント回路によ
って、Ｓ／Ｐデータ変換回路およびＰ／Ｓ変換回路中の
ゲート回路のオンオフを制御することにより、可変に設
定されるバースト長の変化に応じて、バースト長分のデ
ータを一度に取扱う構成を実現することが可能となる。
実施の形態１の変形例においては、一例として、バース
ト長が１、２、４の間で切換わる場合について説明した
が、バースト長が他の範囲において可変に設定される場
合についても、同様の手法を用いて同等の効果を得るこ
とが可能である。
って、Ｓ／Ｐデータ変換回路およびＰ／Ｓ変換回路中の
ゲート回路のオンオフを制御することにより、可変に設
定されるバースト長の変化に応じて、バースト長分のデ
ータを一度に取扱う構成を実現することが可能となる。
実施の形態１の変形例においては、一例として、バース
ト長が１、２、４の間で切換わる場合について説明した
が、バースト長が他の範囲において可変に設定される場
合についても、同様の手法を用いて同等の効果を得るこ
とが可能である。
【００８０】［実施の形態２］実施の形態２において
は、書込データをメモリ内に一時的に格納する回路を設
け、退避させた書込データのメモリセルアレイの書込動
作を制御することにより、データバスの使用効率を向上
させることを目的とする。
は、書込データをメモリ内に一時的に格納する回路を設
け、退避させた書込データのメモリセルアレイの書込動
作を制御することにより、データバスの使用効率を向上
させることを目的とする。
【００８１】図６は、実施の形態２の半導体記憶装置１
１００の全体構成を示す概略ブロック図である。
１００の全体構成を示す概略ブロック図である。
【００８２】図６を参照して、半導体記憶装置１１００
は、実施の形態１の半導体記憶装置１０００と比較し
て、書込データを一旦保持するため回路として、Ｓ／Ｐ
データ変換回路に代えて、書込データ格納回路１１０と
コラムアドレス格納回路１２０と書込制御回路１００か
ら構成される書込データ保持回路１７０を備える点と、
読出データを一旦保持するため回路として、Ｐ／Ｓデー
タ変換回路８０に代えて読出データ保持回路１８０を備
える点が異なる。
は、実施の形態１の半導体記憶装置１０００と比較し
て、書込データを一旦保持するため回路として、Ｓ／Ｐ
データ変換回路に代えて、書込データ格納回路１１０と
コラムアドレス格納回路１２０と書込制御回路１００か
ら構成される書込データ保持回路１７０を備える点と、
読出データを一旦保持するため回路として、Ｐ／Ｓデー
タ変換回路８０に代えて読出データ保持回路１８０を備
える点が異なる。
【００８３】また、半導体記憶装置１１００は、実施の
形態１の場合とは異なり、一度の列選択動作においては
１個のメモリセル列を活性化し、さらに、同一のワード
線が活性化を維持する状態の下で、活性化するメモリセ
ル列の列アドレスを順次カウントアップして切換える、
いわゆるバースト動作によって列選択を実行する。
形態１の場合とは異なり、一度の列選択動作においては
１個のメモリセル列を活性化し、さらに、同一のワード
線が活性化を維持する状態の下で、活性化するメモリセ
ル列の列アドレスを順次カウントアップして切換える、
いわゆるバースト動作によって列選択を実行する。
【００８４】実施の形態２の内部列アドレス信号発生回
路２２５は、基準となる列アドレスを先頭アドレスとし
て、バースト長に応じた回数のカウントアップ動作を行
なう。内部列アドレス信号発生回路２２５は、バースト
長に応じた個数のメモリセル列に対する、メモリセル列
を順次指定する内部列アドレス信号を発生する。
路２２５は、基準となる列アドレスを先頭アドレスとし
て、バースト長に応じた回数のカウントアップ動作を行
なう。内部列アドレス信号発生回路２２５は、バースト
長に応じた個数のメモリセル列に対する、メモリセル列
を順次指定する内部列アドレス信号を発生する。
【００８５】半導体記憶装置１１００においては、デー
タバス９０に伝達された書込データは、メモリセルアレ
イに直接書込まれずに書込データ格納回路１１０に一時
的に保持される。さらに、メモリセルアレイにおいて読
出動作を優先的に実行することによって、読出動作と書
込動作との重複発生が回避される。
タバス９０に伝達された書込データは、メモリセルアレ
イに直接書込まれずに書込データ格納回路１１０に一時
的に保持される。さらに、メモリセルアレイにおいて読
出動作を優先的に実行することによって、読出動作と書
込動作との重複発生が回避される。
【００８６】この構成の下では、ある書込命令の発生に
より、データが書込データ格納回路に保持された場合に
おいて、新たに指示された次の書込命令を実行するとき
は、前もってその格納データを書込データ格納回路から
メモリセルアレイへ払い出す必要がある。また、格納さ
れる書込データに対応するアドレスはコラムアドレスの
みをコラムアドレス格納回路１２０に格納するため、一
旦ワード線の非活性化が必要となるプリチャージコマン
ドが指示された場合においても、前もって書込データ格
納回路の格納データをメモリセルアレイに書込む必要が
生じる。
より、データが書込データ格納回路に保持された場合に
おいて、新たに指示された次の書込命令を実行するとき
は、前もってその格納データを書込データ格納回路から
メモリセルアレイへ払い出す必要がある。また、格納さ
れる書込データに対応するアドレスはコラムアドレスの
みをコラムアドレス格納回路１２０に格納するため、一
旦ワード線の非活性化が必要となるプリチャージコマン
ドが指示された場合においても、前もって書込データ格
納回路の格納データをメモリセルアレイに書込む必要が
生じる。
【００８７】実施の形態２においては、書込データ格納
回路に保持された書込データをメモリセルアレイに払い
出す動作（以下、パージ動作という）を実行するための
コマンド（以下、パージ指令という）を指示するための
内部制御信号ＰＲＧを生成するコマンドデコーダ回路１
３１を、コントロール回路２０に新たに設ける。
回路に保持された書込データをメモリセルアレイに払い
出す動作（以下、パージ動作という）を実行するための
コマンド（以下、パージ指令という）を指示するための
内部制御信号ＰＲＧを生成するコマンドデコーダ回路１
３１を、コントロール回路２０に新たに設ける。
【００８８】図７は、パージ指令信号ＰＲＧを生成する
コマンドデコード回路１３１の構成を示す回路図であ
る。コマンドデコード回路１３１は、制御信号の組合せ
のうち未使用のものを、パージ指令信号に割当てるもの
である。すなわち、半導体記憶装置１１００において
は、／ＣＳ＝／ＷＥ＝Ｌレベルかつ、／ＲＡＳ＝／ＣＡ
Ｓ＝Ｈの組合せによって発生される制御信号は他にない
ものとする。
コマンドデコード回路１３１の構成を示す回路図であ
る。コマンドデコード回路１３１は、制御信号の組合せ
のうち未使用のものを、パージ指令信号に割当てるもの
である。すなわち、半導体記憶装置１１００において
は、／ＣＳ＝／ＷＥ＝Ｌレベルかつ、／ＲＡＳ＝／ＣＡ
Ｓ＝Ｈの組合せによって発生される制御信号は他にない
ものとする。
【００８９】コマンドデコード回路１３１は、／ＣＳと
／ＷＥとを２入力としＮＯＲ演算結果を出力する論理ゲ
ートＬＧ２０と、／ＲＡＳと／ＣＡＳとをそれぞれ反転
するインバータＩＶ２０とＩＶ２２と、インバータＩＶ
２０およびＩＶ２２の出力を２入力としてＮＯＲ演算結
果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２
０およびＬＧ２２の出力を２入力としてＮＡＮＤ演算結
果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２
４の出力を反転してパージ指令信号ＰＲＧを出力するイ
ンバータＩＶ２４を有する。
／ＷＥとを２入力としＮＯＲ演算結果を出力する論理ゲ
ートＬＧ２０と、／ＲＡＳと／ＣＡＳとをそれぞれ反転
するインバータＩＶ２０とＩＶ２２と、インバータＩＶ
２０およびＩＶ２２の出力を２入力としてＮＯＲ演算結
果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２
０およびＬＧ２２の出力を２入力としてＮＡＮＤ演算結
果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２
４の出力を反転してパージ指令信号ＰＲＧを出力するイ
ンバータＩＶ２４を有する。
【００９０】コマンドデコード回路１３１は、他の内部
制御信号の発生に未使用の組合せである／ＣＳ，／Ｗ
Ｅ，／ＲＡＳおよび／ＣＡＳの組合せにおいて、パージ
指令信号ＰＲＧを活性化（Ｈレベル）する。
制御信号の発生に未使用の組合せである／ＣＳ，／Ｗ
Ｅ，／ＲＡＳおよび／ＣＡＳの組合せにおいて、パージ
指令信号ＰＲＧを活性化（Ｈレベル）する。
【００９１】図８は、パージ指令信号ＰＲＧを発生する
別の構成のコマンドデコード回路１３２の構成を示す回
路図である。
別の構成のコマンドデコード回路１３２の構成を示す回
路図である。
【００９２】半導体記憶装置１１００においては、書込
動作が指示されるＷＲＴ信号は、外部制御信号について
／ＣＳ＝／ＷＥ＝／ＣＡＳ＝Ｌレベルかつ、／ＲＡＳ＝
Ｈレベルの場合に活性化される。これに、外部より新た
に入力する制御信号／ＮＷＣを絡めて、パージ指令を行
なうものである。
動作が指示されるＷＲＴ信号は、外部制御信号について
／ＣＳ＝／ＷＥ＝／ＣＡＳ＝Ｌレベルかつ、／ＲＡＳ＝
Ｈレベルの場合に活性化される。これに、外部より新た
に入力する制御信号／ＮＷＣを絡めて、パージ指令を行
なうものである。
【００９３】図８を参照して、コマンドデコード回路１
３２は、／ＣＳと／ＣＡＳとを２入力としてＮＯＲ演算
結果を出力する論理ゲートＬＧ３０と、／ＷＥと／ＮＷ
Ｃとを２入力としてＮＡＮＤ演算結果を出力する論理ゲ
ートＬＧ３２と、論理ゲートＬＧ３０およびＬＧ３２の
出力と／ＲＡＳとを３入力としてＮＡＮＤ演算結果を出
力する論理ゲートＬＧ３４と、論理ゲートＬＧ３４の出
力を反転してパージ指令信号ＰＲＧを発生するインバー
タＩＶ３０とを有する。
３２は、／ＣＳと／ＣＡＳとを２入力としてＮＯＲ演算
結果を出力する論理ゲートＬＧ３０と、／ＷＥと／ＮＷ
Ｃとを２入力としてＮＡＮＤ演算結果を出力する論理ゲ
ートＬＧ３２と、論理ゲートＬＧ３０およびＬＧ３２の
出力と／ＲＡＳとを３入力としてＮＡＮＤ演算結果を出
力する論理ゲートＬＧ３４と、論理ゲートＬＧ３４の出
力を反転してパージ指令信号ＰＲＧを発生するインバー
タＩＶ３０とを有する。
【００９４】このような構成とすることにより、コマン
ドデコード回路１３２は、ライト動作が活性化されてい
ない場合においても、外部より与えられる制御信号／Ｎ
ＷＣを活性化（Ｌレベル）することにより、自由にパー
ジ指令信号ＰＲＧを活性化することが可能となる。ま
た、新たな制御信号／ＮＷＣを絡めてパージ指令信号を
活性化することが可能なコマンドデコード回路は、図８
の構成に限られるものではなく、他の制御信号と関連づ
ける回路構成とすることも可能である。
ドデコード回路１３２は、ライト動作が活性化されてい
ない場合においても、外部より与えられる制御信号／Ｎ
ＷＣを活性化（Ｌレベル）することにより、自由にパー
ジ指令信号ＰＲＧを活性化することが可能となる。ま
た、新たな制御信号／ＮＷＣを絡めてパージ指令信号を
活性化することが可能なコマンドデコード回路は、図８
の構成に限られるものではなく、他の制御信号と関連づ
ける回路構成とすることも可能である。
【００９５】なお、／ＮＷＣのような新たな制御信号を
設けずに、アドレス信号のうちの１ビットを同じ目的に
使用しても同様の効果を得ることができる。
設けずに、アドレス信号のうちの１ビットを同じ目的に
使用しても同様の効果を得ることができる。
【００９６】図９は、半導体記憶装置１１００の読出／
書込データの保持に関する回路の構成を示すブロック図
である。
書込データの保持に関する回路の構成を示すブロック図
である。
【００９７】図９を参照して、書込制御回路１００は、
内部コマンド信号ＷＲＴ，ＰＲＥ，ＰＲＧと、バースト
長設定データＢＬＧとを受けて、パージ開始信号ＰＳＴ
ＲＴと、パージカウント信号ＰＣＮＴとを出力する。
内部コマンド信号ＷＲＴ，ＰＲＥ，ＰＲＧと、バースト
長設定データＢＬＧとを受けて、パージ開始信号ＰＳＴ
ＲＴと、パージカウント信号ＰＣＮＴとを出力する。
【００９８】書込データ格納回路１１０は、入力バッフ
ァ９２に伝達されたデータをラッチするラッチ回路１１
４と、ラッチ回路１１４の後段に直列に接続して配置さ
れる４個のフリップフロップ回路１１６ａ〜１１６ｄを
有する。フリップフロップ回路１１６ａ〜１１６ｄのデ
ータは、パージカウント信号ＰＣＮＴの活性化に応じて
１つずつ順に先のフリップフロップ回路に送られる。フ
リップフロップ回路１１６ａのデータは、センスアンプ
Ｉ／Ｏ回路６０に伝達される。
ァ９２に伝達されたデータをラッチするラッチ回路１１
４と、ラッチ回路１１４の後段に直列に接続して配置さ
れる４個のフリップフロップ回路１１６ａ〜１１６ｄを
有する。フリップフロップ回路１１６ａ〜１１６ｄのデ
ータは、パージカウント信号ＰＣＮＴの活性化に応じて
１つずつ順に先のフリップフロップ回路に送られる。フ
リップフロップ回路１１６ａのデータは、センスアンプ
Ｉ／Ｏ回路６０に伝達される。
【００９９】このような構成とすることにより、データ
バスから伝達された書込データは、直接メモリセルアレ
イに書込まれるのではなく、一時的にフリップフロップ
回路１１６ａ〜１１６ｄに退避させられる。
バスから伝達された書込データは、直接メモリセルアレ
イに書込まれるのではなく、一時的にフリップフロップ
回路１１６ａ〜１１６ｄに退避させられる。
【０１００】読出データ保持回路１８０は、センスアン
プＩ／Ｏ回路と出力バッファとの間に接続されるラッチ
回路１１２および１１４を含む。すなわち、読出データ
に関してはデータを一時的に退避させる機能は設けられ
ず、書込データがデータ格納回路に一時的に退避させら
れている間に、読出データは速やかに出力バッファ９４
を介してデータバス９０に伝達される。
プＩ／Ｏ回路と出力バッファとの間に接続されるラッチ
回路１１２および１１４を含む。すなわち、読出データ
に関してはデータを一時的に退避させる機能は設けられ
ず、書込データがデータ格納回路に一時的に退避させら
れている間に、読出データは速やかに出力バッファ９４
を介してデータバス９０に伝達される。
【０１０１】コラムアドレス格納回路１２０は、アドレ
ス入力端子よりアドレス信号を受けるバッファ１２２
と、／ＣＡＳ信号の活性化に応じてバッファ１２２のデ
ータを後段に伝達するトランスファーゲート１２４と、
トランスファーゲート１２４の動作に応じてバッファ１
２２に伝達されたアドレス信号をラッチするラッチ回路
１２５とを含む。コラムアドレス格納回路１２０は、さ
らに、ラッチ回路１２５に伝達されたコラムアドレスを
記憶するためのフリップフロップ回路１２６を有する。
ス入力端子よりアドレス信号を受けるバッファ１２２
と、／ＣＡＳ信号の活性化に応じてバッファ１２２のデ
ータを後段に伝達するトランスファーゲート１２４と、
トランスファーゲート１２４の動作に応じてバッファ１
２２に伝達されたアドレス信号をラッチするラッチ回路
１２５とを含む。コラムアドレス格納回路１２０は、さ
らに、ラッチ回路１２５に伝達されたコラムアドレスを
記憶するためのフリップフロップ回路１２６を有する。
【０１０２】コラムデータ格納回路１２０は、パージ開
始信号ＰＳＴＲＴによってオンオフされるトランスファ
ーゲート１２７と、ＰＳＴＲＴの反転信号に応じてオン
オフされるトランスファーゲート１２８とをさらに有す
る。
始信号ＰＳＴＲＴによってオンオフされるトランスファ
ーゲート１２７と、ＰＳＴＲＴの反転信号に応じてオン
オフされるトランスファーゲート１２８とをさらに有す
る。
【０１０３】トランスファーゲート１２７は、フリップ
フロップ回路１２６と内部列アドレス発生回路２２５と
の間に設けられ、パージ動作が開始された場合に、フリ
ップフロップ回路１２６に記憶されたコラムアドレスを
内部列アドレス発生回路に伝達する。内部列アドレス発
生回路２２５は、伝達されたコラムアドレスに基づいて
内部列アドレス信号を順次発生する。内部列アドレス信
号に基づいて、書込データ格納回路１１０の格納データ
に対応するメモリセル列が順次活性化され、書込動作が
適正に実行される。
フロップ回路１２６と内部列アドレス発生回路２２５と
の間に設けられ、パージ動作が開始された場合に、フリ
ップフロップ回路１２６に記憶されたコラムアドレスを
内部列アドレス発生回路に伝達する。内部列アドレス発
生回路２２５は、伝達されたコラムアドレスに基づいて
内部列アドレス信号を順次発生する。内部列アドレス信
号に基づいて、書込データ格納回路１１０の格納データ
に対応するメモリセル列が順次活性化され、書込動作が
適正に実行される。
【０１０４】パージ動作が指示されていない場合におい
ては、トランスファーゲート１２７はオフされ、代わり
にトランスファーゲート１２８がオンされる。これによ
り、パージ動作が指示されていない場合においては、ア
ドレス端子に現在入力されているコラムアドレスが内部
列アドレス発生回路２２５に伝達されることとなる。
ては、トランスファーゲート１２７はオフされ、代わり
にトランスファーゲート１２８がオンされる。これによ
り、パージ動作が指示されていない場合においては、ア
ドレス端子に現在入力されているコラムアドレスが内部
列アドレス発生回路２２５に伝達されることとなる。
【０１０５】図１０は、書込制御回路１００の構成を示
す回路図である。図１０を参照して、書込制御回路１０
０は、ライト信号ＷＲＴを反転するインバータＩＶ４０
と、パージ指令信号ＰＲＧとプリチャージ信号ＰＲＥと
を２入力としてＮＯＲ演算結果を出力する論理ゲートＬ
Ｇ４０と、インバータＩＶ４０と論理ゲートＬＧ４０と
の出力を２入力とするフリップフロップ回路１０２を構
成する論理ゲートＬＧ４２およびＬＧ４３と、フリップ
フロップ回路１０２の出力を遅延する遅延回路１０４と
を有する。遅延回路１０４によって遅延されたフリップ
フロップ回路１０２の出力が、パージセット信号ＰＳＥ
Ｔとなる。
す回路図である。図１０を参照して、書込制御回路１０
０は、ライト信号ＷＲＴを反転するインバータＩＶ４０
と、パージ指令信号ＰＲＧとプリチャージ信号ＰＲＥと
を２入力としてＮＯＲ演算結果を出力する論理ゲートＬ
Ｇ４０と、インバータＩＶ４０と論理ゲートＬＧ４０と
の出力を２入力とするフリップフロップ回路１０２を構
成する論理ゲートＬＧ４２およびＬＧ４３と、フリップ
フロップ回路１０２の出力を遅延する遅延回路１０４と
を有する。遅延回路１０４によって遅延されたフリップ
フロップ回路１０２の出力が、パージセット信号ＰＳＥ
Ｔとなる。
【０１０６】信号ＰＳＥＴは、書込動作を指示するライ
ト信号ＷＲＴの活性化に応じてＨレベルにセットされ
る。一方、信号ＷＲＴが非活性化された場合であって、
パージ動作を指示する信号ＰＲＧおよびプリチャージ動
作を指示する信号ＰＲＥの少なくとも一方が活性状態
（Ｈレベル）である場合にリセットされて、Ｌレベルと
なる。
ト信号ＷＲＴの活性化に応じてＨレベルにセットされ
る。一方、信号ＷＲＴが非活性化された場合であって、
パージ動作を指示する信号ＰＲＧおよびプリチャージ動
作を指示する信号ＰＲＥの少なくとも一方が活性状態
（Ｈレベル）である場合にリセットされて、Ｌレベルと
なる。
【０１０７】書込制御回路１００は、制御信号ＰＲＧ，
ＰＲＥ，ＷＲＴを３入力としＮＯＲ演算結果を出力する
論理ゲートＬＧ４１と、論理ゲートＬＧ４１の出力を反
転するインバータＩＶ４２と、インバータＩＶ４２の出
力とパージセット信号ＰＳＥＴとを入力としてＮＡＮＤ
演算結果を出力する論理ゲートＬＧ４４と、論理ゲート
ＬＧ４４の出力を反転してパージ開始信号ＰＳＴＲＴを
発生するインバータＩＶ４４とを含む。
ＰＲＥ，ＷＲＴを３入力としＮＯＲ演算結果を出力する
論理ゲートＬＧ４１と、論理ゲートＬＧ４１の出力を反
転するインバータＩＶ４２と、インバータＩＶ４２の出
力とパージセット信号ＰＳＥＴとを入力としてＮＡＮＤ
演算結果を出力する論理ゲートＬＧ４４と、論理ゲート
ＬＧ４４の出力を反転してパージ開始信号ＰＳＴＲＴを
発生するインバータＩＶ４４とを含む。
【０１０８】このような構成とすることにより、パージ
開始信号ＰＳＴＲＴは、書込動作が指示された場合にお
いて、遅延回路１０４によってセットされる遅延時間の
経過後に活性化（Ｈレベル）される。また、書込動作が
非活性化されている場合であって、パージ動作とプリチ
ャージ動作との少なくとも一方が活性化されたときにリ
セットされ、活性化時と同様に遅延時間の経過後非活性
化（Ｌレベル）される。
開始信号ＰＳＴＲＴは、書込動作が指示された場合にお
いて、遅延回路１０４によってセットされる遅延時間の
経過後に活性化（Ｈレベル）される。また、書込動作が
非活性化されている場合であって、パージ動作とプリチ
ャージ動作との少なくとも一方が活性化されたときにリ
セットされ、活性化時と同様に遅延時間の経過後非活性
化（Ｌレベル）される。
【０１０９】書込制御回路１００は、さらに、バースト
長設定信号ＢＬＧとパージ開始信号ＰＳＴＲＴとを受け
るバーストカウンタ１０６を含む。バーストカウンタ１
０６は、パージ開始信号ＰＳＴＲＴが活性化されると、
ＢＬＧで設定されるバースト長のデータ個数分だけクロ
ック信号ＣＬＫに同期したパージカウント信号ＰＣＮＴ
を発生する。パージカウント信号ＰＣＮＴは、書込デー
タ格納回路１１０に伝達され、その活性化タイミングご
とにデータが順次先のフリップフロップ回路に送られ
る。バーストカウンタ回路１０６によって、パージカウ
ント信号は、設定されたバースト長分だけ繰り返し活性
化されるので、パージ動作が指示された場合において、
データ格納回路に格納されているバースト長分のデータ
はメモリセルアレイに順次書込まれることとなる。
長設定信号ＢＬＧとパージ開始信号ＰＳＴＲＴとを受け
るバーストカウンタ１０６を含む。バーストカウンタ１
０６は、パージ開始信号ＰＳＴＲＴが活性化されると、
ＢＬＧで設定されるバースト長のデータ個数分だけクロ
ック信号ＣＬＫに同期したパージカウント信号ＰＣＮＴ
を発生する。パージカウント信号ＰＣＮＴは、書込デー
タ格納回路１１０に伝達され、その活性化タイミングご
とにデータが順次先のフリップフロップ回路に送られ
る。バーストカウンタ回路１０６によって、パージカウ
ント信号は、設定されたバースト長分だけ繰り返し活性
化されるので、パージ動作が指示された場合において、
データ格納回路に格納されているバースト長分のデータ
はメモリセルアレイに順次書込まれることとなる。
【０１１０】次に、内部におけるパージ指示コマンドの
生成の有無に応じた、半導体記憶装置１１００の全体動
作をタイミングチャートを用いて説明する。
生成の有無に応じた、半導体記憶装置１１００の全体動
作をタイミングチャートを用いて説明する。
【０１１１】図１１は、パージ指示コマンドを内部で生
成しない場合における半導体記憶装置１１００の読出／
書込動作におけるデータの入出力タイミングについて説
明するためのタイミングチャートである。
成しない場合における半導体記憶装置１１００の読出／
書込動作におけるデータの入出力タイミングについて説
明するためのタイミングチャートである。
【０１１２】図１１を参照して、時刻ｔ１においてライ
トコマンドが指示される前に、書込データ格納回路には
書込データＫ，Ｌ，Ｍ，Ｎが格納されている。ライトコ
マンドの指示に従って、時刻ｔ２においてデータバスに
新たな書込データｋが伝達され、時刻ｔ３以降において
残りの書込データｌ，ｍ，ｎが順次伝達される。
トコマンドが指示される前に、書込データ格納回路には
書込データＫ，Ｌ，Ｍ，Ｎが格納されている。ライトコ
マンドの指示に従って、時刻ｔ２においてデータバスに
新たな書込データｋが伝達され、時刻ｔ３以降において
残りの書込データｌ，ｍ，ｎが順次伝達される。
【０１１３】時刻ｔ３においては、書込データ格納回路
の格納データのメモリセルアレイへの書込が開始され、
時刻ｔ３から４クロックサイクルに渡って書込データ
Ｋ，Ｌ，Ｍ，Ｎがメモリセルアレイに格納される。その
間、データバスにによって伝達される書込データｋ，
ｌ，ｍ，ｎは、１クロックサイクルごとに、順次先のフ
リップフロップ回路に送られ書込データ格納回路で保持
される。
の格納データのメモリセルアレイへの書込が開始され、
時刻ｔ３から４クロックサイクルに渡って書込データ
Ｋ，Ｌ，Ｍ，Ｎがメモリセルアレイに格納される。その
間、データバスにによって伝達される書込データｋ，
ｌ，ｍ，ｎは、１クロックサイクルごとに、順次先のフ
リップフロップ回路に送られ書込データ格納回路で保持
される。
【０１１４】時刻ｔ４において、当初書込データ保持回
路に保持されていたデータＫ，Ｌ，Ｍ，Ｎはすべてメモ
リセルアレイへ書込まれ、新たなライトコマンドに対応
してデータバスに伝達されたデータｋ，ｌ，ｍ，ｎも書
込データ格納回路に保持されたので、書込系の動作は一
旦完了する状態となる。
路に保持されていたデータＫ，Ｌ，Ｍ，Ｎはすべてメモ
リセルアレイへ書込まれ、新たなライトコマンドに対応
してデータバスに伝達されたデータｋ，ｌ，ｍ，ｎも書
込データ格納回路に保持されたので、書込系の動作は一
旦完了する状態となる。
【０１１５】この後、半導体記憶装置内において積極的
にパージ指令を発行しない場合には、外部よりプリチャ
ージ指示等が入力され、書込データ格納回路に保持され
たデータを払い出す必要が生じるまで書込データ保持回
路の内容は保持される。
にパージ指令を発行しない場合には、外部よりプリチャ
ージ指示等が入力され、書込データ格納回路に保持され
たデータを払い出す必要が生じるまで書込データ保持回
路の内容は保持される。
【０１１６】時刻ｔ５においてプリチャージコマンドが
外部から指示され、このタイミングによりパージ動作が
実行される。これに応じて、時刻ｔ６より、書込データ
格納回路中のデータ信号ｋ，ｌ，ｍ，ｎのメモリセルア
レイへの書込みが開始される。書込データ格納回路中の
書込データのメモリセルアレイへの伝達を完了するまで
は、ワード線の活性状態を維持する必要があることか
ら、プリチャージ動作を開始できるのは時刻ｔ７のタイ
ミングとなる。
外部から指示され、このタイミングによりパージ動作が
実行される。これに応じて、時刻ｔ６より、書込データ
格納回路中のデータ信号ｋ，ｌ，ｍ，ｎのメモリセルア
レイへの書込みが開始される。書込データ格納回路中の
書込データのメモリセルアレイへの伝達を完了するまで
は、ワード線の活性状態を維持する必要があることか
ら、プリチャージ動作を開始できるのは時刻ｔ７のタイ
ミングとなる。
【０１１７】よって、プリチャージコマンドが入力され
た時刻ｔ５から次の行系動作を活性するためのアクティ
ベートコマンドが受付けが可能となる時刻ｔ８までに
は、クロック信号の８サイクルに相当する時間が経過す
ることとなる。
た時刻ｔ５から次の行系動作を活性するためのアクティ
ベートコマンドが受付けが可能となる時刻ｔ８までに
は、クロック信号の８サイクルに相当する時間が経過す
ることとなる。
【０１１８】図１２は、パージ指示コマンドを内部で生
成する場合における半導体記憶装置１１００の読出／書
込動作時におけるデータの入出力タイミングを説明する
ためのタイミングチャートである。
成する場合における半導体記憶装置１１００の読出／書
込動作時におけるデータの入出力タイミングを説明する
ためのタイミングチャートである。
【０１１９】図１２を参照して、時刻ｔ１から時刻ｔ４
までの動作は、図１１の場合と同様であるので説明は繰
返さない。
までの動作は、図１１の場合と同様であるので説明は繰
返さない。
【０１２０】時刻ｔ４において、ライト動作が非活性と
なった場合においても、コマンドデコード回路１３１も
しくは１３２によって、パージ指令信号ＰＲＧが発生さ
れる。これに応じて、時刻ｔ５よりパージ動作が実行さ
れ、時刻ｔ４のタイミングにおいて書込データ格納回路
に保持されるデータｋ，ｌ，ｍ，ｎが、時刻ｔ５より順
次メモリセルアレイに書込まれる。
なった場合においても、コマンドデコード回路１３１も
しくは１３２によって、パージ指令信号ＰＲＧが発生さ
れる。これに応じて、時刻ｔ５よりパージ動作が実行さ
れ、時刻ｔ４のタイミングにおいて書込データ格納回路
に保持されるデータｋ，ｌ，ｍ，ｎが、時刻ｔ５より順
次メモリセルアレイに書込まれる。
【０１２１】これにより、図１１の場合と同様のタイミ
ングである時刻ｔ６にプリチャージコマンドが指示され
た場合においては、プリチャージコマンドが入力された
後、わずか２クロックサイクル後の時刻ｔ７に、次の行
系動作を活性するためのアクティベートコマンドを実行
することが可能である。
ングである時刻ｔ６にプリチャージコマンドが指示され
た場合においては、プリチャージコマンドが入力された
後、わずか２クロックサイクル後の時刻ｔ７に、次の行
系動作を活性するためのアクティベートコマンドを実行
することが可能である。
【０１２２】すなわち、実際にプリチャージ動作や書込
動作が外部より指示されていない場合においても、内部
でパージ動作を実行するための内部コマンド信号を積極
的に発生することにより、データバスを効率的に使用
し、動作の高速化を図ることが可能となる。
動作が外部より指示されていない場合においても、内部
でパージ動作を実行するための内部コマンド信号を積極
的に発生することにより、データバスを効率的に使用
し、動作の高速化を図ることが可能となる。
【０１２３】［実施の形態２の変形例］実施の形態２の
変形例においては、ライト動作やリード指示等の他の命
令に重複して、パージ動作を重複して指示する構成につ
いて考える。
変形例においては、ライト動作やリード指示等の他の命
令に重複して、パージ動作を重複して指示する構成につ
いて考える。
【０１２４】この方法は、一般にプリチャージコマンド
においても行なわれており、プリチャージコマンドをラ
イト動作やリード動作と重複させる場合には、アドレス
信号のうちの１ビットを利用して、このビット信号のレ
ベルに応じて、重複したプリチャージコマンドを発生さ
せるかどうかを設定することが可能な構成とされる。
においても行なわれており、プリチャージコマンドをラ
イト動作やリード動作と重複させる場合には、アドレス
信号のうちの１ビットを利用して、このビット信号のレ
ベルに応じて、重複したプリチャージコマンドを発生さ
せるかどうかを設定することが可能な構成とされる。
【０１２５】図１３は、実施の形態２の変形例における
パージ指令信号ＰＲＧを発生するコマンドデコード回路
１３３の構成を示す回路図である。
パージ指令信号ＰＲＧを発生するコマンドデコード回路
１３３の構成を示す回路図である。
【０１２６】図１３を参照して、コマンドデコード回路
１３３は、図７で説明したコマンドデコード回路１３１
と同様の形態で接続される論理ゲートＬＧ２０〜ＬＧ２
４およびインバータＩＶ２０，２２，２４と、論理ゲー
トＬＧ５５とを含む。論理ゲートＬＧ５５は、コマンド
デコード回路１３１の出力とオートパージ信号ＡＰＲＧ
とを２入力としてＯＲ演算結果を、パージ指令信号ＰＲ
Ｇとして出力する。
１３３は、図７で説明したコマンドデコード回路１３１
と同様の形態で接続される論理ゲートＬＧ２０〜ＬＧ２
４およびインバータＩＶ２０，２２，２４と、論理ゲー
トＬＧ５５とを含む。論理ゲートＬＧ５５は、コマンド
デコード回路１３１の出力とオートパージ信号ＡＰＲＧ
とを２入力としてＯＲ演算結果を、パージ指令信号ＰＲ
Ｇとして出力する。
【０１２７】図１４は、オートパージ信号発生回路１３
５の構成を示す回路図である。図１４を参照して、オー
トパージ信号発生回路１３５は、リード信号ＲＤＯとア
ドレス信号のビットの１つであるＡ１１とを２入力とし
てＮＡＮＤ演算結果を出力する論理ゲートＬＧ５０と、
ライト信号ＷＲＴとアドレス信号Ａ１１とを２入力とし
てＮＡＮＤ演算結果を出力する論理ゲートＬＧ５２と、
論理ゲートＬＧ５２の出力をライトレイテンシ分遅延し
て出力する遅延回路１３７と、論理ゲートＬＧ５０と遅
延回路１３７の出力とを２入力としてＮＡＮＤ演算結果
を出力する論理ゲートＬＧ５４とＬＧ５４の出力を受け
るタイミングシフト回路１３９とを含む。
５の構成を示す回路図である。図１４を参照して、オー
トパージ信号発生回路１３５は、リード信号ＲＤＯとア
ドレス信号のビットの１つであるＡ１１とを２入力とし
てＮＡＮＤ演算結果を出力する論理ゲートＬＧ５０と、
ライト信号ＷＲＴとアドレス信号Ａ１１とを２入力とし
てＮＡＮＤ演算結果を出力する論理ゲートＬＧ５２と、
論理ゲートＬＧ５２の出力をライトレイテンシ分遅延し
て出力する遅延回路１３７と、論理ゲートＬＧ５０と遅
延回路１３７の出力とを２入力としてＮＡＮＤ演算結果
を出力する論理ゲートＬＧ５４とＬＧ５４の出力を受け
るタイミングシフト回路１３９とを含む。
【０１２８】図１４においては、ライトレイテンシ＝１
である場合に対応するものとして、遅延回路１３７は、
論理ゲートＬＧ５２の出力を１クロックサイクル遅延さ
せて、論理ゲートＬＧ５４の入力ノードに伝達する。ま
た、タイミングシフト回路１３９は、バースト長に相当
するクロックサイクル数だけ入力された信号を遅延して
出力する。
である場合に対応するものとして、遅延回路１３７は、
論理ゲートＬＧ５２の出力を１クロックサイクル遅延さ
せて、論理ゲートＬＧ５４の入力ノードに伝達する。ま
た、タイミングシフト回路１３９は、バースト長に相当
するクロックサイクル数だけ入力された信号を遅延して
出力する。
【０１２９】このような構成とすることにより、アドレ
ス信号Ａ１１が、Ｌレベルに設定されている場合には、
ライト信号およびリード信号の状態にかかわらず、論理
ゲートＬＧ５４の出力はＬレベルに固定される。
ス信号Ａ１１が、Ｌレベルに設定されている場合には、
ライト信号およびリード信号の状態にかかわらず、論理
ゲートＬＧ５４の出力はＬレベルに固定される。
【０１３０】一方、アドレス信号Ａ１１がＨレベルに設
定された場合には、リード信号およびライト信号の活性
化（Ｈレベル）に対応して、論理ゲートＬＧ５４の出力
はＨレベルに立上がる。タイミングシフト回路１３９
は、論理ゲートＬＧ５４の出力がＨレベルとなった場合
に、設定されたバースト長に対応するクロックサイクル
数だけタイミングをシフトさせてオートパージ信号ＡＰ
ＲＧを活性化（Ｈレベル）する。これにより、バースト
長分のデータについての読出動作および書込動作が完了
したタイミングにおいて、パージ動作が併せて指示され
ることとなる。
定された場合には、リード信号およびライト信号の活性
化（Ｈレベル）に対応して、論理ゲートＬＧ５４の出力
はＨレベルに立上がる。タイミングシフト回路１３９
は、論理ゲートＬＧ５４の出力がＨレベルとなった場合
に、設定されたバースト長に対応するクロックサイクル
数だけタイミングをシフトさせてオートパージ信号ＡＰ
ＲＧを活性化（Ｈレベル）する。これにより、バースト
長分のデータについての読出動作および書込動作が完了
したタイミングにおいて、パージ動作が併せて指示され
ることとなる。
【０１３１】このように、ライト動作およびリード動作
が実行されるたびに、データ処理が完了したタイミング
にパージ動作を自動的に実行することとすれば、書込デ
ータ格納回路中の保持データのメモリセルアレイへの払
い出しタイミングを外部から制御する必要がなく、半導
体記憶装置内部におけるタイミングの調整がより容易に
なるという利点が生ずる。
が実行されるたびに、データ処理が完了したタイミング
にパージ動作を自動的に実行することとすれば、書込デ
ータ格納回路中の保持データのメモリセルアレイへの払
い出しタイミングを外部から制御する必要がなく、半導
体記憶装置内部におけるタイミングの調整がより容易に
なるという利点が生ずる。
【０１３２】図１５は、ライトコマンドに付随してオー
トパージのコマンドが指示された場合の半導体記憶装置
１１００の動作について説明するためのタイミングチャ
ートである。
トパージのコマンドが指示された場合の半導体記憶装置
１１００の動作について説明するためのタイミングチャ
ートである。
【０１３３】図１５を参照して、時刻ｔ１においてライ
ト・オートパージコマンドが入力される。これによりま
ず時刻ｔ１よりライトコマンドが実行され、時刻ｔ１に
先立って書込データ格納回路に保持されたデータＫ，
Ｌ，Ｍ，Ｎが、時刻ｔ３よりメモリセルアレイに払い出
されるのと並行して、新たな書込データｋ，ｌ，ｍ，ｎ
が、時刻ｔ２よりデータバスに伝達され、時刻ｔ３より
順に書込データ格納回路に伝送され格納される。
ト・オートパージコマンドが入力される。これによりま
ず時刻ｔ１よりライトコマンドが実行され、時刻ｔ１に
先立って書込データ格納回路に保持されたデータＫ，
Ｌ，Ｍ，Ｎが、時刻ｔ３よりメモリセルアレイに払い出
されるのと並行して、新たな書込データｋ，ｌ，ｍ，ｎ
が、時刻ｔ２よりデータバスに伝達され、時刻ｔ３より
順に書込データ格納回路に伝送され格納される。
【０１３４】時刻ｔ４において、外部より新たに入力さ
れたデータ信号ｋ，ｌ，ｍ，ｎは全て半導体記憶装置１
１００内に取込まれ、ライトコマンドとしては終了する
こととなるが、このタイミングで自動的にパージ動作が
実行される。
れたデータ信号ｋ，ｌ，ｍ，ｎは全て半導体記憶装置１
１００内に取込まれ、ライトコマンドとしては終了する
こととなるが、このタイミングで自動的にパージ動作が
実行される。
【０１３５】すなわち、時刻ｔ４よりパージ動作が実行
され、このタイミングにおいて書込データ格納回路に保
持されるデータｋ，ｌ，ｍ，ｎが、１クロックサイクル
ごとに順にメモリセルアレイに書込まれる。パージ動作
が完了すると、次のクロックタイミングにおいて自動的
にプリチャージコマンドが入力される。
され、このタイミングにおいて書込データ格納回路に保
持されるデータｋ，ｌ，ｍ，ｎが、１クロックサイクル
ごとに順にメモリセルアレイに書込まれる。パージ動作
が完了すると、次のクロックタイミングにおいて自動的
にプリチャージコマンドが入力される。
【０１３６】よって、この場合においても、プリチャー
ジコマンドの発生から新たなアクティベートコマンドの
実行までには２サイクル分を要するだけですみ、積極的
にパージ動作を行なわない場合として説明した図１１と
比較して、動作の高速化が図られていることがわかる。
ジコマンドの発生から新たなアクティベートコマンドの
実行までには２サイクル分を要するだけですみ、積極的
にパージ動作を行なわない場合として説明した図１１と
比較して、動作の高速化が図られていることがわかる。
【０１３７】図１６は、リード動作に付随してオートパ
ージおよびオートプリチャージコマンドが指示される場
合の半導体記憶装置１１００の全体動作を説明するため
のタイミングチャートである。
ージおよびオートプリチャージコマンドが指示される場
合の半導体記憶装置１１００の全体動作を説明するため
のタイミングチャートである。
【０１３８】図１６を参照して、時刻ｔ１においてリー
ド・オートパージ・オートプリチャージコマンドが入力
される。このタイミングにおいて、書込データ保持回路
においてはデータＫ，Ｌ，Ｍ，Ｎが格納されている。
ド・オートパージ・オートプリチャージコマンドが入力
される。このタイミングにおいて、書込データ保持回路
においてはデータＫ，Ｌ，Ｍ，Ｎが格納されている。
【０１３９】時刻ｔ２からリード動作が実行され、メモ
リセルアレイよりデータｋ，ｌ，ｍ，ｎが順に読出さ
れ、時刻ｔ３より読出データｋ，ｌ，ｍ，ｎが、データ
バスに順次伝達される。
リセルアレイよりデータｋ，ｌ，ｍ，ｎが順に読出さ
れ、時刻ｔ３より読出データｋ，ｌ，ｍ，ｎが、データ
バスに順次伝達される。
【０１４０】読出動作が終了する時刻ｔ４において、オ
ートパージコマンドによりパージ動作が自動的に実行さ
れる。これにより、次のクロック活性化タイミングであ
る時刻ｔ５に書込データ格納回路に保持されたデータＫ
のメモリセルアレイへの書込が実行される。
ートパージコマンドによりパージ動作が自動的に実行さ
れる。これにより、次のクロック活性化タイミングであ
る時刻ｔ５に書込データ格納回路に保持されたデータＫ
のメモリセルアレイへの書込が実行される。
【０１４１】以下、クロック活性化タイミングごとにデ
ータＬ，Ｍ，Ｎについても、同様にメモリセルアレイに
書込まれる。これにより、時刻ｔ６においてプリチャー
ジ動作を実行できる環境が整うため、オートプリチャー
ジコマンドに基づいてプリチャージ動作が実行される。
これにより時刻ｔ７より次のアクティベートコマンドを
実行することが可能となる。
ータＬ，Ｍ，Ｎについても、同様にメモリセルアレイに
書込まれる。これにより、時刻ｔ６においてプリチャー
ジ動作を実行できる環境が整うため、オートプリチャー
ジコマンドに基づいてプリチャージ動作が実行される。
これにより時刻ｔ７より次のアクティベートコマンドを
実行することが可能となる。
【０１４２】［実施の形態３］実施の形態３において
は、実施の形態１において述べたメモリセルアレイにお
いて読出／書込データをバースト長分一括に取扱う技術
と、実施の形態２で述べた書込データを一時的に退避さ
せた後メモリセルアレイに書込む技術とを組合わせるこ
とによって、メモリセルアレイでの読出動作と書込動作
との衝突をさらに有効に回避する。
は、実施の形態１において述べたメモリセルアレイにお
いて読出／書込データをバースト長分一括に取扱う技術
と、実施の形態２で述べた書込データを一時的に退避さ
せた後メモリセルアレイに書込む技術とを組合わせるこ
とによって、メモリセルアレイでの読出動作と書込動作
との衝突をさらに有効に回避する。
【０１４３】図１７は、本発明の実施の形態３の半導体
記憶装置１２００の全体構成を示す概略ブロック図であ
る。
記憶装置１２００の全体構成を示す概略ブロック図であ
る。
【０１４４】図１７を参照して、半導体記憶装置１２０
０は、半導体記憶装置１１００と比較して、読出データ
を一旦保持するための回路として、実施の形態１で説明
したＰ／Ｓデータ変換回路８０を備える点と、書込デー
タ保持回路１７０に代えて書込データ保持回路２７０を
備える点が異なる。書込データ保持回路２７０は、書込
データ保持回路１７０と比較して、書込データ格納回路
１１０および書込制御回路１００に代えて書込データ格
納回路２１０と書込制御回路２００を含む点とが異な
る。
０は、半導体記憶装置１１００と比較して、読出データ
を一旦保持するための回路として、実施の形態１で説明
したＰ／Ｓデータ変換回路８０を備える点と、書込デー
タ保持回路１７０に代えて書込データ保持回路２７０を
備える点が異なる。書込データ保持回路２７０は、書込
データ保持回路１７０と比較して、書込データ格納回路
１１０および書込制御回路１００に代えて書込データ格
納回路２１０と書込制御回路２００を含む点とが異な
る。
【０１４５】また、列選択動作は、実施の形態１と同様
に行なう。すなわち、半導体記憶装置１２００は、半導
体記憶装置１０００と同様の内部列アドレス発生回路２
５を備え、発生される内部列アドレス信号に応じて、１
回の列選択動作においてバースト長分の個数のメモリセ
ル列を同時に活性化する。
に行なう。すなわち、半導体記憶装置１２００は、半導
体記憶装置１０００と同様の内部列アドレス発生回路２
５を備え、発生される内部列アドレス信号に応じて、１
回の列選択動作においてバースト長分の個数のメモリセ
ル列を同時に活性化する。
【０１４６】その他の構成および動作については、実施
の形態１および実施の形態２と同様であるので説明は繰
返さない。
の形態１および実施の形態２と同様であるので説明は繰
返さない。
【０１４７】図１８は、半導体記憶装置１２００の読出
／書込データの保持に関する回路の構成を示すブロック
図である。
／書込データの保持に関する回路の構成を示すブロック
図である。
【０１４８】図１８を参照して、書込データ格納回路２
１０は、入力バッファ９２のデータをラッチするラッチ
回路１５１と、ラッチ回路１５１のデータを並列に展開
するためのラッチ回路１５４ａ〜１５４ｄと、ラッチ回
路１５１とラッチ回路１５４ａ〜１５４ｄとの間にそれ
ぞれ設けられるゲート回路１５２ａ〜１５２ｄを有す
る。
１０は、入力バッファ９２のデータをラッチするラッチ
回路１５１と、ラッチ回路１５１のデータを並列に展開
するためのラッチ回路１５４ａ〜１５４ｄと、ラッチ回
路１５１とラッチ回路１５４ａ〜１５４ｄとの間にそれ
ぞれ設けられるゲート回路１５２ａ〜１５２ｄを有す
る。
【０１４９】書込データ格納回路２１０は、さらに、パ
ージ開始信号の反転信号／ＰＳＴＲＴに応じてオンオフ
するトランスファーゲート２５１ａ〜２５１ｄと、セン
スアンプＩ／Ｏ回路にデータを伝達するためのラッチ回
路１５６ａ〜１５６ｄを有する。トランスファーゲート
２５１ａ〜２５１ｄは、ラッチ回路１５４ａ〜１５４ｄ
とラッチ回路１５６ａ〜１５６ｄとの間にそれぞれ設け
られる。
ージ開始信号の反転信号／ＰＳＴＲＴに応じてオンオフ
するトランスファーゲート２５１ａ〜２５１ｄと、セン
スアンプＩ／Ｏ回路にデータを伝達するためのラッチ回
路１５６ａ〜１５６ｄを有する。トランスファーゲート
２５１ａ〜２５１ｄは、ラッチ回路１５４ａ〜１５４ｄ
とラッチ回路１５６ａ〜１５６ｄとの間にそれぞれ設け
られる。
【０１５０】ラッチ回路１５１に伝達されるシリアルな
書込データは、実施の形態１で説明したのと同様に、カ
ウンタ回路７８の出力に応じてラッチ回路１５４ａ〜１
５４ｄに順に伝達され、並列データに変換される。ラッ
チ回路１５４ａ〜１５４ｄに保持される並列データは、
トランスファーゲート２５１ａ〜２５１ｄを介してラッ
チ回路１５６ａ〜１５６ｄに伝達される。
書込データは、実施の形態１で説明したのと同様に、カ
ウンタ回路７８の出力に応じてラッチ回路１５４ａ〜１
５４ｄに順に伝達され、並列データに変換される。ラッ
チ回路１５４ａ〜１５４ｄに保持される並列データは、
トランスファーゲート２５１ａ〜２５１ｄを介してラッ
チ回路１５６ａ〜１５６ｄに伝達される。
【０１５１】トランスファーゲート２５１ａ〜２５１ｄ
は、信号／ＰＳＴＲＴに応じて制御され、パージ動作が
開始された場合においてオフされる。一旦パージ動作が
実行された場合においては、パージ動作の完了までの
間、メモリセルアレイに書込むべき並列データが破壊さ
れないようにするためである。信号／ＰＳＴＲＴは書込
制御回路２００によって生成される。
は、信号／ＰＳＴＲＴに応じて制御され、パージ動作が
開始された場合においてオフされる。一旦パージ動作が
実行された場合においては、パージ動作の完了までの
間、メモリセルアレイに書込むべき並列データが破壊さ
れないようにするためである。信号／ＰＳＴＲＴは書込
制御回路２００によって生成される。
【０１５２】図１９は、書込制御回路２００の構成を示
す回路図である。図１９を参照して、書込制御回路２０
０は、図１０で説明した書込制御回路１００とほぼ同様
の構成を有しており、ＰＳＴＲＴを発生する論理ゲート
およびインバータの接続については、書込制御回路１０
０の場合と同様である。書込制御回路２００は、書込制
御回路１００と比較して、パージカウント信号ＰＣＮＴ
を発生するパージカウンタ１０６を具備していないこと
およびパージ開始信号ＰＳＴＲＴの反転信号を発生する
ためのインバータＩＶ６４を具備していることのみが異
なる。
す回路図である。図１９を参照して、書込制御回路２０
０は、図１０で説明した書込制御回路１００とほぼ同様
の構成を有しており、ＰＳＴＲＴを発生する論理ゲート
およびインバータの接続については、書込制御回路１０
０の場合と同様である。書込制御回路２００は、書込制
御回路１００と比較して、パージカウント信号ＰＣＮＴ
を発生するパージカウンタ１０６を具備していないこと
およびパージ開始信号ＰＳＴＲＴの反転信号を発生する
ためのインバータＩＶ６４を具備していることのみが異
なる。
【０１５３】再び図１８を参照して、書込制御回路２０
０によって発生されるパージ開始信号ＰＳＴＲＴに応じ
てコラムアドレス格納回路１２０は、図９と同様の動作
を行なう。またＰ／Ｓデータ変換回路８０の構成および
動作については、図２と同様であるので説明は繰返さな
い。
０によって発生されるパージ開始信号ＰＳＴＲＴに応じ
てコラムアドレス格納回路１２０は、図９と同様の動作
を行なう。またＰ／Ｓデータ変換回路８０の構成および
動作については、図２と同様であるので説明は繰返さな
い。
【０１５４】実施の形態２で述べた図１４のオートパー
ジ信号発生回路を、半導体記憶装置１２００に適用し
て、リード動作およびライト動作の合わせてパージ動作
を自動的に行なう構成とすることも可能である。なお、
この場合には、オートパージ信号発生回路中のタイミン
グシフト回路１３９における遅延タイミングは、１クロ
ックサイクル分とすればよい。
ジ信号発生回路を、半導体記憶装置１２００に適用し
て、リード動作およびライト動作の合わせてパージ動作
を自動的に行なう構成とすることも可能である。なお、
この場合には、オートパージ信号発生回路中のタイミン
グシフト回路１３９における遅延タイミングは、１クロ
ックサイクル分とすればよい。
【０１５５】図２０は、半導体記憶装置１２００の全体
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【０１５６】図２０を参照して、時刻ｔ１において、ラ
イトコマンドが入力される。ライトコマンドの入力に伴
って、まず書込データ格納回路に格納されたデータＫ，
Ｌ，Ｍ，Ｎをメモリセルアレイに書込む必要があるが、
この書込動作は、バースト長分一括して時刻ｔ３におい
て１クロックサイクルで完了させることができる。
イトコマンドが入力される。ライトコマンドの入力に伴
って、まず書込データ格納回路に格納されたデータＫ，
Ｌ，Ｍ，Ｎをメモリセルアレイに書込む必要があるが、
この書込動作は、バースト長分一括して時刻ｔ３におい
て１クロックサイクルで完了させることができる。
【０１５７】また、時刻ｔ２以降１クロックサイクルご
とに新たな書込データｋ，ｌ，ｍ，ｎがデータバスに順
次伝達され、書込データ格納回路２１０に格納される。
とに新たな書込データｋ，ｌ，ｍ，ｎがデータバスに順
次伝達され、書込データ格納回路２１０に格納される。
【０１５８】時刻ｔ４において、リードコマンドが入力
されるが、メモリセルアレイにおいて重複する書込動作
は発生していないため、次のクロック活性化タイミング
である時刻ｔ５において指定された読出データＥ，Ｆ，
Ｇ，Ｈを一括して読出すことができる。読出されるデー
タＥ，Ｆ，Ｇ，Ｈは、Ｐ／Ｓデータ変換回路８０によっ
て、時刻ｔ６より１データずつ順にデータバスに伝達さ
れる。
されるが、メモリセルアレイにおいて重複する書込動作
は発生していないため、次のクロック活性化タイミング
である時刻ｔ５において指定された読出データＥ，Ｆ，
Ｇ，Ｈを一括して読出すことができる。読出されるデー
タＥ，Ｆ，Ｇ，Ｈは、Ｐ／Ｓデータ変換回路８０によっ
て、時刻ｔ６より１データずつ順にデータバスに伝達さ
れる。
【０１５９】これにより、時刻ｔ８においてプリチャー
ジコマンドを受付けることができ、さらに２クロックサ
イクル後の時刻ｔ９より新たなアクティベートコマンド
を実行することができることになる。
ジコマンドを受付けることができ、さらに２クロックサ
イクル後の時刻ｔ９より新たなアクティベートコマンド
を実行することができることになる。
【０１６０】このように、実施の形態３の半導体記憶装
置１２００においては、実施の形態１で説明したメモリ
セルアレイにおいてバースト長分のデータを一括して読
出あるいは書込することにより書込動作と読出動作との
衝突の回避効果と、実施の形態２で説明した書込データ
を直接メモリセルアレイに書込まず一旦保持して適切な
タイミングで改めてメモリセルアレイに書込むことによ
る書込動作と読出動作との衝突の回避効果との両方の効
果を組合わせることによって、メモリセルアレイにおい
て読出動作と書込動作とが重複して発生する可能性がさ
らに低いものとなる。これにより、広いバンド幅を有す
る場合においても、データバスの使用効率を向上させ
て、読出／書込データの授受を高速に行なうことが可能
となる。
置１２００においては、実施の形態１で説明したメモリ
セルアレイにおいてバースト長分のデータを一括して読
出あるいは書込することにより書込動作と読出動作との
衝突の回避効果と、実施の形態２で説明した書込データ
を直接メモリセルアレイに書込まず一旦保持して適切な
タイミングで改めてメモリセルアレイに書込むことによ
る書込動作と読出動作との衝突の回避効果との両方の効
果を組合わせることによって、メモリセルアレイにおい
て読出動作と書込動作とが重複して発生する可能性がさ
らに低いものとなる。これにより、広いバンド幅を有す
る場合においても、データバスの使用効率を向上させ
て、読出／書込データの授受を高速に行なうことが可能
となる。
【０１６１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６２】
【発明の効果】請求項１記載の半導体記憶装置は、デー
タバスとの間でのデータ信号の授受を、読出動作時に使
用する読出データ保持回路と書込動作時に使用する書込
データ保持回路とによって独立して実行するので、デー
タバスの使用効率を向上させるととにメモリセルアレイ
で読出動作と書込動作が重複して発生することを回避す
ることができる。
タバスとの間でのデータ信号の授受を、読出動作時に使
用する読出データ保持回路と書込動作時に使用する書込
データ保持回路とによって独立して実行するので、デー
タバスの使用効率を向上させるととにメモリセルアレイ
で読出動作と書込動作が重複して発生することを回避す
ることができる。
【０１６３】請求項２，３記載の半導体記憶装置は、デ
ータ変換回路にデータ信号を蓄えつつ、メモリセルアレ
イにはバースト長分のデータ信号を一括して読出あるい
は書込することができるので、データバスの使用効率を
向上させるとともにメモリセルアレイで読出動作と書込
動作が重複して発生することを回避することができ、バ
ースト長分のデータの入出力を高速化することが可能で
ある。
ータ変換回路にデータ信号を蓄えつつ、メモリセルアレ
イにはバースト長分のデータ信号を一括して読出あるい
は書込することができるので、データバスの使用効率を
向上させるとともにメモリセルアレイで読出動作と書込
動作が重複して発生することを回避することができ、バ
ースト長分のデータの入出力を高速化することが可能で
ある。
【０１６４】請求項４、５記載の半導体記憶装置は、バ
ースト長が可変設定された場合にも、バースト長の変化
に応じて請求項１記載の半導体記憶装置が奏する効果を
得ることが可能である。
ースト長が可変設定された場合にも、バースト長の変化
に応じて請求項１記載の半導体記憶装置が奏する効果を
得ることが可能である。
【０１６５】請求項６、７、８、９記載の半導体記憶装
置は、書込データを一旦書込データ格納回路に格納して
書込動作を行ない、他のコマンド信号との関係に応じて
適切なタイミングで書込データ格納回路からメモリセル
アレイへの書込データの伝達を実行するので、データバ
スの使用効率を向上させるととにメモリセルアレイで読
出動作と書込動作が重複して発生することを回避するこ
とができ、バースト長分のデータの入出力を高速化する
ことが可能である。
置は、書込データを一旦書込データ格納回路に格納して
書込動作を行ない、他のコマンド信号との関係に応じて
適切なタイミングで書込データ格納回路からメモリセル
アレイへの書込データの伝達を実行するので、データバ
スの使用効率を向上させるととにメモリセルアレイで読
出動作と書込動作が重複して発生することを回避するこ
とができ、バースト長分のデータの入出力を高速化する
ことが可能である。
【０１６６】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置が奏する効果に加えて、読出
動作もしくは書込動作の終了後に、自動的に書込データ
格納回路からメモリセルアレイへの書込データの伝達を
指示するコマンド信号を活性化するので、書込データ格
納回路からメモリセルアレイへ書込データを払い出すタ
イミングを容易に規定することができる。
項７記載の半導体記憶装置が奏する効果に加えて、読出
動作もしくは書込動作の終了後に、自動的に書込データ
格納回路からメモリセルアレイへの書込データの伝達を
指示するコマンド信号を活性化するので、書込データ格
納回路からメモリセルアレイへ書込データを払い出すタ
イミングを容易に規定することができる。
【０１６７】請求項１１記載の半導体記憶装置は、書込
データを一旦書込データ格納回路に格納して書込動作を
行なうとともに、データ変換回路にデータ信号を蓄えつ
つメモリセルアレイにおいてバースト長分のデータ信号
を一括して読出あるいは書込むので、メモリセルアレイ
で読出動作と書込動作が重複して発生することをさらに
効率的に回避することができ、データバスの使用効率を
さらに向上させるととにバースト長分のデータの入出力
のさらなる高速化を図ることが可能である。
データを一旦書込データ格納回路に格納して書込動作を
行なうとともに、データ変換回路にデータ信号を蓄えつ
つメモリセルアレイにおいてバースト長分のデータ信号
を一括して読出あるいは書込むので、メモリセルアレイ
で読出動作と書込動作が重複して発生することをさらに
効率的に回避することができ、データバスの使用効率を
さらに向上させるととにバースト長分のデータの入出力
のさらなる高速化を図ることが可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の全体構成を示す概略ブロック図である。
００の全体構成を示す概略ブロック図である。
【図２】 Ｓ／Ｐデータ変換回路７０およびＰ／Ｓデー
タ変換回路８０の構成および動作を説明するブロック図
である。
タ変換回路８０の構成および動作を説明するブロック図
である。
【図３】 ゲート回路７２ｄの構成を示す回路図であ
る。
る。
【図４】 実施の形態１の半導体記憶装置１０００にお
ける読出／書込動作時のデータ入出力タイミングを説明
するためのタイミングチャートである。
ける読出／書込動作時のデータ入出力タイミングを説明
するためのタイミングチャートである。
【図５】 カウント回路１７８の構成を説明する回路図
である。
である。
【図６】 実施の形態２の半導体記憶装置１１００の全
体構成を示す概略ブロック図である。
体構成を示す概略ブロック図である。
【図７】 パージ指令信号を発生するコマンドデコード
回路１３１の構成を示す回路図である。
回路１３１の構成を示す回路図である。
【図８】 パージ指令信号を発生する別の構成のコマン
ドデコード回路１３２の構成を示す回路図である。
ドデコード回路１３２の構成を示す回路図である。
【図９】 半導体記憶装置１１００の読出／書込データ
の保持に関する回路の構成を示すブロック図である。
の保持に関する回路の構成を示すブロック図である。
【図１０】 書込制御回路１００の構成を示す回路図で
ある。
ある。
【図１１】 パージ指示コマンドを内部で生成しない場
合における半導体記憶装置１１００の読出／書込動作に
おけるデータの入出力タイミングについて説明するため
のタイミングチャートである。
合における半導体記憶装置１１００の読出／書込動作に
おけるデータの入出力タイミングについて説明するため
のタイミングチャートである。
【図１２】 パージ指示コマンドを内部で生成する場合
における半導体記憶装置１１００の読出／書込動作時に
おけるデータの入出力タイミングを説明するためのタイ
ミングチャートである。
における半導体記憶装置１１００の読出／書込動作時に
おけるデータの入出力タイミングを説明するためのタイ
ミングチャートである。
【図１３】 実施の形態２の変形例におけるパージ指令
信号ＰＲＧを発生するコマンドデコード回路１３３の構
成を示す回路図である。
信号ＰＲＧを発生するコマンドデコード回路１３３の構
成を示す回路図である。
【図１４】 オートパージ信号発生回路１３５の構成を
示す回路図である。
示す回路図である。
【図１５】 ライトコマンドに付随してオートプリチャ
ージおよびオートパージのコマンドが指示された場合の
半導体記憶装置１１００の動作について説明するための
タイミングチャートである。
ージおよびオートパージのコマンドが指示された場合の
半導体記憶装置１１００の動作について説明するための
タイミングチャートである。
【図１６】 リード動作に付随してオートパージおよび
オートプリチャージコマンドが指示される場合の半導体
記憶装置１１００の全体動作を説明するためのタイミン
グチャートである。
オートプリチャージコマンドが指示される場合の半導体
記憶装置１１００の全体動作を説明するためのタイミン
グチャートである。
【図１７】本発明の実施の形態３の半導体記憶装置１２
００の全体構成を示す概略ブロック図である。
００の全体構成を示す概略ブロック図である。
【図１８】 半導体記憶装置１２００の読出／書込デー
タの保持に関する回路の構成を示すブロック図である。
タの保持に関する回路の構成を示すブロック図である。
【図１９】 書込制御回路２００の構成を示す回路図で
ある。
ある。
【図２０】 半導体記憶装置１２００の全体動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図２１】 従来の一般的なＤＲＡＭにおける読出／書
込動作時のデータの入出力タイミングを説明するための
タイミングチャートである。
込動作時のデータの入出力タイミングを説明するための
タイミングチャートである。
２０ コントロール回路、２５，２２５ 内部列アドレ
ス発生回路、７０ Ｓ／Ｐデータ変換回路、８０ Ｐ／
Ｓデータ変換回路、１００，２００ 書込制御回路、１
２０ コラムアドレス格納回路、１１０，２１０ 書込
データ格納回路、１７０ 書込データ保持回路。
ス発生回路、７０ Ｓ／Ｐデータ変換回路、８０ Ｐ／
Ｓデータ変換回路、１００，２００ 書込制御回路、１
２０ コラムアドレス格納回路、１１０，２１０ 書込
データ格納回路、１７０ 書込データ保持回路。
Claims (11)
- 【請求項１】 １回の読出動作および１回の書込動作の
それぞれにおいて、外部データバスによって時系列なデ
ータ列として伝達される複数のデータ信号を入出力する
ことが可能な半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイと、 前記メモリセルアレイに対してデータ信号の読出動作お
よび書込動作を行なうためのコマンド信号を発生する制
御回路と、 前記１回の読出動作および前記１回の書込動作の対象と
なる複数の選択メモリセルを選択するための行選択回路
および列選択回路と、 書込動作時に前記外部データバスから伝達される前記複
数のデータ信号を一時的に保持した後、前記メモリセル
アレイに伝達する書込データ保持回路と、 読出動作時に前記メモリセルアレイより出力される前記
複数のデータ信号を一時的に保持した後、順に前記外部
データバスに伝達する読出データ保持回路と、 前記コマンド信号に応じて、前記複数の選択メモリセル
のそれぞれと前記書込データ保持回路および前記読出デ
ータ保持回路との間でデータ信号の授受を行なう入出力
選択回路とをさらに備える、半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、前記複数の選択
メモリセルを指定するための行アドレス信号および列ア
ドレス信号を受けるアドレス入力端子をさらに備え、 前記制御回路は、前記複数のデータ信号が有するデータ
信号の個数を表わすバースト長を第１複数個に定めるた
めのバースト長設定信号を発生し、 前記列アドレス信号および前記バースト長設定信号に応
じて、前記複数の選択メモリセルのそれぞれに対応する
前記第１複数個のメモリセル列を選択するための内部列
アドレス信号を生成する内部列アドレス発生回路をさら
に備え、 前記列選択回路は、前記内部列アドレス信号に対応する
前記メモリセル列を活性化し、 前記読出データ保持回路は、 前記第１複数個のデータ信号のそれぞれを格納するため
の前記第１複数個の読出データラッチ回路と、 前記第１複数個の読出データラッチ回路と前記外部デー
タバスとの間にそれぞれ設けられる前記第１複数個の読
出スイッチ回路と、 前記第１複数個の読出スイッチ回路のうちの一つを順番
にオンするカウント回路とを含む、請求項１記載の半導
体記憶装置。 - 【請求項３】 前記制御回路は、クロック信号をさらに
発生し、 前記第１複数個は、２M （Ｍは整数）個であり、 前記カウント回路は、前記クロック信号に同期してカウ
ントアップされるＭビットのカウント信号を発生し、 前記第１複数個の読出スイッチ回路のそれぞれは、前記
Ｍビットのカウント信号の各ビットの状態の組合せに対
応してオンする、請求項２記載の半導体記憶装置。 - 【請求項４】 前記半導体記憶装置は、前記複数の選択
メモリセルを指定するための行アドレス信号および列ア
ドレス信号を受けるアドレス入力端子をさらに備え、 前記制御回路は、前記複数のデータ信号が有するデータ
信号の個数を表わすバースト長を２N（Ｎは整数）個以
下の範囲で可変に２M （ＭはＮ以下の整数）個に設定す
るため前記バースト長設定信号を生成し、 前記列アドレス信号および前記バースト長設定信号に応
じて、前記複数の選択メモリセルのそれぞれに対応する
２M個のメモリセル列を活性化するための内部列アドレ
ス信号を発生する内部列アドレス発生回路をさらに備
え、 前記列選択回路は、前記内部列アドレス信号に対応する
前記メモリセル列を活性化し、 前記読出データ保持回路は、 ２N個のデータ信号のそれぞれを格納するための２N個の
読出データラッチ回路と、 前記２N個の読出データラッチ回路と前記外部データバ
スとの間にそれぞれ設けられる２N個の読出スイッチ回
路と、 前記２N個の読出スイッチ回路から前記バースト長の設
定に対応して予め選択される２M個の読出スイッチ回路
のうちの一つを順番に活性化するカウント回路とをさら
に含む、請求項１記載の半導体記憶装置。 - 【請求項５】 前記制御回路は、クロック信号をさらに
発生し、 前記カウント回路は、 前記クロック信号に同期してカウントアップされるＮビ
ットのカウント信号を発生する第１のサブカウント回路
と、 前記バースト長の設定に対応して、前記Ｎビットのカウ
ント信号のうちの（Ｎ−Ｍ）ビットを強制的に非活性化
した上で、前記Ｎビットのカウント信号を各前記スイッ
チ回路に対して出力する第２のサブカウント回路とを有
し、 前記２N個のスイッチ回路のそれぞれは、前記Ｎビット
のカウント信号の各ビットの状態の組合せに対応してオ
ンする、請求項４記載の半導体記憶装置。 - 【請求項６】 前記半導体記憶装置は、前記複数の選択
メモリセルを指定するための行アドレス信号および列ア
ドレス信号を受けるアドレス入力端子をさらに備え、 前記制御回路は、前記複数のデータ信号が有するデータ
信号の個数を表わすバースト長をＭ個に定めるためのバ
ースト長設定信号を発生し、 前記列アドレス信号および前記バースト長設定信号に応
じて、前記複数の選択メモリセルのそれぞれに対応する
前記第１複数個のメモリセル列を順次活性化するための
内部列アドレス信号を生成する内部列アドレス発生回路
をさらに備え、 前記列選択回路は、前記内部列アドレス信号に応じて前
記第１複数個のメモリセル列を順次活性化し、 前記書込データ保持回路は、 書込動作時に前記外部データバスによって伝達されるＭ
個の書込データ信号を一時的に格納するための書込デー
タ格納回路と、 前記Ｍ個の書込データ信号に対応する前記列アドレス信
号を記憶する書込アドレス格納回路と、 前記コマンド信号の組合わせに応じて、前記Ｍ個の書込
データ信号を前記書込データ格納回路から対応する前記
複数の選択メモリセルのそれぞれへ順次転送することを
指示する書込制御回路とを含む、請求項１記載の半導体
記憶装置。 - 【請求項７】 前記書込制御回路は、前記コマンド信号
に応じて、前記Ｍ個の書込データ信号の転送の開始を指
示するパージ開始信号を活性化するとともに、活性化と
非活性化をＭ回繰返すパージカウント信号を発生し、 前記書込データ格納回路は、 直列に接続されるＭ個のフリップフロップ回路を有し、 第１番目の前記フリップフロップ回路は、前記パージカ
ウント信号の活性化に応じて、前記外部データバスによ
って伝達される前記Ｍ個の書込データ信号の一つを順に
取込み、 第１番目から第（Ｍ−１）番目までの前記フリップフロ
ップ回路のそれぞれは、前記パージカウント信号の活性
化に応じて、前記Ｍ個の書込データ信号のうちの一つを
次の前記フリップフロップ回路に転送し、 第Ｍ番目の前記フリップフロップ回路は、前記パージカ
ウント信号の活性化に応じて、前記Ｍ個の書込データ信
号のうちの一つを前記入出力選択回路に伝達する、請求
項６記載の半導体記憶装置。 - 【請求項８】 前記書込アドレス格納回路は、 前記Ｍ個の書込データ信号に対応する列アドレス信号を
記憶するための書込アドレス記憶回路と、 前記パージ開始信号の活性化に応じて、前記書込アドレ
ス記憶回路に記憶された列アドレス信号を前記内部列ア
ドレス発生回路に伝達する第１のトランスファゲート
と、 前記パージ開始信号の非活性化に応じて、前記アドレス
入力端子に入力された列アドレス信号を前記内部列アド
レス発生回路に伝達する第２のトランスファゲートとを
含む、請求項７記載の半導体記憶装置。 - 【請求項９】 前記コマンド信号は、 前記メモリセルアレイに書込動作を指示するライト信号
と、 前記メモリセルアレイに読出動作を指示するリード信号
と、 前記読出動作に先立って前記データ信号を伝達する配線
の電位レベルを所定電位に設定することを指示するプリ
チャージ信号と、 前記書込データ格納回路に保持された前記書込データ信
号の前記複数の選択メモリセルへの書込を指示するパー
ジ信号とを含み、 前記書込制御回路は、前記ライト信号と前記プリチャー
ジ信号と前記パージ信号とのいずれか一つと、パージセ
ット信号とが活性状態である場合に、前記パージ開始信
号を活性化し、 前記パージセット信号は、前記ライト信号が活性化され
たとき所定時間経過後に活性化され、かつ、前記ライト
信号が非活性状態であって前記プリチャージ信号および
前記パージ信号の少なくとも一方が活性化されたとき前
記所定時間経過後に非活性化される、請求項７記載の半
導体記憶装置。 - 【請求項１０】 前記コマンド信号は、 前記メモリセルアレイに書込動作を指示するライト信号
と、 前記メモリセルアレイに読出動作を指示するリード信号
と、 前記書込動作および前記読出動作に先立って前記データ
信号を伝達する配線の電位レベルを所定電位に設定する
ためプリチャージ信号と、 前記書込データ格納回路に保持された前記書込データ信
号の前記複数の選択メモリセルへの書込を指示するパー
ジ信号とを含み、 前記制御回路は、前記リード信号もしくは前記ライト信
号を活性化した場合には、前記読出動作もしくは前記書
込動作の終了後、所定時間の間前記パージ信号を活性化
し、 前記所定時間は、Ｍ個の前記書込データ信号を前記書込
データ格納回路から前記メモリセルアレイに伝達するの
に要する時間に相当する、請求項７記載の半導体記憶装
置。 - 【請求項１１】 前記半導体記憶装置は、前記複数の選
択メモリセルを指定するための行アドレス信号および列
アドレス信号を受けるアドレス入力端子をさらに備え、 前記制御回路は、前記複数のデータ信号が有するデータ
信号の個数を表わすバースト長を第１複数個に定めるた
めのバースト長設定信号を発生し、 前記列アドレス信号および前記バースト長設定信号に応
じて、前記複数の選択メモリセルのそれぞれに対応する
前記第１複数個のメモリセル列を活性化するための内部
列アドレス信号を生成する内部列アドレス発生回路をさ
らに備え、 前記列選択回路は、前記内部列アドレス発生回路に対応
する前記メモリセル列を活性化し、 前記読出データ保持回路は、 前記第１複数個のデータ信号のそれぞれを格納するため
の前記第１複数個の読出データラッチ回路と、 前記第１複数個の読出データラッチ回路と前記外部デー
タバスとの間にそれぞれ設けられる前記第１複数個の読
出スイッチ回路と、 前記第１複数個の読出スイッチ回路のうちの一つを順番
にオンする読出カウント回路とを含み、 前記書込データ保持回路は、 書込動作時に入力される前記第１複数個の書込データ信
号を一時的に格納するための書込データ格納回路と、 前記コマンド信号の組合わせに応じて、前記第１複数個
の書込データ信号の前記複数の選択メモリセルへの書込
みを指示するパージ開始信号を活性化する書込制御回路
とを含み、前記書込データ格納回路は、 前記第１複数個の書込データ信号のそれぞれを格納する
ための前記第１複数個の第１の書込データラッチ回路
と、 前記第１複数個の第１の書込データラッチ回路と前記外
部データバスとの間にそれぞれ設けられる前記第１複数
個の第１の書込スイッチ回路と 前記第１の書込データラッチ回路のそれぞれに対応して
設けられる第２の書込データラッチ回路と、 前記第１の書込データラッチ回路と前記第２の書込デー
タラッチ回路との間にそれぞれ設けられ、前記パージ開
始信号が活性化された場合にオフする前記第１複数個の
第２の書込スイッチ回路と、 前記第１複数個の第１の書込スイッチ回路のうちの一つ
を順番にオンするカウント回路とを有し、 前記書込データ保持回路は、 前記第１複数個の書込データ信号に対応する列アドレス
信号である格納列アドレスを一時的に記憶するととも
に、前記パージ開始信号の活性化に応じて、前記格納列
アドレスを前記内部列アドレス発生回路に伝達する書込
アドレス格納回路をさらに含む、請求項１記載の半導体
記憶装置。
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|---|---|---|---|
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