JP2006338853A - 連続的なバーストモードで動作可能な擬似ｓｒａｍ及びそのバーストモード動作制御方法 - Google Patents

Abstract

【課題】連続的なバーストモードで動作可能な擬似ＳＲＡＭ及びそのバーストモード動作制御方法を提供する。
【解決手段】擬似ＳＲＡＭ及びそのバーストモード動作制御方法は一回受信されたアクセスコマンド及び外部アドレス信号に基づいて、次第に増加するバーストロウ及びカラムアドレス信号を連続的に発生させることにより、連続的なバーストモードでデータの読み出しまたは書き込み動作を実行する。
【選択図】 図１

Description

本発明は、半導体メモリ装置に関するものであり、特に、擬似（ｐｓｅｕｄｏ）ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）及びその動作制御方法に関するものである。

代表的な半導体メモリ装置としてＳＲＡＭとＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）がある。ＳＲＡＭはラッチ構造のメモリセルを備えるためにデータの保存のためのリフレッシュ動作が必要なく、ＤＲＡＭより動作速度が速く、消費電力が小さい利点がある。しかし、ラッチ構造のメモリセルが占める面積により、ＳＲＡＭのサイズがＤＲＡＭより大きく、ＳＲＡＭの価格がさらに高い短所がある。一方、ＤＲＡＭは１つのトランジスタと１つのキャパシタでそれぞれ構成されるメモリセルを備える。このような構造のメモリセルには漏洩電流が発生するため、時間が経過すれば漏洩電流によりＤＲＡＭメモリセルに格納されたデータが損失する。従って、ＤＲＡＭはデータを保存するために周期的にリフレッシュ動作を行わなければならない短所がある。また、ＤＲＡＭはＳＲＡＭよりその動作速度が遅く、その消費電流も大きい。しかし、ＤＲＡＭのメモリセルはＳＲＡＭより小さい占有面積を有するため、ＳＲＡＭに比べて集積度と価格面でより大きい利点を有する。一方、最近は半導体メモリ装置の高集積化及び高速化要求に応じて、ＤＲＡＭセルを用いてＳＲＡＭを具現することにより、ＳＲＡＭとＤＲＡＭの利点のみを有する擬似ＳＲＡＭのような高性能の半導体メモリ装置が開発されている。擬似ＳＲＡＭはＤＲＡＭセル構造を有するメモリセルとＳＲＡＭの周辺回路を含む半導体メモリ装置である。擬似ＳＲＡＭは、ＤＲＡＭセルがリフレッシュ動作を行う時にも、追加で備えられたＳＲＡＭキャッシュ（ｃａｃｈｅ）メモリによりデータの読み出し及び書き込み動作が連続的に行われるようにし、外部的にＤＲＡＭセルのリフレッシュ動作を隠すことにより、ＳＲＡＭと類似に動作するように構成される。しかし、従来の擬似ＳＲＡＭは一つのアクセスコマンドに応答してバーストでデータを読み出し、または書き込むバーストモードを支援しない。従って、従来の擬似ＳＲＡＭは一つのアクセスコマンドに応答して一つのワードラインに連結されたメモリセルに対してのみデータの読み出しまたは書き込み動作を行うことができた。結局、読み出しまたは書き込み動作の遂行のためにイネーブルされるべきワードラインが変更されるごとに従来の擬似ＳＲＡＭは対応する新たな外部のアドレス信号を受信しなければならない問題点がある。

したがって、本発明が解決しようとする技術的課題は、新たな外部アドレス信号が受信されるまで、一回受信された外部アドレス信号に基づいて、次第に増加するバーストロウ及びカラムアドレス信号を連続的に発生させることにより、連続的なバーストモードでデータの読み出しまたは書き込み動作を実行することができる擬似ＳＲＡＭを提供することにある。

本発明が解決しようとする他の技術的課題は、新たな外部アドレス信号が受信されるまで、一回受信された外部アドレス信号に基づいて、次第に増加するバーストロウ及びカラムアドレス信号を連続的に発生させることにより、連続的なバーストモードでデータの読み出しまたは書き込み動作を実行することができる擬似ＳＲＡＭのバーストモード動作制御方法を提供することにある。

上記の技術的課題を達成するための本発明による擬似ＳＲＡＭは、メモリセルアレイ、バーストモードコントローラ、読み出し及び書き込み制御部、ロウデコーダ、ワードラインドライバ、及びカラムデコーダを含む。メモリセルアレイは複数のＤＲＡＭセルを含む。バーストモードコントローラは外部クロック信号と外部制御信号に応答して外部アドレス信号を受信し、外部アドレス信号に基づいてバーストロウアドレス信号とバーストカラムアドレス信号を連続的に発生し、外部制御信号、プリチャージ制御信号、及びレイテンシー制御信号に応答してバースト動作制御信号とワードライン制御信号を発生する。読み出し及び書き込み制御部はワードライン制御信号とプリチャージ制御信号に応答し、ドライバ制御信号を発生する。ロウデコーダはバーストロウアドレス信号を連続的にデコーディングする。ワードラインドライバはドライバ制御信号に応答し、メモリセルアレイのワードラインのうち、ロウデコーダによりデコーディングされた結果に対応する一つをイネーブルさせたり、またはメモリセルアレイの全体ワードラインをいずれもディセイブルさせる。カラムデコーダはバースト動作制御信号に応答してバーストカラムアドレス信号を受信し、バーストカラムアドレス信号に対応するメモリセルアレイのビットラインをイネーブルさせる。

上記の他の技術的課題を達成するための本発明による擬似ＳＲＡＭのバーストモード動作方法は、外部クロック信号と外部制御信号に応答して外部アドレス信号を受信し、外部アドレス信号から次第に増加するバーストロウアドレス信号とバーストカラムアドレス信号を連続的に発生する段階；外部制御信号、プリチャージ制御信号、及びレイテンシー制御信号に応答し、バースト動作制御信号とワードライン制御信号を発生する段階；ワードライン制御信号とプリチャージ制御信号に応答してドライバ制御信号を発生する段階；バーストロウアドレス信号をデコーディングする段階；ドライバ制御信号に応答し、メモリセルアレイのワードラインのうち、デコーディングされた結果に対応する一つをイネーブルさせる段階；及びバースト動作制御信号に応答し、バーストカラムアドレス信号を受信し、バーストカラムアドレス信号に対応するメモリセルアレイのビットライン（ら）をイネーブルさせる段階を含む。

以上で説明した通り、本発明によれば、擬似ＳＲＡＭにアクセスコマンド及び外部アドレス信号が一回入力されるだけで、擬似ＳＲＡＭが連続的なバーストモード動作を実行することができる効果がある。

以下、添付した図面を参照して本発明の望ましい実施例を説明することにする。しかし、本発明は以下に開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図１は、本発明の一実施例による擬似ＳＲＡＭのブロック図である。図１では擬似ＳＲＡＭのバースト動作と関連した部分のみが概略的に示される。図１を参考にすれば、擬似ＳＲＡＭ（１００）はパワーアップ（ｐｏｗｅｒ−ｕｐ）検出器（１０１）、メインコントローラ（１０２）、モードレジスタ（１０３）、バーストモードコントローラ（１０４）、読み出し／書き込み制御部（１０５）、メモリセルアレイ（１０６）、ロウデコーダ（１０７）、ワードラインドライバ（１０８）、カラムデコーダ（１０９）、センスアンプ回路（１１０）、及びデータ入出力回路（１１１）を含む。上記パワーアップ検出器（１０１）は外部電源電圧が設定された電圧になる時、これを感知してパワーアップ検出信号（ＰＷＲＵＰ）を発生する。望ましく、上記パワーアップ検出器（１０１）は上記外部電源電圧が設定された電圧になる時（即ち、上記擬似ＳＲＡＭ（１００）がイネーブルされる時）、上記パワーアップ検出信号（ＰＷＲＵＰ）をロジック（ｌｏｇｉｃａｌ）ハイで出力し、上記擬似ＳＲＡＭ（１００）がディセイブルされる時、上記パワーアップ検出信号（ＰＷＲＵＰ）をロジックロウに出力する。
上記メインコントローラ（１０２）は、外部制御信号であるチップ選択信号（ＣＳＢ）、アドレス有効信号（ＡＤＶＢ）、書き込みイネーブル信号（ＷＥＢ）、及び出力イネーブル信号（ＯＥＢ）に応答してモードレジスタ設定信号（ＳＥＴ）を出力する。また、上記メインコントローラ（１０２）は外部クロック信号（ＥＸＣＬＫ）、上記チップ選択信号（ＣＳＢ）、上記アドレス有効信号（ＡＤＶＢ）、及び第１の内部制御信号（ＮＯＲＭ）に応答してプリチャージ制御信号（ＰＣＧ）を発生する。望ましく、上記チップ選択信号（ＣＳＢ）と上記アドレス有効信号（ＡＤＶＢ）がロウレベルでディセイブルされる時、上記メインコントローラ（１０２）が設定された時間以後、上記プリチャージ制御信号（ＰＣＧ）をハイパルス信号で発生する。また、上記メインコントローラ（１０２）は上記第１の内部制御信号（ＮＯＲＭ）がロジックハイになる時、上記プリチャージ制御信号（ＰＣＧ）をハイパルス信号で発生する。

上記モードレジスタ（１０３）は、上記モードレジスタ設定信号（ＳＥＴ）に応答して外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）（Ｋは整数）を貯蔵し、上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）により設定された値によりレイテンシー（ｌａｔｅｎｃｙ）制御信号（ＢＣＭ１〜ＢＣＭｉ）（ｉは整数）を出力する。ここで、上記レイテンシーは読み出し命令が上記擬似ＳＲＡＭ（１００）に入力された時点から上記擬似ＳＲＡＭ（１００）の読み出しデータが外部装置に出力されるまでのクロックサイクル数に関する情報を示す。また、上記レイテンシーは書き込み命令が上記擬似ＳＲＡＭ（１００）に入力された時点から書き込みデータが上記擬似ＳＲＡＭ（１００）のメモリセルに書き込まれるまでのクロックサイクル数に関する情報を示す。例えば、上記モードレジスタ（１０３）にレイテンシー値が３と設定される時、上記モードレジスタ（１０３）は上記レイテンシー制御信号（ＢＣＭ３）をロジックハイに出力し、上記レイテンシー制御信号（ＢＣＭ１，ＢＣＭ２，ＢＣＭ４〜ＢＣＭｉ）を全てロジックロウに出力する。

上記バーストモードコントローラ（１０４）は上記外部クロック信号（ＥＸＣＬＫ）、上記チップ選択信号（ＣＳＢ）、及び上記アドレス有効信号（ＡＤＶＢ）に応答して上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信する。望ましく、上記バーストモードコントローラ（１０４）は上記チップ選択信号（ＣＳＢ）と上記アドレス有効信号（ＡＤＶＢ）がロジックロウになる時、上記外部クロック信号（ＥＸＣＬＫ）に同期して上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信する。ここで、上記アドレス有効信号（ＡＤＶＢ）は設定された時間の間（即ち、上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）が入力される間）、ロジックロウ状態になり、この後、ロジックハイ状態に変更される。従って、上記バーストモードコントローラ（１０４）は上記アドレス有効信号（ＡＤＶＢ）がロジックロウ状態になるごとに新たな外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信する。

上記バーストモードコントローラ（１０４）は、上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）に基づいて上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）から次第に増加するバーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）（ｎは整数）とバーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）（ｎは整数）を連続的に発生する。望ましく、上記バーストモードコントローラ（１０４）は上記アドレス有効信号（ＡＤＶＢ）が上記ロジックハイ状態で再びロジックロウ状態になるか、または上記チップ選択信号（ＣＳＢ）がロジックハイ状態になるまで上記バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）と上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を連続的に発生する。

また、上記バーストモードコントローラ（１０４）は上記外部クロック信号（ＥＸＣＬＫ）、上記チップ選択信号（ＣＳＢ）、上記アドレス有効信号（ＡＤＶＢ）、上記書き込みイネーブル信号（ＷＥＢ）、上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）、上記プリチャージ制御信号（ＰＣＧ）、及び上記レイテンシー制御信号（ＢＣＭ１〜ＢＣＭｉ）に応答し、上記第１の内部制御信号（ＮＯＲＭ）、バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）、及びワードライン制御信号（ＲＯＷＡＣＴ）を発生する。

上記読み出し／書き込み制御部（１０５）は、上記ワードライン制御信号（ＲＯＷＡＣＴ）と上記プリチャージ制御信号（ＰＣＧ）に応答してドライバ制御信号（ＤＲＶ_ＣＯＮ）を発生する。望ましく、上記読み出し／書き込み制御部（１０５）は上記ワードライン制御信号（ＲＯＷＡＣＴ）がロジックハイでイネーブルされる時、上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）をイネーブルさせ、上記プリチャージ制御信号（ＰＣＧ）がイネーブルされる時、上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）をディセイブルさせる。

上記メモリセルアレイ（１０６）は、ＤＲＡＭセル構造を有する複数のメモリセル（図示せず）を含む。上記ロウデコーダ（１０７）は上記バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）をデコーディングし、バーストロウデコーディング信号（図示せず）を発生する。上記ワードラインドライバ（１０８）は上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）がイネーブルされるごとに、上記バーストロウデコーディング信号に応答して上記メモリセルアレイ（１０６）のワードライン（ＷＬ１〜ＷＬＥ）（Ｅは整数）を一つずつ連続的にイネーブルさせる。また、上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）がディセイブルされる時、上記ワードラインドライバ（１０８）は上記メモリセルアレイ（１０６）のワードラインを全てディセイブルさせる。

上記カラムデコーダ（１０９）は上記バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）がロジックハイでイネーブルされるごとに、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を受信する。上記カラムデコーダ（１０９）は受信された上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）をデコーディングし、バーストカラムデコーディング信号（図示せず）を発生する。その結果、上記メモリセルアレイ（１０６）で上記バーストカラムデコーディング信号に対応するビットライン（ＢＬ１〜ＢＬＦのうちの一つ）（Ｆは整数）の出力データが上記センスアンプ回路（１１０）に入力される。上記センスアンプ回路（１１０）は上記カラムデコーダ（１０９）により選択されたビットライン（ＢＬ１〜ＢＬＦのうちの一つ）から受信される上記出力データを感知及び増幅して出力したり、または書き込みデータ（ＤＩ）を上記選択されたビットライン（ＢＬ１〜ＢＬＦのうちの一つ）に出力する。上記データ入出力回路（１１１）は上記センスアンプ回路（１１０）からの上記出力データを読み出しデータ（ＤＯ）として外部装置に出力する。また、上記データ入出力回路（１１１）は上記外部装置から受信される上記書き込みデータ（ＤＩ）を上記センスアンプ回路（１１０）に出力する。

図２は、図１に示されたバーストモードコントローラの詳細なブロック図である。図２を参考にすれば、上記バーストモードコントローラ（１０４）はバッファ部（２００）、カラムアドレス検出器（３００）、バースト動作制御部（４００）、及びワードライン制御部（５００）を含む。上記バッファ部（２００）は上記外部クロック信号（ＥＸＣＬＫ）、上記チップ選択信号（ＣＳＢ）、及び上記アドレス有効信号（ＡＤＶＢ）に応答し、内部アドレス有効信号（ＡＤＶ）を発生する。また、上記バッファ部（２００）は上記外部クロック信号（ＥＸＣＬＫ）に応答して内部クロック信号（ＩＮＣＬＫ）と制御信号（ＣＴＤＢ）を発生し、上記チップ選択信号（ＣＳＢ）に応答して制御信号（ＣＳＢ_ＣＯＮ）を発生する。上記バッファ部（２００）は上記外部クロック信号（ＥＸＣＬＫ）、上記制御信号（ＣＳＢ_ＣＯＮ）、及び上記書き込みイネーブル信号（ＷＥＢ）に応答し、内部書き込み制御信号（ＷＥＢＣ）を発生する。上記書き込みイネーブル信号（ＷＥＢ）は上記擬似ＳＲＡＭ（１００）の書き込み動作時にロジックロウになり、上記擬似ＳＲＡＭ（１００）の読み出し動作時にロジックハイになる。望ましく、上記バッファ部（２００）は上記制御信号（ＣＳＢ_ＣＯＮ）と上記書き込みイネーブル信号（ＷＥＢ）が全てロウになる時、上記内部書き込み制御信号（ＷＥＢＣ）をロウで出力する。また、上記書き込みイネーブル信号（ＷＥＢ）がハイになる時、上記バッファ部（２００）が上記内部書き込み制御信号（ＷＥＢＣ）をハイで出力する。

また、上記バッファ部（２００）は上記外部クロック信号（ＥＸＣＬＫ）と外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）に応答し、バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）とバーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を発生する。また、上記バッファ部（２００）は上記外部クロック信号（ＥＸＣＬＫ）、上記チップ選択信号（ＣＳＢ）、及び上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）に応答してアドレス遷移検出信号（ＡＴＤＳＵＭ）を発生する。望ましく、上記バッファ部（２００）は上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信し、または上記チップ選択信号（ＣＳＢ）がロジックロウに遷移される時、上記アドレス遷移検出信号（ＡＴＤＳＵＭ）をロウパルス信号形態で発生する。

上記カラムアドレス検出器（３００）は、上記内部クロック信号（ＩＮＣＬＫ）、上記内部書き込み制御信号（ＷＥＢＣ）、上記内部アドレス有効信号（ＡＤＶ）、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭｉ）、及び上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）に応答し、第１の検出信号（ＲＳＴ_ＷＬ）及び第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）を発生する。さらに詳細には、バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）が最後のカラムアドレスを示す時（例えば、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）がいずれもロジック‘１’の時）、上記カラムアドレス検出器（３００）が上記第１の検出信号（ＲＳＴ_ＷＴ）をハイパルス信号で発生し、設定された時間以後、上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）をハイパルス信号で発生する。

上記バースト動作制御部（４００）は第１のバースト制御回路（６００）と第２のバースト制御回路（７００）を含む。上記パワーアップ検出信号（ＰＷＲＵＰ）、上記レイテンシー制御信号（ＢＣＭ１〜ＢＣＭｉ）、上記第１及び第２の検出信号（ＲＳＴ_ＷＬ，ＲＥＥＮ_ＰＡＧＥ）、上記内部クロック信号（ＩＮＣＬＫ）、上記制御信号（ＣＳＢ_ＣＯＮ）、上記内部書き込み制御信号（ＷＥＢＣ）、及び上記内部アドレス有効信号（ＡＤＶ）に応答し、上記第１のバースト制御回路（６００）がストローブ制御信号（ＷＴＲＤ_ＣＯＮ）を発生する。さらに詳細には、上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）がハイ状態の時、上記第１のバースト制御回路（６００）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をイネーブルさせる。また、上記第１のバースト制御回路（６００）は上記内部アドレス有効信号（ＡＤＶ）がハイ状態の時、設定された時間が経過した後、上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をイネーブルさせる。上記第１の検出信号（ＲＳＴ_ＷＬ）がハイ状態の時、上記第１のバースト制御回路（６００）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をディセイブルさせる。

上記第２のバースト制御回路（７００）は上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）に応答してバースト動作制御信号（ＷＴＲＤ_ＳＴＢ）を発生する。さらに詳細には、上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）がイネーブル状態の時、上記第２のバースト制御回路（７００）が上記バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）をハイパルス信号で周期的に反復して発生する。

上記ワードライン制御部（５００）は第１のワードライン制御回路（８００）と第２のワードライン制御回路（９００）を含む。上記第１のワードライン制御回路（８００）は上記パワーアップ検出信号（ＰＷＲＵＰ）、上記第１の検出信号（ＲＳＴ_ＷＬ）、上記アドレス遷移検出信号（ＡＴＤＳＵＭ）、及び第２の内部制御信号（ＲＳＴ_ＮＱ）に応答し、第１の内部制御信号（ＮＯＲＭ）を発生する。さらに詳細には、初期に、上記アドレス遷移検出信号（ＡＴＤＳＵＭ）に応答し、上記第１のワードライン制御回路（８００）が上記第１の内部制御信号（ＮＯＲＭ）を設定された時間の間ロジックハイに出力する。また、上記第１の検出信号（ＲＳＴ_ＷＬ）がハイ状態の時、上記第１のワードライン制御回路（８００）が上記第１の内部制御信号（ＮＯＲＭ）を設定された時間の間ロジックハイに出力する。上記第２のワードライン制御回路（９００）は上記パワーアップ検出信号（ＰＷＲＵＰ）、上記第１の内部制御信号（ＮＯＲＭ）、上記制御信号（ＣＳＢ_ＣＯＮ）、及びプリチャージ制御信号（ＰＣＧ）に応答してワードライン制御信号（ＲＯＷＡＣＴ）を発生する。さらに詳細には、上記第１の内部制御信号（ＮＯＲＭ）と上記プリチャージ制御信号（ＰＣＧ）がいずれもハイ状態の時、上記第２のワードライン制御回路（９００）が上記ワードライン制御信号（ＲＯＷＡＣＴ）をハイパルス信号で出力する。

図３は、図２に示されたバッファ部（２００）を詳細に示す図である。図３を参考にすれば、上記バッファ部（２００）は内部クロック発生回路（２１０）、制御信号発生回路（２２０）、アドレスバッファ（２３０）、及びアドレスカウンタ（２４０）を含む。上記内部クロック発生回路（２１０）は直列に連結されるインバータ（Ｉ２１１〜Ｉ２１５）で具現されることができる。上記インバータ（Ｉ２１１）に入力される上記外部クロック信号（ＥＸＣＬＫ）は上記インバータ（Ｉ２１１〜Ｉ２１３）により遅延され、上記インバータ（Ｉ２１３）からその遅延された信号（Ｄ１）が出力される。上記インバータ（Ｉ２１４）は上記遅延された信号（Ｄ１）を反転させ、その反転した信号を上記内部クロック信号（ＩＮＣＬＫ）として出力する。また、上記インバータ（Ｉ２１５）は上記内部クロック信号（ＩＮＣＬＫ）を反転させ、反転した内部クロック信号（ＩＮＣＬＫＢ）を出力する。

上記制御信号発生回路（２２０）は、第１〜第４の発生回路（２５０〜２８０）を含む。上記第１の発生回路（２５０）は遅延回路（Ｄ２５１）とインバータ（Ｉ２５１，Ｉ２５２）を含む。上記遅延回路（Ｄ２５１）は上記遅延された信号（Ｄ１）を第１の設定時間の間遅延させ、遅延された信号（Ｄ２）を出力する。上記遅延回路（Ｄ２５１）の出力には上記インバータ（Ｉ２５１，Ｉ２５２）が直列に連結され、上記インバータ（Ｉ２５１，Ｉ２５２）は上記遅延された信号（Ｄ２）を第２の設定時間の間さらに遅延させ、その遅延された信号を上記制御信号（ＣＴＤＢ）として出力する。上記第２発生回路（２６０）は直列連結されるインバータ（Ｉ２６１〜Ｉ２６４）を含む。上記インバータ（Ｉ２６１）に入力される上記チップ選択信号（ＣＳＢ）は上記インバータ（Ｉ２６１〜Ｉ２６４）により第３設定時間の間遅延され、上記インバータ（Ｉ２６４）が上記制御信号（ＣＳＢ_ＣＯＮ）を出力する。

上記第３発生回路（２７０）はインバータ（Ｉ２７１〜Ｉ２７５）、転送ゲート（ＴＧ２７１，ＴＧ２７２）、及びラッチ回路（ＬＡ２７１，ＬＡ２７２）を含む。上記インバータ（Ｉ２７１〜Ｉ２７５）は直列に連結され、上記インバータ（Ｉ２７２，Ｉ２７３）の間に上記転送ゲート（ＴＧ２７１）及び上記ラッチ回路（ＬＡ２７１）が直列連結され、上記インバータ（Ｉ２７３，Ｉ２７４）の間に上記転送ゲート（ＴＧ２７２）及び上記ラッチ回路（ＬＡ２７２）が直列連結される。上記アドレス有効信号（ＡＤＶＢ）が上記インバータ（Ｉ２７１）に入力され、上記インバータ（Ｉ２７１，Ｉ２７２）により遅延される。上記転送ゲート（ＴＧ２７１）は上記内部クロック信号（ＩＮＣＬＫ）と上記反転した内部クロック信号（ＩＮＣＬＫＢ）に応答してターンオンまたはオフされる。望ましく、上記内部クロック信号（ＩＮＣＬＫ）がロジックロウ状態の時、上記転送ゲート（ＴＧ２７１）がターンオンされる。上記転送ゲート（ＴＧ２７１）はターンオンされる時、上記インバータ（Ｉ２７２）の出力信号を受信し、第１のパス（ｐａｓｓ）信号（Ｐ１）として上記ラッチ回路（ＬＡ２７１）に出力する。上記ラッチ回路（ＬＡ２７１）はインバータ（Ｉ２７６，Ｉ２７７）を含み、上記第１のパス信号（Ｐ１）をラッチし、そのラッチされた信号を出力する。上記インバータ（Ｉ２７３）は上記ラッチ回路（ＬＡ２７１）の出力信号を反転させて出力する。

上記転送ゲート（ＴＧ２７２）は上記反転した内部クロック信号（ＩＮＣＬＫＢ）と上記内部クロック信号（ＩＮＣＬＫ）に応答してターンオンまたはオフされる。より詳細には、上記内部クロック信号（ＩＮＣＬＫ）がロジックハイ状態の時、上記転送ゲート（ＴＧ２７２）がターンオンされる。結果的に、上記内部クロック信号（ＩＮＣＬＫ）と上記反転した内部クロック信号（ＩＮＣＬＫＢ）に応答し、上記転送ゲート（ＴＧ２７１，ＴＧ２７２）が交番にターンオンされる。

上記転送ゲート（ＴＧ２７２）はターンオンされる時、上記インバータ（Ｉ２７３）の出力信号を受信し、第２パス信号（Ｐ２）として上記ラッチ回路（ＬＡ２７２）に出力する。上記ラッチ回路（ＬＡ２７２）はインバータ（Ｉ２７８，Ｉ２７９）を含み、上記転送ゲート（ＴＧ２７２）から受信される上記第２パス信号（Ｐ２）をラッチし、そのラッチされた信号を出力する。上記インバータ（Ｉ２７４，Ｉ２７５）は上記ラッチ回路（ＬＡ２７２）の出力信号を遅延させ、その遅延された信号を内部アドレス有効信号（ＡＤＶ）として出力する。望ましく、上記アドレス有効信号（ＡＤＶＢ）がロジックハイでイネーブルされる時、上記内部アドレス有効信号（ＡＤＶ）がロジックハイでイネーブルされる。また、上記内部アドレス有効信号（ＡＤＶ）がハイレバルである間の時間が上記アドレス有効信号（ＡＤＶＢ）がロウレベルである間の時間より長い。

上記第４の発生回路（２８０）はＮＯＲゲート（ＮＲ２８１）、インバータ（Ｉ２８１〜Ｉ２８３）、転送ゲート（ＴＧ２８１，ＴＧ２８２）、及びラッチ回路（ＬＡ２８１，ＬＡ２８２）を含む。上記ＮＯＲゲート（ＮＲ２８１）は上記制御信号（ＣＳＢ_ＣＯＮ）と書き込みイネーブル信号（ＷＥＢ）に応答し、ロジック信号（ＬＧ１）を出力する。望ましく、上記制御信号（ＣＳＢ_ＣＯＮ）と書き込みイネーブル信号（ＷＥＢ）がいずれもロジックロウである時、上記ＮＯＲゲート（ＮＲ２８１）が上記ロジック信号（ＬＧ１）をロジックハイに出力する。上記インバータ（Ｉ２８１〜Ｉ２８３）は、上記ＮＯＲゲート（ＮＲ２８１）の出力端に直列に連結される。また、上記インバータ（Ｉ２８１，Ｉ２８２）間には上記転送ゲート（ＴＧ２８１）及び上記ラッチ回路（ＬＡ２８１）が直列連結され、上記インバータ（Ｉ２８２，Ｉ２８３）の間には上記転送ゲート（ＴＧ２８２）及び上記ラッチ回路（ＬＡ２８２）が直列連結される。上記インバータ（Ｉ２８１）は上記ロジック信号（ＬＧ１）を反転させて出力する。

上記転送ゲート（ＴＧ２８１，ＴＧ２８２）は、上記内部クロック信号（ＩＮＣＬＫ）及び上記反転した内部クロック信号（ＩＮＣＬＫＢ）に応答し、ターンオンまたはオフされる。さらに詳細には上記内部クロック信号（ＩＮＣＬＫ）がロジックロウ状態の時、上記転送ゲート（ＴＧ２８１）がターンオンされ、上記内部クロック信号（ＩＮＣＬＫ）がロジックハイ状態の時、上記転送ゲート（ＴＧ２８２）がターンオンされる。結果的に、上記内部クロック信号（ＩＮＣＬＫ）と上記反転した内部クロック信号（ＩＮＣＬＫＢ）に応答し、上記転送ゲート（ＴＧ２８１，ＴＧ２８２）が交番的にターンオンされる。

上記転送ゲート（ＴＧ２８１）はターンオンされる時、上記インバータ（Ｉ２８１）の出力信号を受信し、第３パス信号（Ｐ３）として出力する。上記ラッチ回路（ＬＡ２８１）は上記第３パス信号（Ｐ３）をラッチし、そのラッチされた信号を出力する。上記インバータ（Ｉ２８２）は上記ラッチ回路（ＬＡ２８１）の出力信号を反転させて出力する。上記転送ゲート（ＴＧ２８２）はターンオンされる時、上記インバータ（Ｉ２８２）の出力信号を受信し、第４のパス信号（Ｐ４）として出力する。上記ラッチ回路（ＬＡ２８２）は上記第４のパス信号（Ｐ４）をラッチし、そのラッチされた信号を出力する。上記インバータ（Ｉ２８３）は上記ラッチ回路（ＬＡ２８２）の出力信号を反転させ、その反転した信号を上記内部書き込み制御信号（ＷＥＢＣ）として出力する。

上記アドレスバッファ（２３０）はアドレス有効信号（ＡＤＶＢ）がロウ状態の時、上記内部クロック信号（ＩＮＣＬＫ）及び上記反転した内部クロック信号（ＩＮＣＬＫＢ）に同期して上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信する。上記アドレスバッファ（２３０）は上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）に基づいて、内部ロウアドレス信号（ＡＸ１〜ＡＸｎ）と内部カラムアドレス信号（ＡＹ１〜ＡＹｎ）を出力する。また、上記アドレスバッファ（２３０）はチップ選択信号（ＣＳＢ）と上記アドレス有効信号（ＡＤＶＢ）に応答してアドレス遷移検出信号（ＡＴＤＳＵＭ）を出力する。さらに詳細には、上記チップ選択信号（ＣＳＢ）または上記アドレス有効信号（ＡＤＶＢ）がロウレベルで遷移される時、上記アドレス遷移検出信号（ＡＴＤＳＵＭ）をロウパルス信号で発生する。

上記アドレスカウンタ（２４０）は上記内部クロック信号（ＩＮＣＬＫ）、上記内部ロウアドレス信号（ＡＸ１〜ＡＸｎ）、及び上記内部カラムアドレス信号（ＡＹ１〜ＡＹｎ）に応答し、バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）とバーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を発生する。さらに詳細には、上記アドレスカウンタ（２４０）が上記内部ロウアドレス信号（ＡＸ１〜ＡＸｎ）から次第に増加する上記バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）を発生し、上記内部カラムアドレス信号（ＡＹ１〜ＡＹｎ）から次第に増加する上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を発生する。

図４は、図３に示された遅延回路（Ｄ２５１）を詳細に示す図である。図４を参考にすれば、上記遅延回路（Ｄ２５１）はインバータ（Ｉ２５３〜Ｉ２５７）とＮＡＮＤゲート（ＮＤ２５１）を含む。上記インバータ（Ｉ２５３〜Ｉ２５７）は直列に連結され、上記インバータ（Ｉ２５３）には上記遅延された信号（Ｄ１）が入力される。上記遅延された信号（Ｄ１）は上記インバータ（Ｉ２５３〜Ｉ２５７）により設定された時間（Ｔ，図５を参考）間遅延され、上記インバータ（Ｉ２５７）からその遅延された信号（Ｄ１Ｂ）が出力される。上記ＮＡＮＤゲート（ＮＤ２５１）は上記遅延された信号（Ｄ１，Ｄ１Ｂ）に応答して遅延された信号（Ｄ２）を出力する。さらに詳細には、上記遅延信号（Ｄ１，Ｄ１Ｂ）が全てロジックハイ状態の時、上記ＮＡＮＤゲート（ＮＤ２５１）が上記遅延された信号（Ｄ２）をロジックロウに出力する。従って、図５に示されている通り、上記遅延された信号（Ｄ２）が上記時間（Ｔ）間ロジックロウ状態になりる。

図６は、図２に示されたカラムアドレス検出器（３００）を詳細に示す図である。図６〜図８ではレイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）が適用されたカラムアドレス検出器（３００）が一例として示される。図６を参考にすれば、上記カラムアドレス検出器（３００）は制御クロック発生回路（３１０）、最終（ｌａｓｔ）カラム検出回路（３２０）、第１の検出信号発生器（３３０）、及び第２の検出信号発生器（３４０）を含む。上記制御クロック発生回路（３１０）はインバータ（Ｉ３１１〜Ｉ３１６）とＮＡＮＤゲート（ＮＤ３１１，ＮＤ３１２）を含む。上記インバータ（Ｉ３１１）は上記内部クロック信号（ＩＮＣＬＫ）を反転させ、その反転した信号を反転した制御クロック信号（ＩＣＬＫＢ）として出力する。上記インバータ（Ｉ３１２）は上記反転した制御クロック信号（ＩＣＬＫＢ）を反転させ、制御クロック信号（ＩＣＬＫ）を出力する。結果的に、上記内部クロック信号（ＩＮＣＬＫ）が上記インバータ（Ｉ３１１，Ｉ３１２）を通過しながら遅延され、上記制御クロック信号（ＩＣＬＫ）として出力される。望ましく、上記制御クロック信号（ＩＣＬＫ）の位相は上記外部クロック信号（ＥＸＣＬＫ）の位相と同一である。

上記インバータ（Ｉ３１３）は上記内部書き込み制御信号（ＷＥＢＣ）を反転させ、その反転した信号を内部信号（ＩＷＥ）として出力する。上記インバータ（Ｉ３１４）は上記内部信号（ＩＷＥ）を反転させて反転した内部信号（ＩＷＥＢ）を出力する。望ましく、上記内部書き込み制御信号（ＷＥＢＣ）は上記擬似ＳＲＡＭ（１００）の書き込み動作時ロジックロウになり、上記擬似ＳＲＡＭ（１００）の読み出し動作時にロジックハイになる。

上記ＮＡＮＤゲート（ＮＤ３１１）は、上記制御クロック信号（ＩＣＬＫ）と上記反転した内部信号（ＩＷＥＢ）に応答して反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）を出力する。上記インバータ（Ｉ３１５）は上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）を反転させ、読み出しクロック信号（ＩＣＬＫ_ｒ）を出力する。さらに詳細には、上記反転した内部信号（ＩＷＥＢ）がロジックロウである時（即ち、上記内部書き込み制御信号（ＷＥＢＣ）がロジックロウである時）、上記ＮＡＮＤゲート（ＮＤ３１１）が上記制御クロック信号（ＩＣＬＫ）のロジックレベルに関係なく上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）を連続的にロジックハイに出力する。また、上記反転した内部信号（ＩＷＥＢ）がロジックハイである時（即ち、上記内部書き込み制御信号（ＷＥＢＣ）がロジックハイである時）、上記ＮＡＮＤゲート（ＮＤ３１１）が上記制御クロック信号（ＩＣＬＫ）に同期し、上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）を出力する。

上記ＮＡＮＤゲート（ＮＤ３１２）は、上記制御クロック信号（ＩＣＬＫ）と上記内部信号（ＩＷＥ）に応答し、反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）を出力する。上記インバータ（Ｉ３１６）は上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）を反転させ、書き込みクロック信号（ＩＣＬＫ_ｗ）を出力する。さらに詳細には、上記内部信号（ＩＷＥ）がロジックハイである時（即ち、上記内部書き込み制御信号（ＷＥＢＣ）がロジックロウである時）、上記ＮＡＮＤゲート（ＮＤ３１２）が上記制御クロック信号（ＩＣＬＫ）に同期して上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）を出力する。また、上記内部信号（ＩＷＥ）がロジックロウである時（即ち、上記内部書き込み制御信号（ＷＥＢＣ）がロジックハイである時）、上記ＮＡＮＤゲート（ＮＤ３１２）が上記制御クロック信号（ＩＣＬＫ）のロジックレベルに関係なく、上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）を連続的にロジックハイに出力する。

結果的に、上記内部書き込み制御信号（ＷＥＢＣ）がロジックロウである時（即ち、上記擬似ＳＲＡＭ（１００）の書き込み動作時）、上記制御クロック発生回路（３１０）が上記書き込みクロック信号（ＩＣＬＫ_ｗ）と上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）を出力する。また、上記内部書き込み制御信号（ＷＥＢＣ）がロジックハイである時（即ち、上記擬似ＳＲＡＭ（１００）の読み出し動作時）、上記制御クロック発生回路（３１０）が上記読み出しクロック信号（ＩＣＬＫ_ｒ）と上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）を出力する。

上記最終カラム検出回路（３２０）は第１の検出回路（３２１）、第２の検出回路（３２２）、ドライバ（３２３）、出力回路（３２４）、及びラッチリセット回路（３２５）を含む。上記第１の検出回路（３２１）はインバータ（Ｉ２１，Ｉ２２）と遅延回路（Ｄ３２１）を含む。上記インバータ（Ｉ２１，Ｉ２２）は上記内部アドレス有効信号（ＡＤＶ）を遅延させ、有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）を出力する。上記遅延回路（Ｄ３２１）は上記内部アドレス有効信号（ＡＤＶ）を遅延させ、その遅延された信号（ＤＬ１）を出力する。望ましく、上記遅延回路（Ｄ３２１）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。

上記第２の検出回路（３２２）はＮＡＮＤゲート（ＮＧ１〜ＮＧＳ）（Ｓは整数）、ＮＯＲゲート（ＮＲ３２１）、インバータ（Ｉ２３〜Ｉ２５）、及び遅延回路（Ｄ３２２）を含む。上記ＮＡＮＤゲート（ＮＧ１）は上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹ３）に応答してロジック信号（Ｌ１）を出力する。望ましく、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹ３）が全てロジックハイ状態の時、上記ＮＡＮＤゲート（ＮＧ１）が上記ロジック信号（Ｌ１）をロジックロウ状態で出力する。上記ＮＡＮＤゲート（ＮＧ２）は上記バーストカラムアドレス信号（ＣＡＹ４〜ＣＡＹ６）に応答してロジック信号（Ｌ２）を出力する。また、上記ＮＡＮＤゲート（ＮＧＳ）は上記バーストカラムアドレス信号（ＣＡＹ（ｎ−１），ＣＡＹｎ）に応答してロジック信号（ＬＳ）（Ｓは整数）を出力する。また、示されていないＮＡＮＤゲート（ＮＧ３〜ＮＧ（Ｓ−１））が上記バーストカラムアドレス信号（ＣＡＹ７〜ＣＡＹ（ｎ−２））に応答し、ロジック信号（Ｌ３〜Ｌ（Ｓ−１））を出力する。上記ＮＯＲゲート（ＮＲ３２１）は上記ロジック信号（Ｌ１〜ＬＳ）が全てロジックロウになる時、ロジック信号（ＬＧＳ）をロジックハイに出力する。上記インバータ（Ｉ２３，Ｉ２４）は上記ロジック信号（ＬＧＳ）を遅延させる。上記遅延回路（Ｄ３２２）は上記インバータ（Ｉ２４）の出力信号を遅延させ、その遅延された信号（ＤＬ２）を出力する。上記遅延回路（Ｄ３２２）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（Ｉ２５）は上記遅延された信号（ＤＬ２）を反転させ、その反転した信号（ＤＬ２Ｂ）を出力する。結果的に、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）が全てハイ状態の時、上記反転した信号（ＤＬ２Ｂ）が設定された時間の間ロジックハイになる。

上記ドライバ（３２３）はＰＭＯＳトランジスタ（Ｐ２１）とＮＭＯＳトランジスタ（Ｎ２１）を含む。上記ドライバ（３２３）は上記遅延された信号（ＤＬ１）と上記反転した信号（ＤＬ２Ｂ）に応答し、出力ノード（ＮＯ１）に第１の内部検出信号（ＤＥＴ）を出力する。さらに詳細には、上記遅延された信号（ＤＬ１）がロウ状態の時、上記ＰＭＯＳトランジスタ（Ｐ２１）が上記遅延された信号（ＤＬ１）に応答してターンオンされる。また、上記反転した信号（ＤＬ２Ｂ）がロジックハイ状態の時、上記ＮＭＯＳトランジスタ（Ｎ２１）が上記反転した信号（ＤＬ２Ｂ）に応答してターンオンされる。上記ＰＭＯＳトランジスタ（Ｐ２１）がターンオンされ、上記ＮＭＯＳトランジスタ（Ｎ２１）がターンオフされる時、上記ドライバ（３２３）は上記第１の内部検出信号（ＤＥＴ）をロジックハイで上記出力ノード（ＮＯ１）に出力する。反対に、上記ＰＭＯＳトランジスタ（Ｐ２１）がターンオフされ、上記ＮＭＯＳトランジスタ（Ｎ２１）がターンオンされる時、上記ドライバ（３２３）は上記第１の内部検出信号（ＤＥＴ）をロジックロウで上記出力ノード（ＮＯ１）に出力する。

上記出力回路（３２４）はラッチ回路（ＬＡ３２１，ＬＡ３２２）、インバータ（Ｉ２６，Ｉ２７）、転送ゲート（ＴＧ２１）、及びＮＯＲゲート（ＮＲ３２２）を含む。上記ラッチ回路（ＬＡ３２１）は上記第１の内部検出信号（ＤＥＴ）をラッチし、そのラッチされた信号（ＬＡＴ１）を出力する。上記インバータ（Ｉ２６，Ｉ２７）は上記ラッチされた信号（ＬＡＴ１）を遅延させ、その遅延された信号を第２の内部検出信号（ＤＥＴ_ＣＯＮ）として出力する。上記転送ゲート（ＴＧ２１）は上記制御クロック信号（ＩＣＬＫ）と上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、ターンオンまたはオフされる。望ましく、上記制御クロック信号（ＩＣＬＫ）がロジックロウ状態の時、上記転送ゲート（ＴＧ２１）がターンオンされ、上記第２の内部検出信号（ＤＥＴ_ＣＯＮ）を受信して上記ラッチ回路（ＬＡ３２２）に出力する。上記ラッチ回路（ＬＡ３２２）は上記第２の内部検出信号（ＤＥＴ_ＣＯＮ）をラッチし、そのラッチされた信号（ＬＡＴ２）を出力する。上記ＮＯＲゲート（ＮＲ３２２）は上記ラッチされた信号（ＬＡＴ２）と上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）に応答し、第３の内部検出信号（ＦＮＬ_ＤＥＴ）を出力する。望ましく、上記ラッチされた信号（ＬＡＴ２）と上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）が全てロジックロウ状態の時、上記ＮＯＲゲート（ＮＲ３２２）が上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）をロジックハイに出力する。結果的に、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）が全てハイ状態であり、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）がロウ状態の時（即ち、上記内部アドレス有効信号（ＡＤＶ）がロウ状態の時）、上記最終カラム検出回路（３２０）が上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）をロジックハイに出力する。

上記ラッチリセット回路（３２５）はＰＭＯＳトランジスタ（Ｐ２２）、ＮＭＯＳトランジスタ（Ｎ２２）、及びインバータ（Ｉ２８）を含む。上記ＰＭＯＳトランジスタ（Ｐ２２）は上記パワーアップ検出信号（ＰＷＲＵＰ）に応答してターンオンまたはオフされ、ターンオンされる時、内部電圧（ＶＣＣ）を上記ラッチ回路（ＬＡ３２１）に出力する。その結果、上記ラッチ回路（ＬＡ３２１）がリセットされ、上記ラッチされた信号（ＬＡＴ１）をロジックロウに出力する。上記インバータ（Ｉ２８）は上記パワーアップ検出信号（ＰＷＲＵＰ）を反転させ、反転したパワーアップ検出信号（ＰＷＲＵＰＢ）を出力する。上記ＮＭＯＳトランジスタ（Ｎ２２）は上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）に応答し、ターンオンまたはオフされ、ターンオンされる時、グラウンド電圧（ＶＳＳ）を上記ラッチ回路（ＬＡ３２２）に出力する。その結果、上記ラッチ回路（ＬＡ３２２）がリセットされ、上記ラッチされた信号（ＬＡＴ２）をロジックハイに出力する。

上記第１の検出信号発生器（３３０）は上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）、レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）、上記制御クロック信号（ＩＣＬＫ，ＩＣＬＫＢ）、上記読み出しクロック信号（ＩＣＬＫ_ｒ， ＩＣＬＫＢ_ｒ）、上記書き込みクロック信号（ＩＣＬＫ_ｗ， ＩＣＬＫＢ_ｗ）、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）、及び上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）に応答し、第１の検出信号（ＲＳＴ_ＷＬ）と出力信号（ＤＴＯＵＴ）を発生する。上記第２の検出信号発生器（３４０）は上記出力信号（ＤＴＯＵＴ）、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）、上記制御クロック信号（ＩＣＬＫ，ＩＣＬＫＢ）、上記読み出しクロック信号（ＩＣＬＫ_ｒ， ＩＣＬＫＢ_ｒ）、上記書き込みクロック信号（ＩＣＬＫ_ｗ， ＩＣＬＫＢ_ｗ）、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）、及び上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）に応答し、第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）を発生する。

図７は、図６に示された第１の検出信号発生器（３３０）を詳細に示す図である。図７を参考にすれば、第１の検出信号発生器（３３０）はシフト（ｓｈｉｆｔ）回路（３３１〜３３８）、パス（ｐａｓｓ）回路（Ｔ１〜Ｔ５）、インバータ（Ｉ３３６，Ｉ３３７）、及び検出信号出力部（３３９）を含む。上記シフト回路（３３１〜３３５）は直列に連結される。例えば、上記シフト回路（３３１）の出力端子（ｏｕｔ）に上記シフト回路（３３２）の入力端子（ｉｎ）が連結され、上記シフト回路（３３２）の出力端子（ｏｕｔ）に上記シフト回路（３３３）の入力端子（ｉｎ）が連結される。上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、上記反転した制御クロック信号（ＩＣＬＫＢ）が上記シフト回路（３３１〜３３８）に同時に入力される。また、上記シフト回路（３３１〜３３８）は上記反転したパワーアップ信号（ＰＷＲＵＰＢ）に応答してリセットされる。

上記シフト回路（３３１）の入力端子（ｉｎ）には上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）が入力される。上記シフト回路（３３１）は上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ１）を出力する。上記シフト回路（３３２）の入力端子（ｉｎ）には上記シフト信号（ＳＯ１）が入力される。上記シフト回路（３３２）は上記シフト信号（ＳＯ１）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ２）を出力する。上記シフト回路（３３３〜３３５）は上記シフト回路（３３２）と類似に動作し、シフト信号（ＳＯ３〜ＳＯ５）をそれぞれ出力する。

上記パス回路（Ｔ１〜Ｔ５）は上記シフト回路（３３１〜３３５）のそれぞれに一つずつ対応するように連結され、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）にそれぞれ応答し、イネーブルされたりまたはディセイブルされる。上記パス回路（Ｔ１〜Ｔ５）それぞれはインバータ（Ｉ３３１〜Ｉ３３５のうちの一つ）と転送ゲート（ＴＧ３１〜ＴＧ３５のうちの一つ）を含む。例えば、上記パス回路（Ｔ１）は上記インバータ（Ｉ３３１）と上記転送ゲート（ＴＧ３１）を含む。上記インバータ（Ｉ３３１〜Ｉ３３５）は上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）をそれぞれ反転させる。上記転送ゲート（ＴＧ３１〜ＴＧ３５）は上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）と上記インバータ（Ｉ３３１〜Ｉ３３５）の出力信号にそれぞれ応答し、ターンオンまたはオフされる。上記パス回路（Ｔ１〜Ｔ５）はそれぞれイネーブルされる時、上記シフト信号（ＳＯ１〜ＳＯ５）をそれぞれノード（ＤＮ１）に出力する。さらに詳細には、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）のうちの一つがイネーブルされる時、残りは全てディセイブルされる。従って、上記パス回路（Ｔ１〜Ｔ５）のうちの一つがイネーブルされ、対応するシフト回路（３３１〜３３５のうちの一つ）から受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）を上記ノード（ＤＮ１）に出力する。

上記インバータ（Ｉ３３６，Ｉ３３７）は、上記ノード（ＤＮ１）を通じて上記パス回路（Ｔ１〜Ｔ５）のうちの一つから受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）を遅延させる。上記シフト回路（３３６）は上記インバータ（Ｉ３３７）から受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、出力信号（ＤＴＯＵＴ）を出力する。上記シフト回路（３３７）は上記インバータ（Ｉ３３７）から受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ６）を出力する。上記シフト回路（３３８）は上記シフト信号（ＳＯ６）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ７）を出力する。

上記検出信号出力部（３３９）は転送ゲート（ＴＧ３６，ＴＧ３７）、ラッチ回路（ＬＡ３１）、インバータ（Ｉ３３８，Ｉ３３９）、遅延回路（Ｄ３１）、及びラッチリセット回路（Ｎ３１）を含む。上記転送ゲート（ＴＧ３６）は上記書き込みクロック信号（ＩＣＬＫ_ｗ）と上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）に応答してターンオンまたはオフされる。さらに詳細には、上記書き込みクロック信号（ＩＣＬＫ_ｗ）がロジックハイ状態の時、上記転送ゲート（ＴＧ３６）がターンオンされ、上記シフト信号（ＳＯ７）を受信して上記ラッチ回路（ＬＡ３１）に出力する。上記転送ゲート（ＴＧ３７）は上記読み出しクロック信号（ＩＣＬＫ_ｒ）と上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）に応答してターンオンまたはオフされる。さらに詳細には、上記読み出しクロック信号（ＩＣＬＫ_ｒ）がロジックハイ状態の時、上記転送ゲート（ＴＧ３７）がターンオンされ、上記インバータ（Ｉ３３７）から受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）を上記ラッチ回路（ＬＡ３１）に出力する。望ましく、上記読み出しクロック信号（ＩＣＬＫ_ｒ）と上記書き込みクロック信号（ＩＣＬＫ_ｗ）のいずれか一つがロジックハイ状態の時、他の一つは連続的にロジックロウ状態である。従って、上記転送ゲート（ＴＧ３６，ＴＧ３７）のうちの一つがターンオンされる。

上記ラッチ回路（ＬＡ３１）はインバータ（Ｉ３４０）を含み、上記転送ゲート（ＴＧ３６）から受信される上記シフト信号（ＳＯ７）をラッチしたり、または上記転送ゲート（ＴＧ３７）から受信される上記シフト信号（ＳＯ１〜ＳＯ５のうちの一つ）をラッチし、そのラッチされた信号（ＬＡＴ３１）を出力する。上記インバータ（Ｉ３３８）は上記ラッチされた信号（ＬＡＴ３１）を反転させて出力し、上記遅延回路（Ｄ３１）は上記インバータ（Ｉ３３８）の出力信号を遅延させ、その遅延された信号（ＤＬ３１）を出力する。上記遅延回路（Ｄ３１）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（Ｉ３３９）は上記遅延された信号（ＤＬ３１）を反転させ、その反転した信号を第１の検出信号（ＲＳＴ_ＷＬ）として出力する。上記ラッチリセット回路（Ｎ３１）は上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）に応答して上記ラッチ回路（ＬＡ３１）をリセットさせる。望ましく、上記ラッチリセット回路（Ｎ３１）はＮＭＯＳトランジスタで具現されることができ、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）がロジックハイ状態の時、上記ラッチ回路（ＬＡ３１）にグラウンド電圧（ＶＳＳ）を出力する。その結果、上記ラッチ回路（ＬＡ３１）がリセットされ、上記ラッチされた信号（ＬＡＴ３１）をロジックハイに出力する。

結果的に、上記擬似ＳＲＡＭ（１００）の読み出し動作時、上記第１の検出信号発生器（３３０）は上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）を上記シフト回路（３３１〜３３５）の中の一部または全体により遅延させた後、上記読み出しクロック信号（ＩＣＬＫ_ｒ）に同期し、上記第１の検出信号（ＲＳＴ_ＷＬ）として出力する。また、上記擬似ＳＲＡＭ（１００）の書き込み動作時、上記第１の検出信号発生器（３３０）は上記擬似ＳＲＡＭ（１００）の読み出し動作時に上記第３の内部検出信号（ＦＮＬ_ＤＥＴ）が遅延されたことより上記シフト回路（３３７，３３８）により遅れる時間だけさらに遅延させた後、上記書き込みクロック信号（ＩＣＬＫ_ｗ）に同期し、上記第１の検出信号（ＲＳＴ_ＷＬ）として出力する。このように、上記擬似ＳＲＡＭ（１００）の読み出し動作時に上記第１の検出信号発生器（３３０）が上記第１の検出信号（ＲＳＴ_ＷＬ）を出力する時点と、上記擬似ＳＲＡＭ（１００）の書き込み動作時に上記第１の検出信号発生器（３３０）が上記第１の検出信号（ＲＳＴ_ＷＬ）を出力する時点は互いに異なるように設定される。

図８は、図６に示された第２の検出信号発生器（３４０）を詳細に示す図である。図８を参考にすれば、上記第２の検出信号発生器（３４０）はシフト回路（３４１〜３４７）、パス回路（Ｔ１１〜Ｔ１４）、及び検出信号出力部（３４８）を含む。上記シフト回路（３４１〜３４５）は直列に連結される。例えば、上記シフト回路（３４１）の出力端子（ｏｕｔ）に上記シフト回路（３４２）の入力端子（ｉｎ）が連結され、上記シフト回路（３４２）の出力端子（ｏｕｔ）に上記シフト回路（３４３）の入力端子（ｉｎ）が連結される。上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、上記反転した制御クロック信号（ＩＣＬＫＢ）が上記シフト回路（３４１〜３４７）に同時に入力される。また、上記シフト回路（３４１〜３４７）は上記反転したパワーアップ信号（ＰＷＲＵＰＢ）に応答してリセットされる。

上記シフト回路（３４１）の入力端子（ｉｎ）には上記第１の検出信号発生器（３３０）の上記シフト回路（３３６）から出力される上記出力信号（ＤＴＯＵＴ）が入力される。上記シフト回路（３４１）は上記出力信号（ＤＴＯＵＴ）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ１１）を出力する。上記シフト信号（ＳＯ１１）は上記シフト回路（３４２）の入力端子（ｉｎ）には入力される。上記シフト回路（３４２）は上記シフト信号（ＳＯ１１）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ１２）を出力する。上記シフト回路（３４３〜３４５）は上記シフト回路（３４２）と類似に動作し、シフト信号（ＳＯ１３〜ＳＯ１５）をそれぞれ出力する。

上記パス回路（Ｔ１１〜Ｔ１４）は、上記シフト回路（３４２〜３４５）のそれぞれに一つずつ対応するように連結され、上記レイテンシー制御信号（ＢＣＭ３〜ＢＣＭ６）にそれぞれ応答し、イネーブルされたりまたはディセイブルされる。上記パス回路（Ｔ１１〜Ｔ１４）のそれぞれはインバータ（Ｉ３４１〜Ｉ３４４のうちの一つ）と転送ゲート（ＴＧ４１〜ＴＧ４４のうちの一つ）を含む。例えば、上記パス回路（Ｔ１１）は上記インバータ（Ｉ３４１）と上記転送ゲート（ＴＧ４１）を含む。上記インバータ（Ｉ３４１〜Ｉ３４４）は、上記レイテンシー制御信号（ＢＣＭ３〜ＢＣＭ６）をそれぞれ反転させる。上記転送ゲート（ＴＧ４１〜ＴＧ４４）は上記レイテンシー制御信号（ＢＣＭ３〜ＢＣＭ６）と上記インバータ（Ｉ３４１〜Ｉ３４４）の出力信号にそれぞれ応答し、ターンオンまたはオフされる。上記パス回路（Ｔ１１〜Ｔ１４）はイネーブルされる時、上記シフト信号（ＳＯ１２〜ＳＯ１５）をそれぞれノード（ＤＮ２）に出力する。さらに詳細には、上記レイテンシー制御信号（ＢＣＭ３〜ＢＣＭ６）のうちの一つがイネーブルされる時、残りは全てディセイブルされる。従って、上記パス回路（Ｔ１１〜Ｔ１４）のうちの一つがイネーブルされ、対応するシフト回路（３４２〜３４５のうちの一つ）から受信される上記シフト信号（ＳＯ１２〜ＳＯ１５のうちの一つ）を上記ノード（ＤＮ２）に出力する。

上記シフト回路（３４６）の入力端子（ｉｎ）は上記ノード（ＤＮ２）に連結される。上記シフト回路（３４６）は上記ノード（ＤＮ２）から受信される上記シフト信号（ＳＯ１２〜ＳＯ１５のうちの一つ）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ１６）を出力する。上記シフト回路（３４７）は上記シフト信号（ＳＯ１６）、上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ１７）を出力する。

上記検出信号出力部（３４８）は転送ゲート（ＴＧ４５，ＴＧ４６）、ラッチ回路（ＬＡ４１）、インバータ（Ｉ３４５，Ｉ３４６）、遅延回路（Ｄ４１）、及びラッチリセット回路（Ｎ４１）を含む。上記転送ゲート（ＴＧ４５）は上記書き込みクロック信号（ＩＣＬＫ_ｗ）と上記反転した書き込みクロック信号（ＩＣＬＫＢ_ｗ）に応答してターンオンまたはオフされる。さらに詳細には、上記書き込みクロック信号（ＩＣＬＫ_ｗ）がロジックハイ状態の時、上記転送ゲート（ＴＧ４５）がターンオンされ、上記シフト信号（ＳＯ１７）を受信して上記ラッチ回路（ＬＡ４１）に出力する。上記転送ゲート（ＴＧ４６）は、上記読み出しクロック信号（ＩＣＬＫ_ｒ）と上記反転した読み出しクロック信号（ＩＣＬＫＢ_ｒ）に応答してターンオンまたはオフされる。さらに詳細には、上記読み出しクロック信号（ＩＣＬＫ_ｒ）がロジックハイ状態の時、上記転送ゲート（ＴＧ４６）がターンオンされ、上記ノード（ＤＮ２）から受信される上記シフト信号（ＳＯ１２〜ＳＯ１５のうちの一つ）を上記ラッチ回路（ＬＡ４１）に出力する。望ましく、上記読み出しクロック信号（ＩＣＬＫ_ｒ）と、上記書き込みクロック信号（ＩＣＬＫ_ｗ）のいずれか一つがロジックハイ状態の時、他の一つは連続的にロジックロウ状態である。従って、上記転送ゲート（ＴＧ３６，ＴＧ３７）のうちの一つがターンオンされる。

上記ラッチ回路（ＬＡ４１）はインバータ（Ｉ３４７，Ｉ３４８））を含む。上記ラッチ回路（ＬＡ４１）は上記転送ゲート（ＴＧ４５）から受信される上記シフト信号（ＳＯ１７）をラッチしたり、または上記転送ゲート（ＴＧ４６）から受信される上記シフト信号（ＳＯ１２〜ＳＯ１５のうちの一つ）をラッチし、そのラッチされた信号（ＬＡＴ４１）を出力する。上記インバータ（Ｉ３４５）は上記ラッチされた信号（ＬＡＴ４１）を反転させて出力し、上記遅延回路（Ｄ４１）は上記インバータ（Ｉ３４５）の出力信号を遅延させ、その遅延された信号（ＤＬ４１）を出力する。上記遅延回路（Ｄ４１）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（Ｉ３４６）は上記遅延された信号（ＤＬ４１）を反転させ、その反転した信号を第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）として出力する。上述した通り、上記第１の検出信号発生器（３３０）と類似するように、上記擬似ＳＲＡＭ（１００）の読み出し動作時と、上記擬似ＳＲＡＭ（１００）の書き込み動作時に上記第２の検出信号発生器（３４０）が上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）を出力する時点が互いに異なるように設定される。

上記ラッチリセット回路（Ｎ４１）は、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）に応答して上記ラッチ回路（ＬＡ４１）をリセットさせる。望ましく、上記ラッチリセット回路（Ｎ４１）はＮＭＯＳトランジスタで具現されることができ、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）がロジックハイ状態の時、上記ラッチ回路（ＬＡ４１）にグラウンド電圧（ＶＳＳ）を出力する。その結果、上記ラッチ回路（ＬＡ４１）がリセットされ、上記ラッチされた信号（ＬＡＴ４１）をロジックハイに出力する。

図９は、図７及び図８に示されたシフト回路を詳細に示す図である。上記シフト回路（３３２〜３３８，３４１〜３４７）の構成及び具体的な動作は上記シフト回路（３３１）と実質的に同一であるため、上記シフト回路（３３１）を中心に説明する。図９を参考にすれば、上記シフト回路（３３１）は転送ゲート（ＴＧ３３１，ＴＧ３３２）、ラッチ回路（ＬＡ３３１，ＬＡ３３２）、ＮＯＲゲート（ＮＲ３３１）、インバータ（Ｉ４５）、及びラッチリセット回路（Ｎ４２，Ｎ４３）を含む。上記転送ゲート（ＴＧ３３１）は上記制御クロック信号（ＩＣＬＫ）と上記反転した制御クロック信号（ＩＣＬＫＢ）に応答してターンオンまたはオフされる。望ましく、上記制御クロック信号（ＩＣＬＫ）がロジックハイ状態の時、上記転送ゲート（ＴＧ３３１）がターンオンされ、入力信号（ＩＮ）を受信して上記ラッチ回路（ＬＡ３３１）に出力する。ここで、上記入力信号（ＩＮ）は上記最終カラム検出回路（３２０）から出力される第３の内部検出信号（ＦＮＬ_ＤＥＴ）である。上記ラッチ回路（ＬＡ３３１）はインバータ（Ｉ４１，Ｉ４２）を含み、上記入力信号（ＩＮ）をラッチし、そのラッチされた信号（ＬＡＴ４２）を出力する。上記ＮＯＲゲート（ＮＲ３３１）は上記ラッチされた信号（ＬＡＴ４２）と上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）に応答し、ロジック信号（ＬＧ１１）を出力する。望ましく、上記ラッチされた信号（ＬＡＴ４２）と上記有効遷移検出信号（ＡＤＶ_ＬＯＷＤＥＴ）が全てロジックロウ状態の時、上記ロジック信号（ＬＧ１１）をロジックハイに出力する。

上記転送ゲート（ＴＧ３３２）は、上記制御クロック信号（ＩＣＬＫ）と上記反転した制御クロック信号（ＩＣＬＫＢ）に応答してターンオンまたはオフされる。望ましく、上記制御クロック信号（ＩＣＬＫ）がロジックロウ状態の時、上記転送ゲート（ＴＧ３３２）がターンオンされ、上記ロジック信号（ＬＧ１１）を受信して上記ラッチ回路（ＬＡ３３２）に出力する。結果的に、上記転送ゲート（ＴＧ３３１）がターンオンされる時、上記転送ゲート（ＴＧ３３２）がターンオフされ、上記転送ゲート（ＴＧ３３１）がターンオフされる時、上記転送ゲート（ＴＧ３３２）がターンオンされる。上記ラッチ回路（ＬＡ３３２）はインバータ（Ｉ４３，Ｉ４４）を含み、上記ロジック信号（ＬＧ１１）をラッチし、そのラッチされた信号（ＬＡＴ４３）を出力する。上記インバータ（Ｉ４５）は上記ラッチされた信号（ＬＡＴ４３）を反転させ、その反転した信号を出力信号（ＯＵＴ）（即ち、シフト信号（ＳＯ１））として出力する。上記ラッチリセット回路（Ｎ４２，Ｎ４３）それぞれはＮＭＯＳトランジスタで具現されることができる。望ましく、上記ラッチリセット回路（Ｎ４２，Ｎ４３）は、上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）がロジックハイ状態の時、上記ラッチ回路（ＬＡ３３１，ＬＡ３３２）にグラウンド電圧（ＶＳＳ）をそれぞれ出力する。その結果、上記ラッチ回路（ＬＡ３３１，ＬＡ３３２）がそれぞれリセットされ、上記ラッチされた信号（ＬＡＴ４２，ＬＡＴ４３）をロジックハイでそれぞれ出力する。

図１０は、図２に示された第１のバースト制御回路（６００）を詳細に示す図である。図１０を参考にすれば、上記第１のバースト制御回路（６００）はラッチ信号発生器（６０１）、制御回路（６０２）、及びストローブ制御信号発生器（６０３）を含む。上記ラッチ信号発生器（６０１）は上記内部クロック信号（ＩＮＣＬＫ）、上記パワーアップ検出信号（ＰＷＲＵＰ）、及び上記内部アドレス有効信号（ＡＤＶ）に応答し、ラッチ信号（ｌａｔｃｈ２〜ｌａｔｃｈ８，ｌａｔｃｈ１ｂ〜ｌａｔｃｈ７ｂ）を発生する。

上記制御回路（６０２）はドライバ回路（６０４）、ラッチ回路（６０５）、インバータ（Ｉ６２，Ｉ６３）、及びラッチリセット回路（６０６〜６０８）を含む。上記ドライバ回路（６０４）はインバータ（Ｉ６１）、ＰＭＯＳトランジスタ（Ｐ６１）、及びＮＭＯＳトランジスタ（Ｎ６１）を含む。上記ドライバ回路（６０４）は上記第１の検出信号（ＲＳＴ_ＷＬ）と上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）に応答し、ロジックハイまたはロウの制御信号（ＣＴＬ）を出力ノード（ＮＯ２）に出力する。さらに詳細には、上記インバータ（Ｉ６１）が上記カラムアドレス検出器（３００）から受信される上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）を反転させる。上記ＰＭＯＳトランジスタ（Ｐ６１）は上記インバータ（Ｉ６１）の出力信号に応答してターンオンまたはオフされ、上記ＮＭＯＳトランジスタ（Ｎ６１）は上記カラムアドレス検出器（３００）から受信される上記第１の検出信号（ＲＳＴ_ＷＬ）に応答してターンオンまたはオフされる。上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）がロジックハイ状態の時、上記ＰＭＯＳトランジスタ（Ｐ６１）がターンオンされ、上記制御信号（ＣＴＬ）をロジックハイで、上記出力ノード（ＮＯ２）に出力する。また、上記第１の検出信号（ＲＳＴ_ＷＬ）がロジックハイ状態の時、上記ＮＭＯＳトランジスタ（Ｎ６１）がターンオンされ、上記制御信号（ＣＴＬ）をロジックロウで、上記出力ノード（ＮＯ２）に出力する。望ましく、上記第１の検出信号（ＲＳＴ_ＷＬ）と上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）のいずれか一つがロジックハイ状態の時、他の一つはロジックロウ状態であるため、上記ＰＭＯＳトランジスタ（Ｐ６１）と上記ＮＭＯＳトランジスタ（Ｎ６１）のいずれか一つがターンオンされる。その結果、上記ドライバ回路（６０４）がロジックハイまたはロウの上記制御信号（ＣＴＬ）を出力する。

上記ラッチ回路（６０５）はインバータ（Ｉ６４，Ｉ６５）を含む。上記ラッチ回路（６０５）は上記制御信号（ＣＴＬ）をラッチし、そのラッチされた信号（ＬＡＴ６０）を出力する。上記インバータ（Ｉ６２，Ｉ６３）は上記ラッチされた信号（ＬＡＴ６０）を遅延させ、その遅延された信号を最終カラム検出信号（ＤＹＩ_ｌａｓｔ）として出力する。

上記ラッチリセット回路（６０６）は遅延回路（Ｄ６１）とＰＭＯＳトランジスタ（Ｐ６２）を含む。上記遅延回路（Ｄ６１）は上記内部アドレス有効信号（ＡＤＶ）を遅延させ、その遅延された信号（ＤＬ６１）を出力する。上記遅延回路（Ｄ６１）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記ＰＭＯＳトランジスタ（Ｐ６２）は上記遅延された信号（ＤＬ６１）に応答してターンオンまたはオフされ、ターンオンされる時、上記ラッチ回路（６０５）に内部電圧（ＶＣＣ）を出力する。その結果、上記ラッチ回路（６０５）がリセットされ、上記ラッチされた信号（ＬＡＴ６０）をロジックロウに出力する。また、上記ラッチリセット回路（６０７）はインバータ（Ｉ６６）とＮＭＯＳトランジスタ（Ｎ６２）を含む。上記インバータ（Ｉ６６）は上記パワーアップ検出信号（ＰＷＲＵＰ）を反転させる。上記ＮＭＯＳトランジスタ（Ｎ６２）は上記インバータ（Ｉ６６）の出力信号に応答してターンオンまたはオフされ、ターンオンされる時、上記ラッチ回路（６０５）に上記グラウンド電圧（ＶＳＳ）を出力する。その結果、上記ラッチ回路（６０５）がリセットされ、上記ラッチされた信号（ＬＡＴ６０）をロジックハイに出力する。また、上記ラッチリセット回路（６０８）は遅延回路（Ｄ６２）、インバータ（Ｉ６７）、及びＮＭＯＳトランジスタ（Ｎ６３）を含む。上記遅延回路（Ｄ６２）は上記バッファ部（２００）から受信される上記制御信号（ＣＳＢ_ＣＯＮ）を遅延させ、その遅延された信号（ＤＬ６２）を出力する。上記遅延回路（Ｄ６２）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（Ｉ６７）は上記遅延された信号（ＤＬ６２）を反転させる。上記ＮＭＯＳトランジスタ（Ｎ６３）は上記インバータ（Ｉ６７）の出力信号に応答してターンオンまたはオフされ、ターンオンされる時、上記ラッチ回路（６０５）に上記グラウンド電圧（ＶＳＳ）を出力する。その結果、上記ラッチ回路（６０５）がリセットされ、上記ラッチされた信号（ＬＡＴ６０）をロジックハイに出力する。上記ストローブ制御信号発生器（６０３）は上記ラッチ信号（ｌａｔｃｈ２〜ｌａｔｃｈ８，ｌａｔｃｈ１ｂ〜ｌａｔｃｈ７ｂ）と上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）に応答し、ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）を発生する。

図１１は、図１０に示されたラッチ信号発生器（６０１）を詳細に示す図である。図１１を参考にすれば、上記ラッチ信号発生器（６０１）はインバータ（Ｉ６１１〜Ｉ６１４）とシフト回路（６１１〜６１８）を含む。上記インバータ（Ｉ６１１）は上記内部アドレス有効信号（ＡＤＶ）を反転させ、その反転した内部アドレス有効信号（ＡＤＶｂ）を出力する。上記インバータ（Ｉ６１２）は上記内部クロック信号（ＩＮＣＬＫ）を反転させ、その反転した信号を出力する。ここで、上記インバータ（Ｉ６１２）により反転した信号は上記制御クロック発生回路（３１０）により発生する上記反転した制御クロック信号（ＩＣＬＫＢ）と実質的に同一である。従って、以下、上記インバータ（Ｉ６１２）により反転した信号は上記反転した制御クロック信号（ＩＣＬＫＢ）として参照される。上記インバータ（Ｉ６１３）は上記反転した制御クロック信号（ＩＣＬＫＢ）を反転させ、制御クロック信号（ＩＣＬＫ）を出力する。望ましく、上記制御クロック信号（ＩＣＬＫ）の位相は上記外部クロック信号（ＥＸＣＬＫ）の位相と同一である。上記インバータ（Ｉ６１４）は上記パワーアップ検出信号（ＰＷＲＵＰ）を反転させ、反転したパワーアップ検出信号（ＰＷＲＵＰＢ）を出力する。

上記シフト回路（６１１〜６１８）は直列に連結される。例えば、上記シフト回路（６１１）の出力端子（ｏｕｔ）に上記シフト回路（６１２）の入力端子（ｉｎ）が連結され、上記シフト回路（６１２）の出力端子（ｏｕｔ）に上記シフト回路（６１３）の入力端子（ｉｎ）が連結される。上記制御クロック信号（ＩＣＬＫ）と上記反転した制御クロック信号（ＩＣＬＫＢ）が上記シフト回路（６１１〜６１８）に同時に入力される。上記シフト回路（６１１〜６１８）は上記反転したパワーアップ検出信号（ＰＷＲＵＰＢ）に応答してリセットされる。

上記シフト回路（６１１）の入力端子（ｉｎ）には上記反転した内部アドレス有効信号（ＡＤＶｂ）が入力される。上記シフト回路（６１１）は上記反転した内部アドレス有効信号（ＡＤＶｂ）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ２１）とラッチ信号（ｌａｔｃｈ１ｂ）を出力する。

上記シフト回路（６１２）の入力端子（ｉｎ）には上記シフト信号（ＳＯ２１）が入力される。上記シフト回路（６１２）は上記シフト信号（ＳＯ２１）、上記制御クロック信号（ＩＣＬＫ）、及び上記反転した制御クロック信号（ＩＣＬＫＢ）に応答し、シフト信号（ＳＯ２２）とラッチ信号（ｌａｔｃｈ２，ｌａｔｃｈ２ｂ）を出力する。上記シフト回路（６１３〜６１８）は上記シフト回路（６１２）と類似に動作し、シフト信号（ＳＯ２３〜ＳＯ２５）とラッチ信号（ｌａｔｃｈ３〜ｌａｔｃｈ８，ｌａｔｃｈ３ｂ〜ｌａｔｃｈ７ｂ）をそれぞれ出力する。

図１２は、図１１に示されたシフト回路を詳細に示す図である。上記シフト回路（６１１〜６１８）の構成及び具体的な動作は実質的に同一であるため、上記シフト回路（６１１）を中心に説明する。図１２を参考にすれば、上記シフト回路（６１１）は転送ゲート（ＴＧ６１１，ＴＧ６１２）、ラッチ回路（ＬＡ６１１，ＬＡ６１２）、インバータ（Ｉ５１，Ｉ５２）、及びラッチリセット回路（Ｎ５１，Ｎ５２）を含む。上記シフト回路（６１１）の構成及び具体的な動作はいくつかの差異点を除き、図９を参考にして詳述したシフト回路（３３１）と類似するため、上記差異点を中心に説明する。上記シフト回路（６１１，３３１）の差異点は、上記シフト回路（６１１）において、上記ラッチ回路（ＬＡ６１１）と上記転送ゲート（ＴＧ６１２）の間に上記シフト回路（３３１）のＮＯＲゲート（ＮＲ３３１）の代わりに上記インバータ（Ｉ５１）が連結されたものである。上記シフト回路（６１１，３３１）の他の差異点は、上記転送ゲート（ＴＧ６１１，ＴＧ３３１）に入力される信号が異なることである。一方、上記ラッチ回路（ＬＡ６１１）は上記ラッチされた信号（ＬＡＴ５１）をラッチ信号（ｌａｔｃｈｂ）（即ち、ｌａｔｃｈ１ｂ）として出力する。また、上記インバータ（Ｉ５１）は上記ラッチされた信号（ＬＡＴ５１）を反転させ、その反転した信号をラッチ信号（ｌａｔｃｈ）（即ち、ｌａｔｃｈ１）として出力する。

図１３は、図１０に示されたストローブ制御信号発生器を詳細に示す図である。図１３ではレイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）が適用されたストローブ制御信号発生器（６０３）が一例として示される。図１３を参考にすれば、上記ストローブ制御信号発生器（６０３）は第１のウェイト（ｗａｉｔ）信号発生器（６２１〜６２６）、第２のウェイト信号発生器（６２７）、パス回路（６３１〜６３５）、転送ゲート（６４１〜６４５）、及び出力ロジック回路（６５０）を含む。上記第１のウェイト信号発生器（６２１〜６２６）のそれぞれは入力端子（ａ〜ｇ）と出力端子（ｏｕｔ）を含む。上記第１のウェイト信号発生器（６２７）は入力端子（ａ〜ｈ）と出力端子（ｏｕｔ）を含む。上記第１のウェイト信号発生器（６２１）は上記入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を受信し、上記入力端子（ｇ）を通じて上記ラッチ信号（ｌａｔｃｈ２）を受信する。また、上記第１のウェイト信号発生器（６２１）の入力端子（ｂ〜ｆ）にはグラウンド電圧（ＶＳＳ）が入力される。上記第１のウェイト信号発生器（６２１）は上記ラッチ信号（ｌａｔｃｈ１ｂ，ｌａｔｃｈ２）に応答し、ウェイト信号（ＷＴＲ２）を発生する。上記第１のウェイト信号発生器（６２２）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じてラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ３）をそれぞれ受信する。また、上記第１のウェイト信号発生器（６２２）の入力端子（ｃ〜ｆ）には上記グラウンド電圧（ＶＳＳ）が入力される。上記第１のウェイト信号発生器（６２２）は上記ラッチ信号（ｌａｔｃｈ１ｂ，ｌａｔｃｈ２ｂ， ｌａｔｃｈ３）に応答し、ウェイト信号（ＷＴＲ３）を発生する。

また、上記第１のウェイト信号発生器（６２３）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じて上記ラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｄ）を通じてラッチ信号（ｌａｔｃｈ３ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ４）をそれぞれ受信する。上記第１のウェイト信号発生器（６２３）の入力端子（ｃ，ｅ， ｆ）には上記グラウンド電圧（ＶＳＳ）が入力される。上記第１のウェイト信号発生器（６２３）は上記ラッチ信号（ｌａｔｃｈ１ｂ， ｌａｔｃｈ２ｂ，ｌａｔｃｈ３ｂ， ｌａｔｃｈ４）に応答し、ウェイト信号（ＷＴＲ４）を発生する。上記第１のウェイト信号発生器（６２４）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じて上記ラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｄ）を通じて上記ラッチ信号（ｌａｔｃｈ３ｂ）を、入力端子（ｆ）を通じて上記ラッチ信号（ｌａｔｃｈ４ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ５）をそれぞれ受信する。上記第１のウェイト信号発生器（６２４）の入力端子（ｃ，ｅ）には上記グラウンド電圧（ＶＳＳ）が入力される。上記第１のウェイト信号発生器（６２４）は上記ラッチ信号（ｌａｔｃｈ１ｂ， ｌａｔｃｈ２ｂ， ｌａｔｃｈ３ｂ，ｌａｔｃｈ４ｂ， ｌａｔｃｈ５）に応答し、ウェイト信号（ＷＴＲ５）を発生する。

上記第１のウェイト信号発生器（６２５）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じて上記ラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｃ）を通じて上記ラッチ信号（ｌａｔｃｈ３ｂ）を、入力端子（ｄ）を通じて上記ラッチ信号（ｌａｔｃｈ４ｂ）を、入力端子（ｅ）を通じてラッチ信号（ｌａｔｃｈ５ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ６）をそれぞれ受信する。上記第１のウェイト信号発生器（６２５）の入力端子（ｆ）には上記グラウンド電圧（ＶＳＳ）が入力される。上記第１のウェイト信号発生器（６２５）は上記ラッチ信号（ｌａｔｃｈ１ｂ，ｌａｔｃｈ２ｂ， ｌａｔｃｈ３ｂ， ｌａｔｃｈ４ｂ， ｌａｔｃｈ５ｂ， ｌａｔｃｈ６）に応答し、ウェイト信号（ＷＴＲ６）を発生する。

上記第１のウェイト信号発生器（６２６）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じて上記ラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｃ）を通じて上記ラッチ信号（ｌａｔｃｈ３ｂ）を、入力端子（ｄ）を通じて上記ラッチ信号（ｌａｔｃｈ４ｂ）を、入力端子（ｅ）を通じて上記ラッチ信号（ｌａｔｃｈ５ｂ）を、入力端子（ｆ）を通じてラッチ信号（ｌａｔｃｈ６ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ７）をそれぞれ受信する。上記第１のウェイト信号発生器（６２６）は上記ラッチ信号（ｌａｔｃｈ１ｂ，ｌａｔｃｈ２ｂ， ｌａｔｃｈ３ｂ， ｌａｔｃｈ４ｂ， ｌａｔｃｈ５ｂ， ｌａｔｃｈ６ｂ， ｌａｔｃｈ７）に応答し、ウェイト信号（ＷＴＲ７）を発生する。

上記第２のウェイト信号発生器（６２７）は入力端子（ａ）を通じて上記ラッチ信号（ｌａｔｃｈ１ｂ）を、入力端子（ｂ）を通じて上記ラッチ信号（ｌａｔｃｈ２ｂ）を、入力端子（ｃ）を通じて上記ラッチ信号（ｌａｔｃｈ３ｂ）を、入力端子（ｄ）を通じて上記ラッチ信号（ｌａｔｃｈ４ｂ）を、入力端子（ｅ）を通じて上記ラッチ信号（ｌａｔｃｈ５ｂ）を、入力端子（ｆ）を通じて上記ラッチ信号（ｌａｔｃｈ６ｂ）を、入力端子（ｇ）を通じてラッチ信号（ｌａｔｃｈ７ｂ）を、入力端子（ｈ）を通じてラッチ信号（ｌａｔｃｈ８）をそれぞれ受信する。上記第２のウェイト信号発生器（６２７）は上記ラッチ信号（ｌａｔｃｈ１ｂ，ｌａｔｃｈ２ｂ， ｌａｔｃｈ３ｂ， ｌａｔｃｈ４ｂ， ｌａｔｃｈ５ｂ， ｌａｔｃｈ６ｂ， ｌａｔｃｈ７ｂ， ｌａｔｃｈ８）に応答し、ウェイト信号（ＷＴＲ８）を発生する。

上記パス回路（６３１〜６３５）は上記第１のウェイト信号発生器（６２１〜６２５）それぞれの出力端子（ｏｕｔ）に一つずつ対応するように連結される。上記パス回路（６３１〜６３５）それぞれは転送ゲート（ＴＧ６３１〜ＴＧ６３５のうちの一つ）とインバータ（Ｉ６３１〜Ｉ６３５のうちの一つ）を含む。例えば、上記パス回路（６３１）は上記転送ゲート（ＴＧ６３１）と上記インバータ（Ｉ６３１）を含む。上記インバータ（Ｉ６３１〜Ｉ６３５）は上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）をそれぞれ反転させ、反転したレイテンシー制御信号（ＢＣＭ２Ｂ〜ＢＣＭ６Ｂ）をそれぞれ出力する。上記転送ゲート（ＴＧ６３１〜ＴＧ６３５）は上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）と上記反転したレイテンシー制御信号（ＢＣＭ２Ｂ〜ＢＣＭ６Ｂ）にそれぞれ応答し、ターンオンまたはオフされる。例えば、上記転送ゲート（ＴＧ６３１）は上記レイテンシー制御信号（ＢＣＭ２）と上記反転したレイテンシー制御信号（ＢＣＭ２Ｂ）に応答してターンオンまたはオフされる。上記パス回路（６３１〜６３５）はイネーブルされる時（即ち、転送ゲート（ＴＧ６３１〜ＴＧ６３５）がターンオンされる時）、上記ウェイト信号（ＷＴＲ２〜ＷＴＲ６）をそれぞれノード（ＤＮ３）に出力する。さらに詳細には、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）のうちの一つがイネーブルされる時、残りは全てディセイブルされる。従って、上記パス回路（６３１〜６３５）のうちの一つがイネーブルされ、対応する第１のウェイト信号発生器（６２１〜６２５のうちの一つ）から受信される上記ウェイト信号（ＷＴＲ２〜ＷＴＲ６のうちの一つ）を上記ノード（ＤＮ３）に出力する。

上記転送ゲート（６４１〜６４５）は、上記第１のウェイト信号発生器（６２３〜６２６）のそれぞれと上記第２のウェイト信号発生器（６２７）にそれぞれ一つずつ対応するように連結される。上記転送ゲート（６４１〜６４５）は上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）と上記反転したレイテンシー制御信号（ＢＣＭ２Ｂ〜ＢＣＭ６Ｂ）にそれぞれ応答し、ターンオンまたはオフされる。上記転送ゲート（６４１〜６４５）はターンオンされる時、上記ウェイト信号（ＷＴＲ４〜ＷＴＲ８）をそれぞれ上記出力ロジック回路（６５０）に出力する。さらに詳細には、上記レイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）のうちの一つがイネーブルされる時、残りは全てディセイブルされる。従って、上記転送ゲート（６４１〜６４５）のうちの一つがターンオンされ、受信されるウェイト信号（ＷＴＲ４〜ＷＴＲ８のうちの一つ）を上記出力ロジック回路（６５０）に出力する。

上記出力ロジック回路（６５０）はインバータ（６５１，６５６，６５７）とＮＯＲゲート（６５２〜６５５）を含む。上記インバータ（６５１）は上記内部書き込み制御信号（ＷＥＢＣ）を反転させる。上記ＮＯＲゲート（６５２）は上記インバータ（６５１）の出力信号と上記ノード（ＤＮ３）から受信される上記ウェイト信号（ＷＴＲ２〜ＷＴＲ６のうちの一つ）に応答し、読み出しストローブ制御信号（ＣＯＮ_ｒ）を出力する。望ましく、上記インバータ（６５１）の出力信号と上記ウェイト信号（ＷＴＲ２〜ＷＴＲ６のうちの一つ）が全てロジックロウ状態の時、上記ＮＯＲゲート（６５２）が上記読み出しストローブ制御信号（ＣＯＮ_ｒ）をロジックハイに出力する。上記ＮＯＲゲート（６５３）は上記内部書き込み制御信号（ＷＥＢＣ）と、上記転送ゲート（６４１〜６４５）のうちの一つから受信される上記ウェイト信号（ＷＴＲ４〜ＷＴＲ８のうちの一つ）に応答し、書き込みストローブ制御信号（ＣＯＮ_ｗ）を出力する。上記ＮＯＲゲート（６５４）は上記読み出しストローブ制御信号（ＣＯＮ_ｒ）と書き込みストローブ制御信号（ＣＯＮ_ｗ）に応答し、ロジック信号（ＣＯＮ１）を出力する。上記ＮＯＲゲート（６５５）は上記ロジック信号（ＣＯＮ１）と上記制御回路（６０２）から受信される最終カラム検出信号（ＤＹＩ_ｌａｓｔ）に応答し、ロジック信号（ＣＯＮ２）を出力する。上記インバータ（６５６，６５７）は上記ロジック信号（ＣＯＮ２）を遅延させ、上記インバータ（６５７）がその遅延された信号をストローブ制御信号（ＷＴＲＤ_ＣＯＮ）として出力する。

図１４は、図１３に示された第１のウェイト信号発生器を詳細に示す図である。第１のウェイト信号発生器（６２１〜６２６）の構成及び具体的な動作はそれらの入力信号と出力信号を除いて実質的に同一であるため、上記第１のウェイト信号発生器（６２１）を中心に説明する。図１４を参考にすれば、上記第１のウェイト信号発生器（６２１）はＮＯＲゲート（６６１〜６６５）、ＮＡＮＤゲート（６６６）、及びインバータ（６６７〜６６９）を含む。上記ＮＯＲゲート（６６１）は入力端子（ａ〜ｃ）を通じてそれぞれ受信されるラッチ信号（ｌａｔｃｈ１ｂ）とグラウンド電圧（ＶＳＳ）に応答し、ロジック信号（Ｗ１）を出力する。望ましく、上記ＮＯＲゲート（６６１）は上記ラッチ信号（ｌａｔｃｈ１ｂ）がロジックロウ状態の時、上記ロジック信号（Ｗ１）をロジックハイに出力する。上記ＮＯＲゲート（６６２）は入力端子（ｄ〜ｆ）を通じて受信される上記グラウンド電圧（ＶＳＳ）に応答してロジック信号（Ｗ２）をハイで出力する。上記ＮＡＮＤゲート（６６６）は上記ロジック信号（Ｗ１，Ｗ２）に応答し、ロジック信号（Ｗ３）を出力する。上記ロジック信号（Ｗ１，Ｗ２）が全てロジックハイ状態の時、上記ＮＡＮＤゲート（６６６）が上記ロジック信号（Ｗ３）をロジックロウに出力する。上記インバータ（６６７，６６８）は入力端子（ｇ）を通じて受信されるラッチ信号（ｌａｔｃｈ２）を遅延させる。上記インバータ（６６９）は上記入力端子（ｇ）を通じて受信されるラッチ信号（ｌａｔｃｈ２）を反転させる。上記ＮＯＲゲート（６６３）は上記インバータ（６６８）の出力信号と上記ロジック信号（Ｗ３）に応答してロジック信号（Ｗ４）を出力する。また、上記ＮＯＲゲート（６６４）は上記インバータ（６６９）の出力信号と上記ロジック信号（Ｗ３）に応答してロジック信号（Ｗ５）を出力する。上記ＮＯＲゲート（６６５）は上記ロジック信号（Ｗ４，Ｗ５）に応答してウェイト信号（ＷＴＲ２）を出力端子（ｏｕｔ）に出力する。

図１５は、図１３に示された第２のウェイト信号発生器（６２７）を詳細に示す図である。図１５を参考にすれば、上記第２のウェイト信号発生器（６２７）はＮＯＲゲート（６７１〜６７６）、ＮＡＮＤゲート（６７７）、及びインバータ（６７８〜６８０）を含む。上記第２のウェイト信号発生器（６２７）の構成及び具体的な動作は上記ＮＯＲゲート（６７３）をさらに含むことを除き、図１４を参考にして詳述した上記第１のウェイト信号発生器（６２１）と類似するため、これに対する詳細な説明は省略する。上記ＮＯＲゲート（６７１）は入力端子（ａ〜ｃ）を含み、上記ＮＯＲゲート（６７２）は入力端子（ｄ，ｅ）を含み、上記ＮＯＲゲート（６７３）は入力端子（ｆ， ｇ）を含む。また、上記インバータ（６７８，６８０）は入力端子（ｈ）に連結される。上記ＮＡＮＤゲート（６７７）は上記ＮＯＲゲート（６７１〜６７３）からロジック信号（Ｗ１１〜Ｗ１３）を受信する。

図１６は、図２に示された第２のバースト制御回路（７００）を詳細に示す図である。図１６を参考にすれば、上記第２のバースト制御回路（７００）はインバータ（７０１〜７０５）、ＮＯＲゲート（７０６）、遅延回路（７０７）、及びＮＡＮＤゲート（７０８）を含む。上記インバータ（７０１，７０２）は上記バッファ部（２００）から受信される上記制御信号（ＣＴＤＢ）を遅延させる。上記ＮＯＲゲート（７０６）は上記インバータ（７０２）の出力信号と、上記バッファ部（２００）から受信される上記制御信号（ＣＳＢ_ＣＯＮ）に応答し、ロジック信号（Ｗ２１）を出力する。上記遅延回路（７０７）は直列に連結されるインバータ（７１１〜７１６）を含む。上記インバータ（７１１〜７１６）は上記ロジック信号（Ｗ２１）を遅延させ、その遅延された信号（Ｗ２２）を出力する。上記ＮＡＮＤゲート（７０８）は上記第１のバースト制御回路（６００）から受信される上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）と、上記ロジック信号（Ｗ２１）に応答し、ロジック信号（Ｗ２３）を出力する。上記インバータ（７０３〜７０５）は上記ロジック信号（Ｗ２３）を遅延させ、その遅延された信号をバースト動作制御信号（ＷＴＲＤ_ＳＴＢ）として出力する。

図１７は、図２に示された第１のワードライン制御回路（８００）を詳細に示す図である。図１７を参考にすれば、上記第１のワードライン制御回路（８００）はドライバ回路（８１０，８２０）、ラッチ回路（８３０，８４０）、出力ロジック回路（８５０）、及びラッチリセット回路（８６０，８７０）を含む。上記ドライバ回路（８１０）はインバータ（８１１）、ＰＭＯＳトランジスタ（８１２）、及びＮＭＯＳトランジスタ（８１３，８１４）を含む。上記ドライバ回路（８１０）は上記第２のワードライン制御回路（９００）から受信される第２の内部制御信号（ＲＳＴ_ＮＱ）と、上記バッファ部（２００）から受信される上記アドレス遷移検出信号（ＡＴＤＳＵＭ）に応答し、ロジックロウまたはハイの制御信号（ＣＴＬ１）を出力ノード（ＮＯ１１）に出力する。さらに詳細には、上記インバータ（８１１）が上記第２の内部制御信号（ＲＳＴ_ＮＱ）を反転させ、反転した第２の内部制御信号（ＲＳＴ_ＮＱＢ）を出力する。上記ＰＭＯＳトランジスタ（８１２）は上記反転した第２の内部制御信号（ＲＳＴ_ＮＱＢ）に応答してターンオンまたはオフされ、ターンオンされる時上記出力ノード（ＮＯ１１）に内部電圧（ＶＣＣ）を供給する。その結果、ロジックハイの上記制御信号（ＣＴＬ１）が上記出力ノード（ＮＯ１１）に発生する。上記ＮＭＯＳトランジスタ（８１３，８１４）は上記出力ノード（ＮＯ１１）とグラウンド電圧（ＶＳＳ）間に直列に連結される。上記ＮＭＯＳトランジスタ（８１３）は上記反転した第２の内部制御信号（ＲＳＴ_ＮＱＢ）に応答してターンオンまたはオフされ、上記ＮＭＯＳトランジスタ（８１４）は上記アドレス遷移検出信号（ＡＴＤＳＵＭ）に応答し、ターンオンまたはオフされる。望ましく、上記ＰＭＯＳトランジスタ（８１２）がターンオンされる時、上記ＮＭＯＳトランジスタ（８１３）がターンオフされる。上記ＮＭＯＳトランジスタ（８１３，８１４）はターンオンされる時、上記出力ノード（ＮＯ１１）に上記グラウンド電圧（ＶＳＳ）を供給する。その結果、ロジックロウの上記制御信号（ＣＴＬ１）が上記出力ノード（ＮＯ１１）に発生する。

上記ドライバ回路（８２０）はＰＭＯＳトランジスタ（８２１）とＮＭＯＳトランジスタ（８２２，８２３）を含む。上記ドライバ回路（８２０）は上記反転した第２の内部制御信号（ＲＳＴ_ＮＱＢ）と、上記カラムアドレス検出器（３００）から受信される上記第１の検出信号（ＲＳＴ_ＷＬ）に応答し、ロジックロウまたはハイの制御信号（ＣＴＬ２）を出力ノード（ＮＯ１２）に出力する。さらに詳細には、上記ＰＭＯＳトランジスタ（８２１）と上記ＮＭＯＳトランジスタ（８２２）が上記反転した第２の内部制御信号（ＲＳＴ_ＮＱＢ）に応答してターンオンまたはオフされる。上記ドライバ回路（８２０）の構成及び具体的な動作は上記ドライバ回路（８１０）と類似する。

上記ラッチ回路（８３０）はインバータ（８３１，８３２）を含む。上記ラッチ回路（８３０）は上記制御信号（ＣＴＬ１）をラッチし、ラッチされた信号（ＬＡＴ８１）を出力する。上記ラッチ回路（８４０）はインバータ（８４１，８４２）を含む。上記ラッチ回路（８４０）は上記制御信号（ＣＴＬ２）をラッチし、ラッチされた信号（ＬＡＴ８２）を出力する。上記出力ロジック回路（８５０）はインバータ（８５１〜８５６）とＮＡＮＤゲート（８５７）を含む。上記インバータ（８５１）は上記ラッチされた信号（ＬＡＴ８１）を反転させ、上記インバータ（８５２）は上記ラッチされた信号（ＬＡＴ８２）を反転させる。上記ＮＡＮＤゲート（８５７）は上記インバータ（８５１，８５２）の出力信号に応答し、ロジック信号（ＮＬ）を出力する。上記インバータ（８５３〜８５６）は上記ロジック信号（ＮＬ）を遅延させ、その遅延された信号を第１の内部制御信号（ＮＯＲＭ）として出力する。上記ラッチリセット回路（８６０，８７０）はパワーアップ検出信号（ＰＷＲＵＰ）に応答し、上記ラッチ回路（８３０，８４０）にそれぞれ内部電圧（ＶＣＣ）を供給する。その結果、上記ラッチ回路（８３０，８４０）がリセットされ、上記ラッチされた信号（ＬＡＴ８１，ＬＡＴ８２）をロジックロウでそれぞれ出力する。上記ラッチリセット回路（８６０，８７０）のそれぞれはＰＭＯＳトランジスタで具現されることができる。

図１８は、図２に示された第２のワードライン制御回路（９００）を詳細に示す図である。図１８を参考にすれば、上記第２のワードライン制御回路（９００）はラッチリセット回路（９１０，９７０）、ラッチ回路（９２０，９５０）、ドライバ回路（９４０）、第１出力ロジック回路（９３０）、及び第２出力ロジック回路（９６０）を含む。上記ラッチリセット回路（９１０）はインバータ（９１１）とＰＭＯＳトランジスタ（９１２）を含む。上記インバータ（９１１）はプリチャージ制御信号（ＰＣＧ）を反転させ、反転したプリチャージ制御信号（ＰＣＧＢ）を出力する。上記ＰＭＯＳトランジスタ（９１２）は上記反転したプリチャージ制御信号（ＰＣＧＢ）に応答してターンオンまたはオフされ、ターンオンされる時、上記内部電圧（ＶＣＣ）を上記ラッチ回路（９２０）に出力する。上記ラッチ回路（９２０）はインバータ（９２１，９２２）を含み、上記ラッチリセット回路（９１０）によりリセットされ、ロジックロウのラッチされた信号（ＬＡＴ９１）を出力する。上記第１出力ロジック回路（９３０）はインバータ（３１〜３９）、ＮＡＮＤゲート（４０〜４２）、及び遅延回路（４３）を含む。上記インバータ（３１，３２）は上記バッファ部（２００）から受信される上記制御信号（ＣＳＢ_ＣＯＮ）を遅延させ、その遅延された信号（ＤＣＳＢ）を出力する。上記インバータ（３３）は上記遅延された信号（ＤＣＳＢ）を反転させ、上記インバータ（３４）は上記ラッチされた信号（ＬＡＴ９１）を反転させる。上記ＮＡＮＤゲート（４０）は上記第１の内部制御信号（ＮＯＲＭ）と上記インバータ（３３，３４）の出力信号に応答し、ロジック信号（ＮＬ１）を出力する。上記インバータ（３５）は上記ロジック信号（ＮＬ１）を反転させる。上記遅延回路（４３）は上記インバータ（３５）の出力信号を遅延させ、その遅延された信号（ＤＬ９１）を出力する。望ましく、上記遅延回路（４３）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（３６）は上記遅延された信号（ＤＬ９１）を反転させ、その反転した信号を第２の内部制御信号（ＲＳＴ_ＮＱ）として出力する。上記ＮＡＮＤゲート（４１）は上記第２の内部制御信号（ＲＳＴ_ＮＱ）、上記パワーアップ検出信号（ＰＷＲＵＰ）、及びロジック信号（ＮＬ３）に応答し、ロジック信号（ＮＬ２）を出力する。上記ＮＡＮＤゲート（４２）は上記ロジック信号（ＮＬ２）と上記遅延された信号（ＤＣＳＢ）に応答して上記ロジック信号（ＮＬ３）を出力する。上記インバータ（３７〜３９）は上記ロジック信号（ＮＬ２）を遅延させ、その遅延された信号（ＤＮＬ２）を出力する。

上記ドライバ回路（９４０）は、ＰＭＯＳトランジスタ（９４１，９４２）とＮＭＯＳトランジスタ（９４３）を含む。上記ドライバ回路（９４０）は上記反転したプリチャージ制御信号（ＰＣＧＢ）と上記遅延された信号（ＤＮＬ２）に応答し、ロジックロウまたはハイの制御信号（ＣＴＴ）を出力ノード（ＮＯ２１）に出力する。さらに詳細には、ＰＭＯＳトランジスタ（９４１）が上記反転したプリチャージ制御信号（ＰＣＧＢ）に応答してターンオンまたはオフされる。上記ＰＭＯＳトランジスタ（９４２）は上記ＰＭＯＳトランジスタ（９４１）と上記出力ノード（ＮＯ２１）間に連結され、上記遅延された信号（ＤＮＬ２）に応答してターンオンまたはオフされる。上記ＰＭＯＳトランジスタ（９４１，９４２）はターンオンされる時、上記内部電圧（ＶＣＣ）を上記出力ノード（ＮＯ２１）に供給する。その結果、ロジックハイの制御信号（ＣＴＴ）が上記出力ノード（ＮＯ２１）に発生する。上記ＮＭＯＳトランジスタ（９４３）は上記出力ノード（ＮＯ２１）とグラウンド電圧（ＶＳＳ）間に連結される。上記ＮＭＯＳトランジスタ（９４３）は上記遅延された信号（ＤＮＬ２）に応答してターンオンまたはオフされ、ターンオンされる時、グラウンド電圧（ＶＳＳ）を上記出力ノード（ＮＯ２１）に供給する。その結果、ロジックロウの制御信号（ＣＴＴ）が上記出力ノード（ＮＯ２１）に発生する。

上記ラッチ回路（９５０）はインバータ（９５１，９５２）を含む。上記ラッチ回路（９５０）は上記制御信号（ＣＴＴ）をラッチし、ラッチされた信号（ＬＡＴ９２）を出力する。上記第２出力ロジック回路（９６０）は遅延回路（９６１）、インバータ（９６２〜９６６）、及びＮＯＲゲート（９６７）を含む。上記遅延回路（９６１）は上記ラッチされた信号（ＬＡＴ９２）を遅延させ、その遅延された信号（ＤＬ９２）を出力する。望ましく、上記遅延回路（９６１）の構成及び具体的な動作は図４及び図５を参考にして詳述した上記遅延回路（Ｄ２５１）と実質的に同一であるため、これに対する詳細な説明は省略する。上記インバータ（９６２，９６３）は上記遅延された信号（ＤＬ９２）を遅延させ、上記インバータ（９６４）は上記パワーアップ検出信号（ＰＷＲＵＰ）を反転させる。上記ＮＯＲゲート（９６７）は上記インバータ（９６３，９６４）の出力信号に応答してロジック信号（ＮＬ３）を出力する。上記インバータ（９６５，９６６）は上記ロジック信号（ＮＬ３）を遅延させ、その遅延された信号をワードライン制御信号（ＲＯＷＡＣＴ）として出力する。

次に、図１９を参考にして、上記擬似ＳＲＡＭ（１００）のバースト読み出しまたは書き込み動作をさらに詳細に説明する。図１９は本発明の一実施例による擬似ＳＲＡＭ（１００）のバースト読み出しまたは書き込み動作と関連した信号のタイミング図である。まず、上記擬似ＳＲＡＭ（１００）の書き込み動作を詳細に説明すれば次の通りである。

初期に、チップ選択信号（ＣＳＢ）と書き込みイネーブル信号（ＷＥＢ）がロウでディセイブルされる。その結果、上記擬似ＳＲＡＭ（１００）が上記チップ選択信号（ＣＳＢ）に応答してイネーブルされ、上記パワーアップ検出器（１０１）は上記パワーアップ検出信号（ＰＷＲＵＰ）をロジックハイに出力する。この後、バーストモードコントローラ（１０４）のバッファ部（２００）が外部クロック信号（ＥＸＣＬＫ）に応答し、内部クロック信号（ＩＮＣＬＫ，ＩＮＣＬＫＢ）と制御信号（ＣＴＤＢ）を発生し、上記チップ選択信号（ＣＳＢ）に応答し、制御信号（ＣＳＢ_ＣＯＮ）をロウで出力する。また、上記バッファ部（２００）が上記書き込みイネーブル信号（ＷＥＢ）、上記内部クロック信号（ＩＮＣＬＫ，ＩＮＣＬＫＢ）、及び上記制御信号（ＣＳＢ_ＣＯＮ）に応答し、内部書き込み制御信号（ＷＥＢＣ）をロウで出力する。また、上記バッファ部（２００）はアドレス有効信号（ＡＤＶＢ）がロウレベルになる時、外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）を受信し、上記外部アドレス信号（ＥＸＡＤＤ１〜ＥＸＡＤＤＫ）に基づいて、バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）とバーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を発生する。上記バッファ部（２００）は上記アドレス有効信号（ＡＤＶＢ）がロジックハイ状態で再びロジックロウで遷移されたりまたは上記チップ選択信号（ＣＳＢ）がロジックハイ状態になるまで上記バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）と上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を連続的に発生する。上記アドレス有効信号（ＡＤＶＢ）が再びロジックロウで遷移される時、上記上記バッファ部（２００）は新たな外部アドレス信号を受信し、これに対応するバーストロウアドレス信号と上記バーストカラムアドレス信号を発生する。

一方、バースト動作制御部（４００）において、第１のバースト制御回路（６００）の制御回路（６０２）が初期に上記制御信号（ＣＳＢ_ＣＯＮ）に応答し、設定された時間の間最終カラム検出信号（ＤＹＩ_ｌａｓｔ）をロウで出力する。上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）がロウ状態の時、上記第１のバースト制御回路（６００）のストローブ制御信号発生器（６０３）がストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をロジックハイでイネーブルさせる。この時、上記ストローブ制御信号発生器（６０３）はレイテンシー制御信号（ＢＣＭ２〜ＢＣＭ６）とラッチ信号（ｌａｔｃｈ２〜ｌａｔｃｈ８，ｌａｔｃｈ１ｂ〜ｌａｔｃｈ７ｂ）に応答し、上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）がロウになる時点から設定された遅延時間以後、上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をイネーブルさせる。上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）がハイ状態である間、上記バースト動作制御部（４００）の第２のバースト制御回路（７００）は上記制御信号（ＣＴＤＢ）に応答し、バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）をハイパルス信号で周期的に反復して発生する。初期に、上記メインコントローラ（１０２）は上記チップ選択信号（ＣＳＢ）と上記アドレス有効信号（ＡＤＶＢ）がロウでディセイブルされる時、設定された時間経過後、上記プリチャージ制御信号（ＰＣＧ）をハイパルスで発生する。上記ワードライン制御部（５００）の第２のワードライン制御回路（９００）は上記プリチャージ制御信号（ＰＣＧ）と上記パワーアップ検出信号（ＰＷＲＵＰ）に応答し、上記ワードライン制御信号（ＲＯＷＡＣＴ）をロジックハイのパルス信号で出力する。その結果、上記ワードライン制御信号（ＲＯＷＡＣＴ）に応答し、上記読み出し／書き込み制御部（１０５）が上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）をイネーブルさせる。また、上記ロウデコーダ（１０７）が上記バーストロウアドレス信号（ＣＡＸ１〜ＣＡＸｎ）をデコーディングする。ワードラインドライバ（１０８）は上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）に応答し、ロウデコーダ（１０７）によりデコーディングされた結果に対応するワードライン（例えば、ＷＬ１）をイネーブルさせる。

上記カラムデコーダ（１０９）は上記バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）がハイパルス信号で発生するごとに、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）を受信する。上記カラムデコーダ（１０９）は受信された上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）に応答し、対応するビットラインをイネーブルさせる。

この後、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）が最後のカラムアドレスを示す時（例えば、上記バーストカラムアドレス信号（ＣＡＹ１〜ＣＡＹｎ）が全てロジック‘１’である時）、上記カラムアドレス検出器（３００）が上記第１の検出信号（ＲＳＴ_ＷＴ）をハイパルス信号で発生し、設定された時間以後、上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）をハイパルス信号で発生する。

上記第１の検出信号（ＲＳＴ_ＷＴ）に応答して上記制御回路（６０２）が上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）をロジックハイに出力する。上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）に応答し、上記ストローブ制御信号発生器（６０３）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）をディセイブルさせる。その結果、上記第２のバースト制御回路（７００）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）に応答し、上記バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）を連続的にロウで出力する。また、上記第１の検出信号（ＲＳＴ_ＷＴ）に応答し、上記第１のワードライン制御回路（８００）が上記第１の内部制御信号（ＮＯＲＭ）を設定された時間の間ハイで出力する。その結果、上記第１の内部制御信号（ＮＯＲＭ）に応答し、上記メインコントローラ（１０２）が上記プリチャージ制御信号（ＰＣＧ）をハイパルス信号で出力する。上記プリチャージ制御信号（ＰＣＧ）に応答して上記読み出し／書き込み制御部（１０５）が上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）をディセイブルさせる。上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）に応答し、上記ワードラインドライバ（１０８）は全てのワードラインをディセイブルさせる。この後、上記第２のワードライン制御回路（９００）が上記第１の内部制御信号（ＮＯＲＭ）と上記プリチャージ制御信号（ＰＣＧ）に応答し、上記ワードライン制御信号（ＲＯＷＡＣＴ）をハイパルス信号で出力する。上記ワードライン制御信号（ＲＯＷＡＣＴ）に応答して上記読み出し／書き込み制御部（１０５）が上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）を再びイネーブルさせる。上記ドライバ制御信号（ＤＲＶ_ＣＯＮ）に応答し、上記ワードラインドライバ（１０８）が上記ロウデコーダ（１０７）によりデコーディングされた結果に対応する次期ワードライン（例えば、ＷＬ２）をイネーブルさせる。この後、上記第２の検出信号（ＲＥＥＮ_ＰＡＧＥ）に応答し、上記制御回路（６０２）が上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）をロジックロウに出力する。上記最終カラム検出信号（ＤＹＩ_ｌａｓｔ）に応答し、上記ストローブ制御信号発生器（６０３）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）を再びイネーブルさせる。その結果、上記第２のバースト制御回路（７００）が上記ストローブ制御信号（ＷＴＲＤ_ＣＯＮ）に応答し、上記バースト動作制御信号（ＷＴＲＤ_ＳＴＢ）をハイパルス信号で周期的に反復して発生する。この後、上記擬似ＳＲＡＭ（１００）は上述した動作を反復的に実行する。

次に、上記擬似ＳＲＡＭ（１００）の読み出し動作は上記書き込みイネーブル信号（ＷＥＢ）がロジックハイになり、各信号が出力される時点が変更されることを除いて、上記擬似ＳＲＡＭ（１００）の書き込み動作と類似する。従って、説明の重複を避けるために、上記擬似ＳＲＡＭ（１００）の読み出し動作に対する詳細な説明は省略する。

上記で説明した本発明の技術的思想は、望ましい実施例において具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを注意しなければならない。また、本発明は本発明の技術分野の通常の専門家であれば本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。

本発明の一実施例による擬似ＳＲＡＭのブロック図である。 図１に示されたバーストモードコントローラの詳細なブロック図である。 図２に示されたバッファ部を詳細に示す図である。 図３に示された遅延回路を詳細に示す図である。 図４に示された遅延回路の動作と関連した信号のタイミング図である。 図２に示されたカラムアドレス検出器を詳細に示す図である。 図６に示された第１の検出信号発生器を詳細に示す図である。 図６に示された第２の検出信号発生器を詳細に示す図である。 図７及び図８に示されたシフト回路を詳細に示す図である。 図２に示された第１のバースト制御回路を詳細に示す図である。 図１０に示されたラッチ信号発生器を詳細に示す図である。 図１１に示されたシフト回路を詳細に示す図である。 図１０に示されたストローブ制御信号発生器を詳細に示す図である。 図１３に示された第１のウェイト信号発生器を詳細に示す図である。 図１３に示された第２のウェイト信号発生器を詳細に示す図である。 図２に示された第２のバースト制御回路を詳細に示す図である。 図２に示された第１のワードライン制御回路を詳細に示す図である。 図２に示された第２のワードライン制御回路を詳細に示す図である。 本発明の一実施例による擬似ＳＲＡＭのバースト読み出しまたは書き込み動作と関連した信号のタイミング図である。

符号の説明

１０１：パワーアップ（ｐｏｗｅｒ−ｕｐ）検出器
１０２：メインコントローラ
１０３：モードレジスタ
１０４：バーストモードコントローラ
１０５：読み出し／書き込み制御部
１０６：メモリセルアレイ
１０７：ロウデコーダ
１０８：ワードラインドライバ
１０９：カラムデコーダ
１１０：センスアンプ回路
１１１：データ入出力回路
２００：バッファ部
３００：カラムアドレス検出器
４００：バースト動作制御部
５００：ワードライン制御部
６００：第１のバースト制御回路
７００：第２のバースト制御回路
８００：第１のワードライン制御回路
９００：第２のワードライン制御回路

Claims (62)

1. 複数のＤＲＡＭセルを含むメモリセルアレイと；
   外部クロック信号と外部制御信号に応答して外部アドレス信号を受信し、上記外部アドレス信号に基づいてバーストロウアドレス信号とバーストカラムアドレス信号を連続的に発生し、上記外部制御信号、プリチャージ制御信号、及びレイテンシー制御信号に応答してバースト動作制御信号とワードライン制御信号を発生するバーストモードコントローラと；
   上記ワードライン制御信号と上記プリチャージ制御信号に応答し、ドライバ制御信号を発生する読み出し及び書き込み制御部と；
   上記バーストロウアドレス信号をデコーディングするロウデコーダと；
   上記ドライバ制御信号に応答し、上記メモリセルアレイのワードラインのうち、上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブルさせたり、または上記メモリセルアレイの全体ワードラインを全てディセイブルさせるワードラインドライバと；及び
   上記バースト動作制御信号に応答して上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号に対応する上記メモリセルアレイのビットラインをイネーブルさせるカラムデコーダを含む擬似ＳＲＡＭ。
2. 上記外部制御信号はアドレス有効信号、チップ選択信号、書き込みイネーブル信号、及び出力イネーブル信号を含み、
   上記アドレス有効信号は上記外部アドレス信号が上記バーストモードコントローラに入力される時、ディセイブルされ、
   上記バーストモードコントローラは上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、上記外部アドレス信号を受信し、上記外部アドレス信号から次第に増加する上記バーストロウアドレス信号と上記バーストカラムアドレス信号を発生し、上記アドレス有効信号が再びディセイブルされたり、または上記チップ選択信号がイネーブルされるまで上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生する請求項１に記載の擬似ＳＲＡＭ。
3. 上記バーストモードコントローラは上記外部制御信号、上記プリチャージ制御信号、及び上記レイテンシー制御信号に応答し、第１の内部制御信号をさらに発生し、
   上記外部制御信号と上記第１の内部制御信号に応答し、上記プリチャージ制御信号を発生し、上記外部制御信号と上記外部アドレス信号に応答し、モードレジスタ設定信号を出力するメインコントローラをさらに含む請求項２に記載の擬似ＳＲＡＭ。
4. 上記モードレジスタ設定信号と上記外部アドレス信号により設定されるモードに対応する上記レイテンシー制御信号を発生するモードレジスタをさらに含む請求項３に記載の擬似ＳＲＡＭ。
5. 上記メインコントローラは上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、設定された時間以後、上記プリチャージ制御信号をハイパルス信号で発生し、上記第１の内部制御信号がロジックハイになる時、上記プリチャージ制御信号をハイパルス信号で発生する請求項３に記載の擬似ＳＲＡＭ。
6. 上記読み出し及び書き込み制御部は上記ワードライン制御信号がイネーブルされる時、上記ドライバ制御信号をイネーブルさせ、上記プリチャージ制御信号がイネーブルされる時、上記ドライバ制御信号をディセイブルさせ、
   上記ワードラインドライバは上記ドライバ制御信号がイネーブルされるごとに、上記メモリセルアレイのワードラインのうちの上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブルさせ、上記ドライバ制御信号がディセイブルされる時、上記メモリセルアレイの全体ワードラインを全てディセイブルさせる請求項５に記載の擬似ＳＲＡＭ。
7. 上記バーストモードコントローラは、
   上記外部クロック信号、上記外部制御信号、及び上記外部アドレス信号に応答し、第１及び第２の制御信号、アドレス遷移検出信号、内部クロック信号、内部書き込み制御信号、内部アドレス有効信号、上記バーストロウアドレス信号、及び上記バーストカラムアドレス信号を発生するバッファ部と；
   上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記レイテンシー制御信号、及び上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号が最後のカラムアドレスを示すかどうかを判断し、その判断結果に応じて第１の検出信号と第２の検出信号を発生するカラムアドレス検出器と；
   上記第１及び第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、上記バースト動作制御信号を発生するバースト動作制御部と；及び
   上記アドレス遷移検出信号、上記第１の検出信号、上記第２の制御信号、及び上記プリチャージ制御信号に応答して第１の内部制御信号と上記ワードライン制御信号を発生するワードライン制御部を含む請求項２に記載の擬似ＳＲＡＭ。
8. 上記バッファ部は、
   上記外部クロック信号を第１の設定時間の間遅延させ、その遅延された信号を発生し、上記遅延された信号を第２の設定時間の間遅延させ、上記内部クロック信号を出力する内部クロック発生回路と；
   上記外部クロック信号、上記遅延された信号、上記チップ選択信号、上記アドレス有効信号、及び上記書き込みイネーブル信号に応答し、上記第１及び第２の制御信号、上記内部アドレス有効信号、及び上記内部書き込み制御信号を出力する制御信号発生回路と；
   上記チップ選択信号、上記アドレス有効信号、上記内部クロック信号、及び上記外部アドレス信号に応答し、内部ロウアドレス信号、内部カラムアドレス信号、及び上記アドレス遷移検出信号を出力するアドレスバッファと；及び
   上記内部クロック信号、上記内部ロウアドレス信号、及び上記内部カラムアドレス信号に応答し、上記バーストロウアドレス信号と上記バーストカラムアドレス信号を出力するアドレスカウンタを含む請求項７に記載の擬似ＳＲＡＭ。
9. 上記カラムアドレス検出器は、
   上記内部クロック信号と上記内部書き込み制御信号に応答し、読み出しクロック信号及び書き込みクロック信号のいずれか一つと、制御クロック信号を発生する制御クロック発生回路と；
   上記内部アドレス有効信号と上記バーストカラムアドレス信号に応答し、有効遷移検出信号と内部検出信号を出力する最終カラム検出回路と；
   上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記内部検出信号、及び上記有効遷移検出信号に応答し、上記第１の検出信号と出力信号を出力する第１の検出信号発生器と；及び
   上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記有効遷移検出信号、及び上記出力信号に応答し、上記第２の検出信号を出力する第２の検出信号発生器を含む請求項７に記載の擬似ＳＲＡＭ。
10. 上記最終カラム検出回路は上記内部アドレス有効信号がロジックロウであり、上記バーストカラムアドレス信号が全てロジックハイである時、上記内部検出信号をロジックハイに出力する請求項９に記載の擬似ＳＲＡＭ。
11. 上記第１の検出信号発生器は上記内部検出信号がロジックハイである時、上記レイテンシー制御信号に応答して第１の設定時間経過後、上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つに同期し、上記第１の検出信号をハイパルス信号で出力し、上記出力信号をロジックハイに出力する請求項１０に記載の擬似ＳＲＡＭ。
12. 上記バッファ部は上記書き込みイネーブル信号がディセイブルされる時、上記内部書き込み制御信号をディセイブルさせ、書き込みイネーブル信号がイネーブルされる時、上記内部書き込み制御信号をイネーブルさせ、
    上記制御クロック発生回路は上記内部書き込み制御信号がディセイブルされる時、上記書き込みクロック信号を発生し、上記内部書き込み制御信号がイネーブルされる時、上記読み出しクロック信号を発生する請求項９に記載の擬似ＳＲＡＭ。
13. 上記第１の検出信号発生器は、
    上記内部検出信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第１のシフト信号を発生する第１のシフト回路と；
    上記第１〜第Ｊ−１（Ｊは整数）のシフト信号をそれぞれ受信し、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第２〜第Ｊのシフト信号をそれぞれ出力する第２〜第Ｊのシフト回路と；
    上記第１〜第Ｊのシフト信号をそれぞれ受信し、上記レイテンシー制御信号に応答してイネーブルまたはディセイブルされ、イネーブルされる時に受信された上記第１〜第Ｊのシフト信号をそれぞれ出力ノードに出力する第１〜第Ｊのパス回路と；
    上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つと、上記有効遷移検出信号、及び上記制御クロック信号に応答し、上記出力信号を出力する第Ｊ＋１のシフト回路と；
    上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つ、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｊ＋１のシフト信号を出力する第Ｊ＋２のシフト回路と；
    上記第Ｊ＋１のシフト信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｊ＋２のシフト信号を出力する第Ｊ＋３のシフト回路と；
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つに応答し、上記第Ｊ＋２のシフト信号、または上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つを上記第１の検出信号として出力する検出信号出力部を含み、
    上記第１〜第Ｊのパス回路のいずれか一つがイネーブルされる時、残りは全てディセイブルされる請求項９に記載の擬似ＳＲＡＭ。
14. 上記検出信号出力部は上記読み出しクロック信号に応答し、上記第Ｊ＋２のシフト信号を上記第１の検出信号として出力し、上記書き込みクロック信号に応答し、上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つを上記第１の検出信号として出力する請求項１３に記載の擬似ＳＲＡＭ。
15. 上記第２の検出信号発生器は、上記出力信号がロジックハイ状態の時、上記レイテンシー制御信号に応答して第２の設定時間経過後、上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つに同期し、上記第２の検出信号をハイパルス信号で出力する請求項１１に記載の擬似ＳＲＡＭ。
16. 上記第２の検出信号発生器は、
    上記出力信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第１のシフト信号を発生する第１のシフト回路と；
    上記第１〜第Ｌ−１（Ｌは整数）のシフト信号をそれぞれ受信し、上記有効遷移検出信号及び上記制御クロック信号に応答し、第２〜第Ｌのシフト信号をそれぞれ出力する第２〜第Ｌのシフト回路と；
    上記第２〜第Ｌのシフト信号をそれぞれ受信し、上記レイテンシー制御信号に応答してイネーブルまたはディセイブルされ、イネーブルされる時受信された上記第２〜第Ｌのシフト信号をそれぞれ出力ノードに出力する第１〜第Ｌ−１のパス回路と；
    上記出力ノードから受信される上記第２〜第Ｌのシフト信号のうちの一つ、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｌ＋１のシフト信号を出力する第Ｌ＋１のシフト回路と；
    上記第Ｌ＋１のシフト信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｌ＋２のシフト信号を出力する第Ｌ＋２のシフト回路と；
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つに応答し、上記出力ノードから受信される上記第２〜第Ｌのシフト信号のうちの一つ、または上記第Ｌ＋２のシフト信号を上記第２の検出信号として出力する検出信号出力部を含み、
    上記第１〜第Ｌ−１のパス回路のいずれか一つがイネーブルされる時、残りは全てディセイブルされる請求項９に記載の擬似ＳＲＡＭ。
17. 上記検出信号出力部は上記読み出しクロック信号に応答し、上記出力ノードから受信される上記第２〜第Ｌのシフト信号のうちの一つを上記第２の検出信号として出力し、上記書き込みクロック信号に応答し、上記第Ｌ＋２のシフト信号を上記第２の検出信号として出力する請求項１６に記載の擬似ＳＲＡＭ。
18. 上記バースト動作制御部は、
    上記第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、ストローブ制御信号を発生する第１のバースト制御回路と；及び
    上記第１及び第２の制御信号と、上記ストローブ制御信号に応答し、上記バースト動作制御信号を発生する第２のバースト制御回路を含む請求項７に記載の擬似ＳＲＡＭ。
19. 上記第１のバースト制御回路は、上記第２の検出信号がハイ状態の時に上記ストローブ制御信号をイネーブルさせたり、または上記内部アドレス有効信号がハイ状態の時、設定された時間が経過した後、上記ストローブ制御信号をイネーブルさせ、上記第１の検出信号がハイ状態の時、上記ストローブ制御信号をディセイブルさせ、
    上記第２のバースト制御回路は、上記ストローブ制御信号がイネーブルされる時、上記第１及び第２の制御信号に応答し、周期的に繰り返されるハイパルス信号を上記バースト動作制御信号として発生し、
    上記第２のバースト制御回路が上記バースト動作制御信号をハイパルス信号で発生するごとに、上記カラムデコーダが上記バースト動作制御信号に応答し、上記バーストカラムアドレス信号を受信する請求項１８に記載の擬似ＳＲＡＭ。
20. 上記第１のバースト制御回路は、
    上記内部クロック信号と上記内部アドレス有効信号に応答し、ラッチ信号を発生するラッチ信号発生器と；
    上記内部アドレス有効信号、上記第１及び第２の検出信号、及び上記第２の制御信号に応答し、最終カラム検出信号を出力する制御回路と；及び
    上記内部書き込み制御信号、上記ラッチ信号、上記レイテンシー制御信号、及び上記最終カラム検出信号に応答し、上記ストローブ制御信号を出力するストローブ制御信号発生器を含む請求項１８に記載の擬似ＳＲＡＭ。
21. 上記ラッチ信号発生器は、
    上記内部アドレス有効信号の反転した信号と上記内部クロック信号の反転した信号に応答し、第１のシフティング信号と第１のラッチ信号を出力する第１のシフト回路と；
    上記第１〜第Ｍ−１（Ｍは整数）のシフト信号をそれぞれ受信し、上記内部クロック信号の反転した信号に応答し、第２〜第Ｍのシフト信号と第２〜第Ｍのラッチ信号をそれぞれ出力する第２〜第Ｍのシフト回路と；及び
    上記第Ｍのシフト信号と上記内部クロック信号の反転した信号に応答し、第Ｍ＋１のラッチ信号を出力する第Ｍ＋１のシフト回路を含む請求項２０に記載の擬似ＳＲＡＭ。
22. 上記ストローブ制御信号発生器は、
    上記第１〜第Ｍ−１のラッチ信号に応答し、第１〜第Ｍ−２のウェイト信号をそれぞれ発生する第１〜第Ｍ−２のウェイト信号発生器と；
    上記第１〜第Ｍ−２のウェイト信号をそれぞれ受信し、上記レイテンシー制御信号に応答してイネーブルまたはディセイブルされ、イネーブルされる時受信された上記第１〜第Ｍ−２のウェイト信号をそれぞれ出力ノードに出力する第１〜第Ｍ−２のパス回路と；
    上記第１〜第Ｍのラッチ信号に応答し、第Ｍ−１のウェイト信号を発生する第Ｍ−１のウェイト信号発生器と；
    上記第１〜第Ｍ＋１のラッチ信号に応答し、第Ｍのウェイト信号を発生する第Ｍのウェイト信号発生器と；
    上記第３〜第Ｍのウェイト信号をそれぞれ受信し、上記レイテンシー制御信号に応答してイネーブルまたはディセイブルされ、イネーブルされる時に受信された上記第３〜第Ｍのウェイト信号をそれぞれ出力する第１〜第Ｍ−２の転送ゲートと；及び
    上記出力ノードから受信される上記第１〜第Ｍ−２のウェイト信号のうちの一つ、上記第３〜第Ｍのウェイト信号のうちの一つ、上記内部書き込み制御信号、及び上記最終カラム検出信号に応答し、上記ストローブ制御信号を出力する出力ロジック回路を含む請求項２１に記載の擬似ＳＲＡＭ。
23. 上記ワードライン制御部は、
    上記アドレス遷移検出信号、上記第１の検出信号、及び第２の内部制御信号に応答し、上記第１の内部制御信号を発生する第１のワードライン制御回路と；及び
    上記第２の制御信号と上記プリチャージ制御信号に応答して上記ワードライン制御信号を発生する第２のワードライン制御回路を含む請求項７に記載の擬似ＳＲＡＭ。
24. 上記第１のワードライン制御回路は、上記第１の検出信号がハイ状態の時、上記第１の内部制御信号を設定された時間の間ロジックハイに出力し、
    上記第２のワードライン制御回路は、上記第１の内部制御信号と上記プリチャージ制御信号が全てハイ状態の時、上記ワードライン制御信号をハイパルス信号で出力する請求項２３に記載の擬似ＳＲＡＭ。
25. 擬似ＳＲＡＭにおいて、
    複数のＤＲＡＭセルを含むメモリセルアレイと；及び
    外部クロック信号、外部制御信号、外部アドレス信号、プリチャージ制御信号、及びレイテンシー制御信号に応答し、バーストアドレス信号と内部制御信号を発生し、上記複数のメモリセルの中の一部からデータがバーストで読み出しされたりまたはバーストで書き込まれるように制御するバーストモードコントローラを含む擬似ＳＲＡＭ。
26. 上記バーストアドレス信号と上記内部制御信号に応答し、上記複数のＤＲＡＭセルの中の一部から上記データをバーストで読み出したりまたはバーストで書き込む周辺回路をさらに含む請求項２５に記載の擬似ＳＲＡＭ。
27. 上記バーストアドレス信号はバーストロウアドレス信号とバーストカラムアドレス信号を含み、
    上記バーストモードコントローラは、上記外部アドレス信号に基づいて上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生し、上記外部制御信号、プリチャージ制御信号、及びレイテンシー制御信号に応答してバースト動作制御信号とワードライン制御信号を発生する請求項２６に記載の擬似ＳＲＡＭ。
28. 上記周辺回路は、
    上記ワードライン制御信号と上記プリチャージ制御信号に応答し、ドライバ制御信号を発生する読み出し及び書き込み制御部と；
    上記バーストロウアドレス信号をデコーディングするロウデコーダと；
    上記ドライバ制御信号に応答し、上記メモリセルアレイのワードラインのうち、上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブル時させたり、または上記メモリセルアレイの全体ワードラインを全てディセイブルさせるワードラインドライバと；及び
    上記バースト動作制御信号に応答して上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号に対応する上記メモリセルアレイのビットラインをイネーブルさせるカラムデコーダを含む請求項２７に記載の擬似ＳＲＡＭ。
29. 上記外部制御信号はアドレス有効信号、チップ選択信号、書き込みイネーブル信号、及び出力イネーブル信号を含み、
    上記アドレス有効信号は上記外部アドレス信号が上記バーストモードコントローラに入力される時、ディセイブルされ、
    上記バーストモードコントローラは上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、上記外部アドレス信号を受信し、上記外部アドレス信号から次第に増加する上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生する請求項２７に記載の擬似ＳＲＡＭ。
30. 上記バーストモードコントローラは上記外部制御信号、上記プリチャージ制御信号、及び上記レイテンシー制御信号に応答し、第１の内部制御信号をさらに発生し、
    上記外部制御信号と上記第１の内部制御信号に応答し、上記プリチャージ制御信号を発生し、上記外部制御信号と上記外部アドレス信号に応答し、モードレジスタ設定信号を出力するメインコントローラをさらに含む請求項２９に記載の擬似ＳＲＡＭ。
31. 上記モードレジスタ設定信号と上記外部アドレス信号により設定されるモードに対応する上記レイテンシー制御信号を発生するモードレジスタをさらに含む請求項３０に記載の擬似ＳＲＡＭ。
32. 上記メインコントローラは、上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、設定された時間以後、上記プリチャージ制御信号をハイパルス信号で発生し、上記第１の内部制御信号がロジックハイになる時、上記プリチャージ制御信号をハイパルス信号で発生する請求項３０に記載の擬似ＳＲＡＭ。
33. 上記読み出し及び書き込み制御部は上記ワードライン制御信号がイネーブルされる時、上記ドライバ制御信号をイネーブルさせ、上記プリチャージ制御信号がイネーブルされる時、上記ドライバ制御信号をディセイブルさせ、
    上記ワードラインドライバは上記ドライバ制御信号がイネーブルされるごとに、上記メモリセルアレイのワードラインのうち、上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブルさせ、上記ドライバ制御信号がディセイブルされる時、上記メモリセルアレイの全体ワードラインを全てディセイブルさせる請求項３２に記載の擬似ＳＲＡＭ。
34. 上記バーストモードコントローラは、
    上記外部クロック信号、上記外部制御信号、及び上記外部アドレス信号に応答し、第１及び第２の制御信号、アドレス遷移検出信号、内部クロック信号、内部書き込み制御信号、内部アドレス有効信号、上記バーストロウアドレス信号、及び上記バーストカラムアドレス信号を発生するバッファ部と；
    上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記レイテンシー制御信号、及び上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号が最後のカラムアドレスを示すかどうかを判断し、その判断結果に応じて第１の検出信号と第２の検出信号を発生するカラムアドレス検出器と；
    上記第１及び第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、上記バースト動作制御信号を発生するバースト動作制御部と；及び
    上記アドレス遷移検出信号、上記第１の検出信号、上記第２の制御信号、及び上記プリチャージ制御信号に応答して第１の内部制御信号と上記ワードライン制御信号を発生するワードライン制御部を含む請求項２９に記載の擬似ＳＲＡＭ。
35. 上記バッファ部は、
    上記外部クロック信号を第１の設定時間の間遅延させ、その遅延された信号を発生し、上記遅延された信号を第２の設定時間の間遅延させ、上記内部クロック信号を出力する内部クロック発生回路と；
    上記外部クロック信号、上記遅延された信号、上記チップ選択信号、上記アドレス有効信号、及び上記書き込みイネーブル信号に応答し、上記第１及び第２の制御信号、上記内部アドレス有効信号、及び上記内部書き込み制御信号を出力する制御信号発生回路と；
    上記チップ選択信号、上記アドレス有効信号、上記内部クロック信号、及び上記外部アドレス信号に応答し、内部ロウアドレス信号、内部カラムアドレス信号、及び上記アドレス遷移検出信号を出力するアドレスバッファと；及び
    上記内部クロック信号、上記内部ロウアドレス信号、及び上記内部カラムアドレス信号に応答し、上記バーストロウアドレス信号と上記バーストカラムアドレス信号を出力するアドレスカウンタを含む請求項３４に記載の擬似ＳＲＡＭ。
36. 上記カラムアドレス検出器は、
    上記内部クロック信号と上記内部書き込み制御信号に応答し、読み出しクロック信号及び書き込みクロック信号のいずれか一つと、制御クロック信号を発生する制御クロック発生回路と；
    上記内部アドレス有効信号と上記バーストカラムアドレス信号に応答し、有効遷移検出信号と内部検出信号を出力する最終カラム検出回路と；
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記内部検出信号、及び上記有効遷移検出信号に応答し、上記第１の検出信号と出力信号を出力する第１の検出信号発生器と；及び
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記有効遷移検出信号、及び上記出力信号に応答し、上記第２の検出信号を出力する第２の検出信号発生器を含む請求項３４に記載の擬似ＳＲＡＭ。
37. 複数のＤＲＡＭセルを含むメモリセルアレイと；
    バーストロウアドレス信号、バーストカラムアドレス信号、バースト動作制御信号、及びワードライン制御信号を発生し、上記複数のメモリセルの一部からデータがバーストで読み出しされたりまたは書き込まれるように制御するバーストモードコントローラと；
    上記ワードライン制御信号と上記プリチャージ制御信号に応答し、ドライバ制御信号を発生する読み出し及び書き込み制御部と；
    上記バーストロウアドレス信号をデコーディングするロウデコーダと；
    上記ドライバ制御信号に応答し、上記メモリセルアレイのワードラインのうち、上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブル時させたり、または上記メモリセルアレイの全体ワードラインを全てディセイブルさせるワードラインドライバと；及び
    上記バースト動作制御信号に応答して上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号に対応する上記メモリセルアレイのビットラインをイネーブルさせるカラムデコーダを含み、
    上記バーストモードコントローラは、
    外部クロック信号、外部制御信号、及び外部アドレス信号に応答し、第１及び第２の制御信号、アドレス遷移検出信号、内部クロック信号、内部書き込み制御信号、内部アドレス有効信号、上記バーストロウアドレス信号、及び上記バーストカラムアドレス信号を発生するバッファ部と；
    上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、レイテンシー制御信号、及び上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号が最後のカラムアドレスを示すかどうかを判断し、その判断結果に応じて第１の検出信号と第２の検出信号を発生するカラムアドレス検出器と；
    上記第１及び第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、上記バースト動作制御信号を発生するバースト動作制御部と；及び
    上記アドレス遷移検出信号、上記第１の検出信号、上記第２の制御信号、及び上記プリチャージ制御信号に応答して第１の内部制御信号と上記ワードライン制御信号を発生するワードライン制御部を含む擬似ＳＲＡＭ。
38. 上記外部制御信号はアドレス有効信号、チップ選択信号、書き込みイネーブル信号、及び出力イネーブル信号を含み、
    上記アドレス有効信号は上記外部アドレス信号が上記バーストモードコントローラに入力される時、ディセイブルされ、
    上記バーストモードコントローラは上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、上記外部アドレス信号を受信し、上記外部アドレス信号から次第に増加する上記バーストロウアドレス信号と上記バーストカラムアドレス信号を発生し、上記アドレス有効信号が再びディセイブルされたり、または上記チップ選択信号がイネーブルされるまで上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生する請求項３７に記載の擬似ＳＲＡＭ。
39. 上記外部制御信号と上記第１の内部制御信号に応答し、上記プリチャージ制御信号を発生し、上記外部制御信号と上記外部アドレス信号に応答し、モードレジスタ設定信号を出力するメインコントローラをさらに含む請求項３８に記載の擬似ＳＲＡＭ。
40. 上記モードレジスタ設定信号と上記外部アドレス信号により設定されるモードに対応する上記レイテンシー制御信号を発生するモードレジスタをさらに含む請求項３９に記載の擬似ＳＲＡＭ。
41. 上記メインコントローラは上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、設定された時間以後、上記プリチャージ制御信号をハイパルス信号で発生し、上記第１の内部制御信号がロジックハイになる時、上記プリチャージ制御信号をハイパルス信号で発生する請求項３９に記載の擬似ＳＲＡＭ。
42. 上記読み出し及び書き込み制御部は上記ワードライン制御信号がイネーブルされる時、上記ドライバ制御信号をイネーブルさせ、上記プリチャージ制御信号がイネーブルされる時、上記ドライバ制御信号をディセイブルさせ、
    上記ワードラインドライバは上記ドライバ制御信号がイネーブルされるごとに、上記メモリセルアレイのワードラインのうち、上記ロウデコーダによりデコーディングされた結果に対応する一つをイネーブルさせ、上記ドライバ制御信号がディセイブルされる時、上記メモリセルアレイの全体ワードラインを全てディセイブルさせる請求項４１に記載の擬似ＳＲＡＭ。
43. 上記バッファ部は、
    上記外部クロック信号を第１の設定時間の間遅延させ、その遅延された信号を発生し、上記遅延された信号を第２の設定時間の間遅延させ、上記内部クロック信号を出力する内部クロック発生回路と；
    上記外部クロック信号、上記遅延された信号、上記チップ選択信号、上記アドレス有効信号、及び上記書き込みイネーブル信号に応答し、上記第１及び第２の制御信号、上記内部アドレス有効信号、及び上記内部書き込み制御信号を出力する制御信号発生回路と；
    上記チップ選択信号、上記アドレス有効信号、上記内部クロック信号、及び上記外部アドレス信号に応答し、内部ロウアドレス信号、内部カラムアドレス信号、及び上記アドレス遷移検出信号を出力するアドレスバッファと；及び
    上記内部クロック信号、上記内部ロウアドレス信号、及び上記内部カラムアドレス信号に応答し、上記バーストロウアドレス信号と上記バーストカラムアドレス信号を出力するアドレスカウンタを含む請求項３８に記載の擬似ＳＲＡＭ。
44. 上記カラムアドレス検出器は、
    上記内部クロック信号と上記内部書き込み制御信号に応答し、読み出しクロック信号及び書き込みクロック信号のいずれか一つと、制御クロック信号を発生する制御クロック発生回路と；
    上記内部アドレス有効信号と上記バーストカラムアドレス信号に応答し、有効遷移検出信号と内部検出信号を出力する最終カラム検出回路と；
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記内部検出信号、及び上記有効遷移検出信号に応答し、上記第１の検出信号と出力信号を出力する第１の検出信号発生器と；及び
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記有効遷移検出信号、及び上記出力信号に応答し、上記第２の検出信号を出力する第２の検出信号発生器を含む請求項３７に記載の擬似ＳＲＡＭ。
45. 外部クロック信号と外部制御信号に応答し、外部アドレス信号を受信し、上記外部アドレス信号から次第に増加する上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生する段階と；
    上記外部制御信号、プリチャージ制御信号、及びレイテンシー制御信号に応答し、バースト動作制御信号とワードライン制御信号を発生する段階と；
    上記ワードライン制御信号と上記プリチャージ制御信号に応答してドライバ制御信号を発生する段階と；
    上記バーストロウアドレス信号をデコーディングする段階と；
    上記ドライバ制御信号に応答し、上記メモリセルアレイのワードラインのうち、上記デコーディングされた結果に対応する一つをイネーブルさせる段階と；及び
    上記バースト動作制御信号に応答し、上記バーストカラムアドレス信号を受信し、上記バーストカラムアドレス信号に対応する上記メモリセルアレイのビットライン（ら）をイネーブルさせる段階を含む擬似ＳＲＡＭのバーストモード動作制御方法。
46. 上記外部制御信号はアドレス有効信号、チップ選択信号、書き込みイネーブル信号、及び出力イネーブル信号を含み、
    上記アドレス有効信号は上記外部アドレス信号が受信される時設定された時間の間ディセイブルされ、上記チップ選択信号は上記擬似ＳＲＡＭがイネーブル状態である間ディセイブルされる請求項４５に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
47. 上記チップ選択信号と上記アドレス有効信号がディセイブルされる時、設定された時間以後、上記プリチャージ制御信号をパルス信号形態で発生したり、または第１の内部制御信号がロジックハイになる時、上記プリチャージ制御信号を上記パルス信号形態で発生する段階と；
    上記外部制御信号と上記外部アドレス信号に応答し、モードレジスタ設定信号を出力する段階と；及び
    上記モードレジスタ設定信号と上記外部アドレス信号により設定されるモードに対応する上記レイテンシー制御信号を発生する段階をさらに含む請求項４６に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
48. 上記バースト動作制御信号と上記ワードライン制御信号を発生する段階において、上記ワードライン制御信号は上記アドレス有効信号が再びディセイブルされたり、または上記チップ選択信号がイネーブルされるまで、上記外部制御信号、上記プリチャージ制御信号、及び上記レイテンシー制御信号に応答し、周期的に発生するパルス信号であり、
    上記ドライバ制御信号を発生する段階は、
    上記ワードライン制御信号が周期的に発生するごとに上記ドライバ制御信号をイネーブルさせる段階と；及び
    上記プリチャージ制御信号が発生するごとに上記ドライバ制御信号をディセイブルさせる段階を含み、
    上記ワードライン制御信号が発生する時点と上記プリチャージ制御信号が発生する時点は互いに異なる請求項４７に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
49. 上記ドライバ制御信号がディセイブルされる時、上記メモリセルアレイの全体ワードラインを全てディセイブルさせる段階をさらに含み、
    上記メモリセルアレイのワードラインのうち、上記デコーディングされた結果に対応する一つをイネーブルさせる段階において、上記ドライバ制御信号がイネーブルされるごとに上記デコーディングされた結果に応じて上記ワードラインが一つずつイネーブルされる請求項４８に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
50. 上記バースト動作制御信号と上記ワードライン制御信号を発生する段階は、
    上記外部クロック信号、上記外部制御信号、及び上記外部アドレス信号に応答し、第１及び第２の制御信号、アドレス遷移検出信号、内部クロック信号、内部書き込み制御信号、及び内部アドレス有効信号を発生する段階と；
    上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記レイテンシー制御信号、及び上記バーストカラムアドレス信号に基づいて、上記バーストカラムアドレス信号が最後のカラムアドレスを示すかどうかを判断し、その判断結果に応じて第１の検出信号と第２の検出信号を発生する段階と；
    上記第１及び第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、上記バースト動作制御信号を発生する段階と；及び
    上記アドレス遷移検出信号、上記第１の検出信号、上記第２の制御信号、及び上記プリチャージ制御信号に応答し、上記第１の内部制御信号と上記ワードライン制御信号を発生する段階を含む請求項４７に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
51. 上記第１及び第２の制御信号、上記アドレス遷移検出信号、上記内部クロック信号、上記内部書き込み制御信号、及び上記内部アドレス有効信号を発生する段階は、
    上記外部クロック信号を第１の設定時間の間遅延させ、その遅延された信号を発生する段階と；
    上記遅延された信号を第２の設定時間の間遅延させ、上記内部クロック信号を出力する段階と；
    上記外部クロック信号、上記遅延された信号、上記チップ選択信号、上記アドレス有効信号、及び上記書き込みイネーブル信号に応答し、上記第１及び第２の制御信号、上記内部アドレス有効信号、及び上記内部書き込み制御信号を出力する段階と；及び
    上記チップ選択信号、上記アドレス有効信号、上記内部クロック信号、及び上記外部アドレス信号に応答し、内部ロウアドレス信号、内部カラムアドレス信号、及び上記アドレス遷移検出信号を出力する段階を含む請求項５０に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
52. 上記バーストロウアドレス信号と上記バーストカラムアドレス信号を連続的に発生する段階において、上記バーストロウアドレス信号は上記内部クロック信号と上記内部ロウアドレス信号に基づいて発生し、上記バーストカラムアドレス信号は上記内部クロック信号と上記内部カラムアドレス信号に基づいて発生する請求項５１に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
53. 上記第１及び第２の検出信号を発生する段階は、
    上記内部クロック信号と上記内部書き込み制御信号に応答し、読み出しクロック信号及び書き込みクロック信号のいずれか一つと、制御クロック信号を発生する段階と；
    上記内部アドレス有効信号と上記バーストカラムアドレス信号に応答し、有効遷移検出信号と内部検出信号を出力する段階と；
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記内部検出信号、及び上記有効遷移検出信号に応答し、上記第１の検出信号と出力信号を出力する段階と；及び
    上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つ、上記制御クロック信号、上記レイテンシー制御信号、上記有効遷移検出信号、及び上記出力信号に応答し、上記第２の検出信号を出力する段階を含む請求項５０に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
54. 上記有効遷移検出信号と上記内部検出信号を出力する段階において、上記内部アドレス有効信号がロジックロウであり、上記バーストカラムアドレス信号が全てロジックハイである時、上記内部検出信号がロジックハイになり、
    上記第１の検出信号と上記出力信号を出力する段階において、上記内部検出信号がロジックハイである時、上記レイテンシー制御信号に応答して第１の設定時間経過後、上記読み出しクロック信号と上記書き込みクロック信号のいずれか一つに同期し、上記第１の検出信号がハイパルス信号で出力され、上記出力信号がロジックハイに出力される請求項５３に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
55. 上記書き込みイネーブル信号がディセイブルされる時、上記内部書き込み制御信号がディセイブルされ、上記書き込みイネーブル信号がイネーブルされる時、上記内部書き込み制御信号がイネーブルされ、
    上記読み出しクロック信号及び書き込みクロック信号のいずれか一つと、制御クロック信号を発生する段階は、
    上記内部クロック信号を設定時間の間遅延させ、その遅延された信号を上記制御クロック信号として出力する段階と；
    上記内部書き込み制御信号がディセイブルされる時、上記制御クロック信号に同期し、上記書き込みクロック信号を発生する段階と；及び
    上記内部書き込み制御信号がイネーブルされる時、上記制御クロック信号に同期し、上記読み出しクロック信号を発生する段階を含む請求項５４に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
56. 上記第１の検出信号と出力信号を出力する段階は、
    上記内部検出信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第１のシフト信号を発生する段階と；
    上記第１〜第Ｊ−１（Ｊは整数）のシフト信号をそれぞれ受信し、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第２〜第Ｊのシフト信号をそれぞれ出力する段階と；
    上記レイテンシー制御信号に応答し、上記第１〜第Ｊのシフト信号のうちの一つを出力ノードに出力する段階と；
    上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つと、上記有効遷移検出信号、及び上記制御クロック信号に応答し、上記出力信号を出力する段階と；
    上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つ、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｊ＋１のシフト信号を出力する段階と；
    上記第Ｊ＋１のシフト信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｊ＋２のシフト信号を出力する段階と；及び
    上記読み出しクロック信号に応答して上記第Ｊ＋２のシフト信号を上記第１の検出信号として出力したり、または上記書き込みクロック信号に応答し、上記出力ノードから受信される上記第１〜第Ｊのシフト信号のうちの一つを上記第１の検出信号として出力する段階を含む請求項５３に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
57. 上記第２の検出信号を出力する段階は、
    上記出力信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第１のシフト信号を発生する段階と；
    上記第１〜第Ｌ−１（Ｌは整数）のシフト信号をそれぞれ受信し、上記有効遷移検出信号及び上記制御クロック信号に応答し、第２〜第Ｌのシフト信号をそれぞれ出力する段階と；
    上記レイテンシー制御信号に応答し、上記第２〜第Ｌのシフト信号のうちの一つを出力ノードに出力する段階と；
    上記出力ノードから受信される上記第２〜第Ｌのシフト信号のうちの一つ、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｌ＋１のシフト信号を出力する段階と；
    上記第Ｌ＋１のシフト信号、上記有効遷移検出信号、及び上記制御クロック信号に応答し、第Ｌ＋２のシフト信号を出力する段階と；
    上記読み出しクロック信号に応答し、上記出力ノードから受信される上記第２〜第Ｌのシフト信号のうちの一つを上記第２の検出信号として出力したり、または上記書き込みクロック信号に応答し、上記第Ｌ＋２のシフト信号を上記第２の検出信号として出力する段階を含む請求項５３に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
58. 上記バースト動作制御信号を発生する段階は、
    上記第２の制御信号、上記内部クロック信号、上記内部書き込み制御信号、上記内部アドレス有効信号、上記第１の検出信号、上記第２の検出信号、及び上記レイテンシー制御信号に応答し、ストローブ制御信号を発生する段階と；及び
    上記第１及び第２の制御信号と、上記ストローブ制御信号に応答し、上記バースト動作制御信号を発生する段階を含む請求項５０に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
59. 上記ストローブ制御信号を発生する段階において、上記第２の検出信号がハイ状態の時上記ストローブ制御信号がイネーブルされたり、または上記内部アドレス有効信号がハイ状態の時、設定された時間が経過した後、上記ストローブ制御信号がイネーブルされ、上記第１の検出信号がハイ状態の時、上記ストローブ制御信号がディセイブルされ、
    上記バースト動作制御信号を発生する段階において、上記ストローブ制御信号がイネーブルされる時、上記第１及び第２の制御信号に応答し、上記バースト動作制御信号が周期的に繰り返されるハイパルス信号として発生し、
    上記メモリセルアレイのビットライン（ら）をイネーブルさせる段階において、上記バースト動作制御信号がハイパルス信号で発生するごとに、上記バーストカラムアドレス信号に対応する上記メモリセルアレイのビットライン（ら）がイネーブルされる請求項５８に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
60. 上記ストローブ制御信号を発生する段階は、
    上記内部クロック信号と上記内部アドレス有効信号に応答し、ラッチ信号を発生する段階と；
    上記内部アドレス有効信号、上記第１及び第２の検出信号、及び上記第２の制御信号に応答し、最終カラム検出信号を出力する段階と；及び
    上記内部書き込み制御信号、上記ラッチ信号、上記レイテンシー制御信号、及び上記最終カラム検出信号に応答し、上記ストローブ制御信号を出力する段階を含む請求項５８に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
61. 上記ラッチ信号を発生する段階は、
    上記内部アドレス有効信号の反転した信号と上記内部クロック信号の反転した信号に応答し、第１のシフティング信号と第１のラッチ信号を出力する段階と；
    上記第１〜第Ｍ−１（Ｍは整数）のシフト信号をそれぞれ受信し、上記内部クロック信号の反転した信号に応答し、第２〜第Ｍのシフト信号と第２〜第Ｍのラッチ信号をそれぞれ出力する段階と；及び
    上記第Ｍのシフト信号と上記内部クロック信号の反転した信号に応答し、第Ｍ＋１のラッチ信号を出力する段階を含む請求項６０に記載の擬似ＳＲＡＭのバーストモード動作制御方法。
62. 上記ストローブ制御信号を出力する段階は、
    上記第１〜第Ｍ−１のラッチ信号に応答し、第１〜第Ｍ−２のウェイト信号をそれぞれ発生する段階と；
    上記レイテンシー制御信号に応答し、上記第１〜第Ｍ−２のウェイト信号のうちの一つを出力ノードに出力する段階と；
    上記第１〜第Ｍのラッチ信号に応答し、第Ｍ−１のウェイト信号を発生する段階と；
    上記第１〜第Ｍ＋１のラッチ信号に応答し、第Ｍのウェイト信号を発生する段階と；
    上記レイテンシー制御信号に応答し、上記第３〜第Ｍのウェイト信号のうちの一つを出力する段階と；及び
    上記出力ノードから受信される上記第１〜第Ｍ−２のウェイト信号のうちの一つ、上記第３〜第Ｍのウェイト信号のうちの一つ、上記内部書き込み制御信号、及び上記最終カラム検出信号に応答し、上記ストローブ制御信号を出力する段階を含む請求項６１に記載の擬似ＳＲＡＭのバーストモード動作制御方法。

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