CN100573704C - 伪静态随机存取存储器及操作控制方法 - Google Patents

伪静态随机存取存储器及操作控制方法 Download PDF

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Abstract

本发明涉及一种可操作于连续脉冲串模式中的伪SRAM(静态随机存取存储器)及控制其脉冲串模式操作的方法。依据根据本发明的可操作于连续脉冲串模式中的一种伪SRAM及控制其脉冲串模式操作的方法，基于接收一次的存取命令及外部地址信号而连续产生逐渐上升的脉冲串行地址信号及脉冲串列地址信号。因此，可在连续的脉冲串模式下执行数据的读取或写入操作。

Description

伪静态随机存取存储器及操作控制方法
技术领域
本发明涉及半导体存储器器件，尤其是涉及伪静态随机存取存储器(SRAM)及其操作控制方法。
背景技术
半导体存储器器件包括SRAM和动态随机存取存储器(DRAM)。与DRAM相比，SRAM的优势在于：由于其具有锁存结构的存储单元并且具有快操作速度和低功率消耗，所以其无需用于数据保持能力的刷新操作。然而，SRAM的缺点在于：由于锁存结构的存储单元所占据的面积，所以其在尺寸上比DRAM更大且更昂贵。
同时，DRAM包括多个存储单元，每一个具有一个晶体管和一个电容器。因为在上文所构造的存储单元中会产生漏电流，所以随着时间的流逝，储存于DRAM存储单元中的数据归因于漏电流而丢失。因此，DRAM缺点在于：为了保留数据，其需周期性地执行刷新操作。此外，DRAM的操作速度比SRAM的操作速度低且功率消耗比SRAM高。然而，与SRAM相比而言，因为DRAM包括其占据面积小于SRAM的占据面积的存储单元，所以其在集成度及价格方面具有优势。
近年来，随着半导体存储器件的集成度变得愈来愈高且存在对更高速度的需求，所以藉由实施使用DRAM单元的SRAM而开发出诸如伪SRAM的仅具有SRAM及DRAM的优点的高效能半导体存储器件。伪SRAM为一种半导体存储器件，其包括具有DRAM单元结构及SRAM的周边电路的存储单元。在伪SRAM中，即使当DRAM单元执行刷新操作时，额外的SRAM高速缓存亦可连续执行数据的读取及写入操作。因此，藉由在外部隐藏DRAM单元的刷新操作，伪SRAM可以与SRAM的方式类似的方式操作。
然而，先前技术的伪SRAM并不支持在脉冲串(burst)中读取或写入数据的脉冲串模式以响应于存取命令。因此，先前技术的伪SRAM对连接至字线的唯一存储单元上的数据执行读取或写入操作以响应于存取命令。结果产生问题，因为无论何时改变为执行读取或写入操作而应被使能的字线，先前技术的伪SRAM需接收对应的新外部地址信号。
发明内容
本发明的优点在于其提供可以这样的方式在连续脉冲串模式下执行数据的读取及写入操作的伪SRAM，使得基于已被接收的外部地址信号而连续产生逐渐上升的脉冲串行及列地址信号，而直至接收到新外部地址信号。
本发明的另一优点在于其提供一种控制伪SRAM的脉冲串模式操作的方法，其中可以这样的方式在连续脉冲串模式下执行数据的读取及写入操作，使得基于已被接收的外部地址信号而连续产生逐渐上升的脉冲串行及列地址信号，直至接收到新外部地址信号。
在一实施例中，根据本发明的一个方面的伪SRAM可包括存储单元阵列、脉冲串模式控制器、读取及写入控制器、行译码器、字线驱动器及列译码器。存储单元阵列可包括多个DRAM单元。脉冲串模式控制器接收外部地址信号以响应于外部时钟信号及外部控制信号，基于所述外部地址信号而连续产生脉冲串行地址信号及脉冲串列地址信号且产生脉冲串操作控制信号及字线控制信号以响应于所述外部控制信号、预充电控制信号及等待时间(latency)控制信号。读取及写入控制器产生驱动器控制信号以响应于字线控制信号及预充电控制信号。行译码器译码脉冲串行地址信号。字线驱动器使能存储单元阵列的多个字线之一，其对应于由行译码器译码的结果，或去能(disable)存储单元阵列的多个字线的部分或全部以响应于驱动器控制信号。列译码器接收脉冲串列地址信号以响应于脉冲串操作控制信号且使能存储单元阵列的位线，其对应于脉冲串列地址信号。
本发明提供一种伪静态随机存取存储器，包括：存储单元阵列，其包括多个动态随机存取存储单元；脉冲串模式控制器，其产生脉冲串地址信号及内部控制信号以响应外部时钟信号、外部控制信号、外部地址信号、预充电控制信号及等待时间控制信号，使得在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中；以及外围电路，所述外围电路在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中以响应所述脉冲串地址信号及所述内部控制信号，其中所述脉冲串地址信号包括脉冲串行地址信号及脉冲串列地址信号，且所述脉冲串模式控制器基于所述外部地址信号而连续产生所述脉冲串行地址信号及所述脉冲串列地址信号，且产生所述脉冲串操作控制信号及字线控制信号以响应所述外部控制信号、所述预充电控制信号及所述等待时间控制信号。
本发明提供一种伪静态随机存取存储器，包括：存储单元阵列，其包括多个动态随机存取存储单元；脉冲串模式控制器，其产生脉冲串行地址信号、脉冲串列地址信号，脉冲串操作控制信号及字线控制信号，使得在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中；读取及写入控制器，其产生驱动器控制信号以响应所述字线控制信号及所述预充电控制信号；行译码器，其译码所述脉冲串行地址信号；字线驱动器，其使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一或去能所述存储单元阵列的所述多个字线，以响应所述驱动器控制信号；及列译码器，其接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号且使能对应于所述脉冲串列地址信号的所述存储单元阵列的位线，其中所述脉冲串模式控制器包括：缓冲器单元，其产生第一控制信号及第二控制信号、地址移位检测信号、内部时钟信号、内部写入控制信号、内部地址有效信号、所述脉冲串行地址信号及所述脉冲串列地址信号，以响应外部时钟信号、外部控制信号及外部地址信号；列地址检测器，其接收所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、等待时间控制信号及所述脉冲串列地址信号，判定所述脉冲串列地址信号是否代表一最后一列地址，且根据所述判定产生第一检测信号及第二检测信号；脉冲串操作控制器，其产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及字线控制器，其产生第一内部控制信号及所述字线控制信号以响应所述地址移位检测信号、所述第一检测信号、所述第二控制信号及所述预充电控制信号。
根据本发明的另一方面的一种控制伪SRAM的脉冲串模式的方法可包括以下步骤：1)接收外部地址信号以响应于外部时钟信号及外部控制信号，2)自外部地址信号而连续产生逐渐上升的脉冲串行地址信号及脉冲串列地址信号，3)产生脉冲串操作控制信号及字线控制信号以响应于外部控制信号，预充电控制信号和等待时间控制信号，4)产生驱动器控制信号以响应于字线控制信号及预充电控制信号，5)译码脉冲串行地址信号，6)使能存储单元阵列的字线之一，其对应于解码结果，以响应于驱动器控制信号，7)接收脉冲串行地址信号以响应于脉冲串操作控制信号，8)去能存储单元阵列的位线，其对应于脉冲串列地址信号。
附图说明
图1为根据本发明的实施例的伪SRAM的方块图；
图2为图1中所示的脉冲串模式控制器的详细方块图；
图3为图2中所示的缓冲器单元的详细电路图；
图4为图3中所示的延迟电路的详细电路图；
图5为示出与图4中所示的延迟电路的操作相关的信号的时序图；
图6为图2中所示的列地址检测器的详细电路图；
图7为图6中所示的第一检测信号发生器的详细电路图；
图8为图6中所示的第二检测信号发生器的详细电路图；
图9为图7及图8中所示的移位电路(shift circuit)的详细电路图；
图10为图2中所示的第一脉冲串控制电路的详细电路图；
图11为图10中所示的锁存信号发生器的详细电路图；
图12为图11中所示的移位电路的详细电路图；
图13为图10中所示的选通控制信号发生器的详细电路图；
图14为图13中所示的第一等待信号发生器的详细电路图；
图15为图13中所示的第二等待信号发生器的详细电路图；
图16为图2中所示的第二脉冲串控制电路的详细电路图；
图17为图2中所示的第一字线控制电路的详细电路图；
图18为图2中所示的第二字线控制电路的详细电路图；及
图19为示出与根据本发明实施例的伪SRAM的脉冲串读取或写入操作相关的信号的时序图。
具体实施方式
现将参考附图结合优选实施例来描述本发明。
图1为根据本发明的实施例的伪SRAM的方块图。图1示意性地示出了与伪SRAM的脉冲串操作相关的部件。
参看图1，伪SRAM 100包括供电检测器101、主控制器102、模式寄存器103、脉冲串模式控制器104、读取/写入控制器105、存储单元阵列106、行译码器107、字线驱动器108、列译码器109、感应放大器电路110以及数据I/O电路111。
供电检测器101检测到外部电源电压变成设定电压并产生供电检测信号(PWRUP)。当外部电源电压变成设定电压时(即，当使能伪SRAM 100时)，供电检测器101将供电检测信号(PWRUP)输出为逻辑高，而当去能伪SRAM 100时，将供电检测信号(PWRUP)输出为逻辑低。
主控制器102响应于芯片选择信号(CSB)、地址有效信号(ADVB)、写入使能信号(WEB)以及输出使能信号(OEB)(所有这些信号都为外部控制信号)而输出模式寄存器设定信号(SET)。此外，主控制器102响应于外部时钟信号(EXCLK)、芯片选择信号(CSB)、地址有效信号(ADVB)以及第一内部控制信号(NORM)而产生预充电信号(PCG)。当芯片选择信号(CSB)以及地址有效信号(ADVB)被去能至低电平时，在设定时间流逝后，主控制器102将预充电控制信号(PCG)产生为高脉冲信号。此外，当第一内部控制信号(NORM)变为逻辑高时，主控制器102将预充电控制信号(PCG)产生为高脉冲信号。
模式寄存器103存储外部地址信号(EXADD1至EXADDK)(K为整数)以响应模式寄存器设定信号(SET)并且根据由外部地址信号(EXADD1至EXADDK)设定的值而输出等待时间控制信号(BCM1至BCMi)(i为整数)。术语″等待时间″意指与自当将一读取命令输入至伪SRAM 100时至当将伪SRAM100的读取数据输出至外部装置时的时钟周期数目相关的信息。此外，术语“等待时间”亦意指与自当将一写入命令输入至伪SRAM 100时至当将写入数据写入伪SRAM 100的存储单元时的时钟周期数目相关的信息。举例而言，当在模式寄存器103中将等待时间值设定为3时，模式寄存器103将等待时间控制信号(BCM3)输出为逻辑高而将等待时间控制信号(BCM1、BCM2、BCM4至BCMi)输出为逻辑低。
脉冲串模式控制器104接收外部地址信号(EXADD1至EXADDK)以响应外部时钟信号(EXCLK)、芯片选择信号(CSB)以及地址有效信号(ADVB)。当芯片选择信号(CSB)以及地址有效信号(ADVB)为逻辑低时，脉冲串模式控制器104接收与外部时钟信号(EXCLK)同步的外部地址信号(EXADD1至EXADDK)。在设定时间期间(即，在输入外部地址信号(EXADD1至EXADDK)的同时)，地址有效信号(ADVB)变为逻辑低且接着被改变为逻辑高。因此，无论何时地址有效信号(ADVB)变为逻辑低，脉冲串模式控制器104接收新外部地址信号(EXADD1至EXADDK)。
此外，脉冲串模式控制器104基于外部地址信号(EXADD1至EXADDK)而连续产生自外部地址信号(EXADD1至EXADDK)逐渐上升的脉冲串行地址信号(CAX1至CAXn)(n为整数)以及脉冲串列地址信号(CAY1至CAYn)(n为整数)。脉冲串模式控制器104连续产生脉冲串行地址信号(CAX1至CAXn)以及脉冲串列地址信号(CAY1至CAYn)直至地址有效信号(ADVB)自逻辑高转为逻辑低或芯片选择信号(CSB)变为逻辑高。
此外，脉冲串模式控制器104产生第一内部控制信号(NORM)、脉冲串操作控制信号(WTRD_STB)以及字线控制信号(ROWACT)以响应外部时钟信号(EXCLK)、芯片选择信号(CSB)、地址有效信号(ADVB)、写入使能信号(WEB)、外部地址信号(EXADD1至EXADDK)、预充电控制信号(PCG)以及等待时间控制信号(BCM1至BCMi)。
读取/写入控制器105产生驱动器控制信号(DRV_CON)以响应字线控制信号(ROWACT)以及预充电控制信号(PCG)。当使能字线控制信号(ROWACT)为逻辑高时，读取/写入控制器105使能驱动器控制信号(DRV_CON)，而当使能预充电控制信号(PCG)时，读取/写入控制器105去能驱动器控制信号(DRV_CON)。
存储单元阵列106包括具有DRAM单元结构的多个存储单元(未示出)。
行译码器107译码脉冲串行地址信号(CAX1至CAXn)且产生脉冲串行译码信号(未示出)。
字线驱动器108连续使能存储单元阵列106的字线WL1至WLE(E为整数)(逐个)以响应于当使能驱动器控制信号(DRV_CON)时的脉冲串行译码信号。此外，当去能驱动器控制信号(DRV_CON)时，字线驱动器108去能存储单元阵列106的全部字线。
当脉冲串操作控制信号(WTRD_STB)被使能至逻辑高时，列译码器109接收脉冲串列地址信号(CAY1至CAYn)。列译码器109译码所接收的脉冲串列地址信号(CAY1至CAYn)且产生脉冲串列译码信号(未示出)。结果，将对应于脉冲串列译码信号的位线(BL1至BLF中之一)(F为整数)的输出数据自存储单元阵列106输入至感应放大器电路110。
感应放大器电路110感应且放大从由列译码器109选定的位线(BL1至BLF中之一)所接收的输出数据，或将写入数据(DI)输出至选定的位线(BL1至BLF中之一)。
数据I/O电路111将自感应放大器电路110接收的输出数据作为读取数据(DO)而输出至外部装置。此外，数据I/O电路111将自外部装置接收的写入数据(DI)输出至感应放大器电路110。
图2为图1中所示的脉冲串模式控制器的详细方块图。
参看图2，脉冲串模式控制器104包括缓冲器单元200、列地址检测器300、脉冲串操作控制器400以及字线控制器500。
缓冲器单元200产生内部地址有效信号(ADV)以响应外部时钟信号(EXCLK)、芯片选择信号(CSB)以及地址有效信号(ADVB)。此外，缓冲器单元200产生内部时钟信号(INCLK)以及控制信号(CTDB)以响应外部时钟信号(EXCLK)，且产生控制信号(CSB_CON)以响应芯片选择信号(CSB)。缓冲器单元200产生内部写入控制信号(WEBC)以响应外部时钟信号(EXCLK)、控制信号(CSB_CON)以及写入使能信号(WEB)。
写入使能信号(WEB)在伪SRAM 100的写入操作中变为逻辑低且在伪SRAM 100的读取操作中变为逻辑高。当控制信号(CSB_CON)以及写入使能信号(WEB)皆变为逻辑低时，缓冲器单元200将内部写入控制信号(WEBC)输出为低电平。此外，当写入使能信号(WEB)变为逻辑高时，缓冲器单元200将内部写入控制信号(WEBC)输出为高电平。
此外，缓冲器单元200产生脉冲串行地址信号(CAX1至CAXn)以及脉冲串列地址信号(CAY1至CAYn)以响应外部时钟信号(EXCLK)以及外部地址信号(EXADD1至EXADDK)。此外，缓冲器单元200产生地址移位检测信号(ATDSUM)以响应外部时钟信号(EXCLK)、芯片选择信号(CSB)以及外部地址信号(EXADD1至EXADDK)。当接收外部地址信号(EXADD1至EXADDK)或芯片选择信号(CSB)转为逻辑低时，缓冲器单元200将地址移位检测信号(ATDSUM)产生为低脉冲信号形式。
列地址检测器300产生第一检测信号(RST_WL)以及第二检测信号(REEN_PAGE)以响应内部时钟信号(INCLK)、内部写入控制信号(WEBC)、内部地址有效信号(ADV)、等待时间控制信号(BCM2至BCMi)以及脉冲串列地址信号(CAY1至CAYn)。更具体而言，当脉冲串列地址信号(CAY1至CAYn)代表最后一列的地址时(例如，所有脉冲串列地址信号(CAY1至CAYn)为逻辑′1′)，列地址检测器300将第一检测信号(RST_WL)产生为高脉冲信号，且接着在设定时间流逝之后将第二检测信号(REEN_PAGE)产生为高脉冲信号。
脉冲串操作控制器400包括第一脉冲串控制电路600以及第二脉冲串控制电路700。
第一脉冲串控制电路600产生选通控制信号(WTRD_CON)以响应供电检测信号(PWRUP)、等待时间控制信号(BCM1至BCMi)、第一以及第二检测信号(RST_WL、REEN_PAGE)、内部时钟信号(INCLK)、控制信号(CSB_CON)、内部写入控制信号(WEBC)以及内部地址有效信号(ADV)。更具体而言，当第二检测信号(REEN_PAGE)为高电平时，第一脉冲串控制电路600使能选通控制信号(WTRD_CON)。此外，当内部地址有效信号(ADV)为高电平时，在设定时间流逝之后，第一脉冲串控制电路600使能选通控制信号(WTRD_CON)。当第一检测信号(RST_WL)为高电平时，第一脉冲串控制电路600去能选通控制信号(WTRD_CON)。
第二脉冲串控制电路700产生脉冲串操作控制信号(WTRD_STB)以响应选通控制信号(WTRD_CON)。更具体而言，当使能选通控制信号(WTRD_CON)时，第二脉冲串控制电路700周期性地且重复地将脉冲串操作控制信号(WTRD_STB)产生为高脉冲信号。
字线控制器500包括第一字线控制电路800以及第二字线控制电路900。
第一字线控制电路800产生第一内部控制信号(NORM)以及第二内部控制信号(RST_NQ)以响应供电检测信号(PWRUP)、第一检测信号(RST_WL)以及地址移位检测信号(ATDSUM)。更具体言之，第一字线控制电路800起初将第一内部控制信号(NORM)产生为逻辑高并持续一设定时间以响应地址移位检测信号(ATDSUM)。此外，当第一检测信号(RST_WL)为高电平时，第一字线控制电路800将第一内部控制信号(NORM)产生为逻辑高并持续一设定时间。
第二字线控制电路900产生字线控制信号(ROWACT)以响应供电检测信号(PWRUP)、第一内部控制信号(NORM)、控制信号(CSB_CON)以及预充电控制信号(PCG)。更具体而言，当第一内部控制信号(NORM)以及预充电控制信号(PCG)皆为高电平时，第二字线控制电路900将字线控制信号(ROWACT)输出为高脉冲信号。
图3为图2中所示的缓冲器单元200的详细电路图。
参看图3，缓冲器单元200包括内部时钟产生电路210、控制信号产生电路220、地址缓冲器230以及地址计数器240。
内部时钟产生电路210可包括串联的反相器I211至I215。由反相器I211至I213延迟输入至反相器I211的外部时钟信号(EXCLK)，且自反相器I213输出延迟信号(D1)。反相器I214使延迟信号(D1)反相且将反相信号输出为内部时钟信号(INCLK)。此外，反相器I215使内部时钟信号(INCLK)反相且输出反相的内部时钟信号(INCLKB)。
控制信号产生电路220包括第一至第四产生电路250至280。第一产生电路250包括延迟电路D251以及反相器I251、I252。延迟电路D251使延迟信号(D1)延迟一第一预定时间且输出延迟信号(D2)。将反相器I251及I252串联连接至延迟电路D251的输出端。反相器I251及I252进一步使延迟信号(D2)延迟一第二预定时间且将延迟信号输出为控制信号(CTDB)。第二产生电路260包括串联的反相器I261至I264。由反相器I261至I264将输入至反相器I261的芯片选择信号(CSB)延迟一第三预定时间，且自反相器I264输出控制信号(CSB_CON)。
第三产生电路270包括反相器I271至I275、传输门(pass gate)TG271及TG272以及锁存电路LA271及LA272。反相器I271至I275串联连接。传输门TG271以及锁存电路LA271串联连接于反相器I272与反相器I273之间。传输门TG272以及锁存电路LA272串联连接于反相器I273与反相器I274之间。将地址有效信号(ADVB)输入至反相器I271且接着由反相器I271及I272将其延迟。
开启或关闭传输门TG271以响应内部时钟信号(INCLK)以及反相的内部时钟信号(INCLKB)。当内部时钟信号(INCLK)为逻辑低时，开启传输门TG271。当传输门TG271开启时，传输门TG271接收反相器I272的输出信号且将输出信号作为第一传递信号(P1)而输出至锁存电路LA271。
锁存电路LA271包括反相器I276及I277，并锁存第一传递信号(P1)且输出锁存信号。反相器I273使锁存电路LA271的输出信号反相。
开启或关闭传输门TG272以响应反相的内部时钟信号(INCLKB)以及内部时钟信号(INCLK)。更具体而言，当内部时钟信号(INCLK)为逻辑高时，开启传输门TG272。结果，传输门TG271以及TG272交替地开启以响应内部时钟信号(INCLK)及反相内部时钟信号(INCLKB)。当传输门TG272开启时，其接收反相器I273的输出信号且将输出信号作为第二传递信号(P2)输出至锁存电路LA272。
此外，锁存电路LA272包括反相器I278以及I279。锁存电路LA272锁存自传输门TG272接收的第二传递信号(P2)并输出经锁存的信号。
反相器I274以及I275延迟锁存电路LA272的输出信号且将延迟信号作为内部地址有效信号(ADV)而输出。当将地址有效信号(ADVB)使能为逻辑高时，内部地址有效信号(ADV)被使能为逻辑高。此外，内部地址有效信号(ADV)处于高电平的时间长于地址有效信号(ADVB)处于低电平的时间。
第四产生电路280包括或非(NOR)门NR281、反相器I281至I283、传输门TG281和TG282以及锁存电路LA281和LA282。
或非门NR281输出逻辑信号(LG1)以响应控制信号(CSB_CON)以及写入使能信号(WEB)。当控制信号(CSB_CON)以及写入使能信号(WEB)皆为逻辑低时，或非门NR281将逻辑信号(LG1)输出为逻辑高。
将反相器I281至I283串联连接至或非门NR281的输出端子。此外，传输门TG281以及锁存电路LA281串联连接于反相器I281与反相器I282之间。传输门TG282以及锁存电路LA282串联连接于反相器I282与反相器I283之间。反相器I281使逻辑信号(LG1)反相。
开启或关闭传输门TG281以及TG282以响应内部时钟信号(INCLK)以及反相的内部时钟信号(INCLKB)。更具体而言，当内部时钟信号(INCLK)为逻辑低时，开启传输门TG281。当内部时钟信号(INCLK)为逻辑高时，开启传输门TG282。因此，交替开启传输门TG281以及TG282以响应内部时钟信号(INCLK)以及反相的内部时钟信号(INCLKB)。
当传输门TG281开启时，其接收反相器I281的输出信号且将其作为第三传递信号(P3)而输出。锁存电路LA281锁存第三传递信号(P3)并输出锁存信号。反相器I282使锁存电路LA281的输出信号反相。当传输门TG282开启时，传输门TG282接收反相器I282的输出信号且将输出信号作为第四传递信号(P4)而输出。锁存电路LA282锁存第四传递信号(P4)且输出经锁存的信号。反相器I283使锁存电路LA282的输出信号反相且将反相的信号作为内部写入控制信号(WEBC)而输出。
当地址有效信号(ADVB)为低电平时，地址缓冲器230接收与内部时钟信号(INCLK)及反相的内部时钟信号(INCLKB)同步的外部地址信号(EXADD1至EXADDK)。地址缓冲器230基于外部地址信号(EXADD1至EXADDK)而输出内部行地址信号(AX1至AXn)以及内部列地址信号(AY1至AYn)。
此外，地址缓冲器230输出地址移位检测信号(ATDSUM)以响应芯片选择信号(CSB)以及地址有效信号(ADVB)。更具体而言，当芯片选择信号(CSB)或地址有效信号(ADVB)转为低电平时，地址缓冲器230将地址移位检测信号(ATDSUM)产生为低脉冲信号。
地址计数器240产生脉冲串行地址信号(CAX1至CAXn)以及脉冲串列地址信号(CAY1至CAYn)以响应内部时钟信号(INCLK)、内部行地址信号(AX1至AXn)以及内部列地址信号(AY1至AYn)。更具体而言，地址计数器240产生自内部行地址信号(AX1至AXn)逐渐上升的脉冲串行地址信号(CAX1至CAXn)，且产生自内部列地址信号(AY1至AYn)逐渐上升的脉冲串列地址信号(CAY1至CAYn)。
图4为图3中所示的延迟电路D251的详细电路图。
参看图4，延迟电路D251包括反相器I253至I257以及与非(NAND)门ND251。反相器I253至I257串联连接。将延迟信号(D1)输入至反相器I253。由反相器I253至I257将延迟信号(D1)延迟一设定时间(T，参见图5)。自反相器I257输出延迟信号(D1B)。
与非门ND251输出延迟信号(D2)以响应延迟信号(D1、D1B)。更具体言之，当延迟电路D1、D1B皆为逻辑高时，与非门ND251将延迟信号(D2)输出为逻辑低。因此，如图5中所示，延迟信号(D2)变为逻辑低并持续时间(T)。
图6为示出图2中所示的列地址检测器300的详细电路图。图6至图8示出施加有等待时间控制信号(BCM2至BCM6)的列地址检测器300的一实例。
参看图6，列地址检测器300包括控制时钟产生电路310、最后一列检测电路320、第一检测信号发生器330以及第二检测信号发生器340。
控制时钟产生电路310包括反相器I311至I316以及与非门ND311和ND312。
反相器I311使内部时钟信号(INCLK)反相且将反相的信号输出为反相的控制时钟信号(ICLKB)。
反相器I312使反相的控制时钟信号(ICLKB)反相且输出控制时钟信号(ICLK)。因此，内部时钟信号(INCLK)在通过反相器I311以及I312时被延迟，且接着将其输出为控制时钟信号(ICLK)。控制时钟信号(ICLK)具有与外部时钟信号(EXCLK)的相位相同的相位。
反相器I313使内部写入控制信号(WEBC)反相且将反相的信号输出为内部信号(IWE)。
反相器I314使内部信号(IWE)反相且输出反相的内部信号(IWEB)。内部写入控制信号(WEBC)在伪SRAM 100的写入操作中变为逻辑低且在伪SRAM100的读取操作中变为逻辑高。
与非门ND311输出反相的读取时钟信号(ICLKB_r)以响应控制时钟信号(ICLK)以及反相的内部信号(IWEB)。
反相器I315使反相的读取时钟信号(ICLKB_r)反相且输出读取时钟信号(ICLK_r)。更具体而言，当反相的内部信号(IWEB)为逻辑低时(即，当内部写入控制信号(WEBC)为逻辑低时)，与非门ND311不管控制时钟信号(ICLK)的逻辑电平而连续将反相的读取时钟信号(ICLKB_r)输出为逻辑高。此外，当反相的内部信号(IWEB)为逻辑高时(即，当内部写入控制信号(WEBC)为逻辑高时)，与非门ND311输出与控制时钟信号(ICLK)同步的反相的读取时钟信号(ICLKB_r)。
与非门ND312输出反相的写入时钟信号(ICLKB_w)以响应控制时钟信号(ICLK)以及内部信号(IWE)。反相器I316使反相的写入时钟信号(ICLKB_w)反相且输出写入时钟信号(ICLK_w)。
更具体而言，当内部信号(IWE)为逻辑高时(即，当内部写入控制信号(WEBC)为逻辑低时)，与非门ND312输出与控制时钟信号(ICLK)同步的反相写入时钟信号(ICLKB_w)。此外，当内部信号(IWE)为逻辑低时(即，当内部写入控制信号(WEBC)为逻辑高时)，与非门ND312不管控制时钟信号(ICLK)的逻辑值而连续将反相的写入时钟信号(ICLKB_w)输出为逻辑高。
因此，当内部写入控制信号(WEBC)为逻辑低时(即，在伪SRAM 100的写入操作中)，控制时钟产生电路310输出写入时钟信号(ICLK_w)以及反相的写入时钟信号(ICLKB_w)。此外，当内部写入控制信号(WEBC)为逻辑高时(即，在伪SRAM 100的读取操作中)，控制时钟产生电路310输出读取时钟信号(ICLK_r)及反相的读取时钟信号(ICLKB_r)。
最后一列检测电路320包括第一检测电路321、第二检测电路322、驱动器323、输出电路324以及锁存复位电路325。
第一检测电路321包括反相器I21和I22以及延迟电路D321。反相器I21和I22延迟内部地址有效信号(ADV)且输出有效的移位检测信号(ADV_LOWDET)。延迟电路D321延迟内部地址有效信号(ADV)且输出延迟的信号(DL1)。延迟电路D321的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
第二检测电路322包括与非门NG1至NGS(S为整数)、或非门NR321、反相器I23至I25以及延迟电路D322。
与非门NG1输出逻辑信号(L1)以响应脉冲串列地址信号(CAY1至CAY3)。当脉冲串列地址信号(CAY1至CAY3)为逻辑高时，与非门NG1将逻辑信号(L1)输出为逻辑低。与非门NG2输出逻辑信号(L2)以响应脉冲串列地址信号(CAY4至CAY6)。
此外，与非门NGS输出逻辑信号(LS)(S为整数)以响应脉冲串列地址信号(CAY(n-1)和CAYn)。此外，与非门NG3至NG(S-1)(未示出)输出逻辑信号(L3至L(S-1))以响应脉冲串列地址信号(CAY7至CAY(n-2))。
当逻辑信号(L1至LS)变为逻辑低时，或非门NR321将逻辑信号(LGS)输出为逻辑高。反相器I23及I24延迟逻辑信号(LGS)。延迟电路D322延迟反相器I24的输出信号且输出延迟的信号(DL2)。延迟电路D322的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
反相器I25使延迟信号(DL2)反相且输出反相信号(DL2B)。因此，当脉冲串列地址信号(CAY1至CAYn)皆为高电平时，反相的信号(DL2B)在设定时间期间变为逻辑高。
驱动器323包括PMOS晶体管P21以及NMOS晶体管N21。驱动器323将第一内部检测信号(DET)输出至输出节点NO1以响应延迟的信号(DL1)以及反相的信号(DL2B)。更具体言之，当延迟的信号(DL1)为低电平时，开启PMOS晶体管P21以响应延迟的信号(DL1)。
此外，当反相的信号(DL2B)为逻辑高时，开启NMOS晶体管N21以响应反相的信号(DL2B)。当PMOS晶体管P21开启且NMOS晶体管N21关闭时，驱动器323将第一内部检测信号(DET)作为逻辑高而输出至输出节点NO1。相反，当PMOS晶体管P21关闭且NMOS晶体管N21开启时，驱动器323将第一内部检测信号(DET)作为逻辑低而输出至输出节点NO1。
输出电路324包括锁存电路LA321和LA322、反相器I26和I27、传输门TG21以及或非门NR322。
锁存电路LA321锁存第一内部检测信号(DET)且输出锁存的信号(LAT1)。反相器I26和I27延迟锁存的信号(LAT1)且将延迟的信号作为第二内部检测信号(DET_CON)而输出。开启或关闭传输门TG21以响应控制时钟信号(ICLK)和反相的控制时钟信号(ICLKB)。当控制时钟信号(ICLK)为逻辑低时，开启传输门TG21以接收第二内部检测信号(DET_CON)且将其输出至锁存电路LA322。
锁存电路LA322锁存第二内部检测信号(DET_CON)且输出锁存的信号(LAT2)。或非门NR322输出第三内部检测信号(FNL_DET)以响应锁存的信号(LAT2)以及有效移位检测信号(ADV_LOWDET)。当锁存的信号(LAT2)和有效移位检测信号(ADV_LOWDET)皆为逻辑低时，或非门NR322将第三内部检测信号(FNL_DET)输出为逻辑高。
因此，当脉冲串列地址信号(CAY1至CAYn)皆为高电平且有效移位检测信号(ADV_LOWDET)为低电平时(即，当内部地址有效信号(ADV)为低电平时)，最后一列检测电路320将第三内部检测信号(FNL_DET)输出为逻辑高。
锁存复位电路325包括PMOS晶体管P22、NMOS晶体管N22以及反相器I28。开启或关闭PMOS晶体管P22以响应供电检测信号(PWRUP)且将内部电压(VCC)输出至锁存电路LA321。因此，锁存电路LA321经复位以将锁存的信号(LAT1)输出为逻辑低。
反相器I28使供电检测信号(PWRUP)反相且输出反相的供电检测信号(PWRUPB)。开启或关闭NMOS晶体管N22以响应反相的供电检测信号(PWRUPB)且将接地电压(VSS)输出至锁存电路LA322。因此，锁存电路LA322被复位以将锁存的信号(LAT2)输出为逻辑高。
第一检测信号发生器330产生第一检测信号(RST_WL)以及输出信号(DTOUT)以响应第三内部检测信号(FNL_DET)、等待时间控制信号(BCM2至BCM6)、控制时钟信号(ICLK及ICLKB)、读取时钟信号(ICLK_r及ICLKB_r)、写入时钟信号(ICLK_w及ICLKB_w)、反相的供电检测信号(PWRUPB)以及有效移位检测信号(ADV_LOWDET)。
第二检测信号发生器340产生第二检测信号(REEN_PAGE)以响应输出信号(DTOUT)、等待时间控制信号(BCM2至BCM6)、控制时钟信号(ICLK及ICLKB)、读取时钟信号(ICLK_r及ICLKB_r)、写入时钟信号(ICLK_w及ICLKB_w)、反相的供电检测信号(PWRUPB)及有效移位检测信号(ADV_LOWDET)。
图7为图6中所示的第一检测信号发生器330的详细电路图。
参看图7，第一检测信号发生器330包括移位电路331至338、传递电路(passcircuit)T1至T5、反相器I336和I337以及检测信号输出单元339。
移位电路331至335串联连接。举例而言，移位电路331的输出端子(out)可连接至移位电路332的输入端子(in)。移位电路332的输出端子(out)连接至移位电路333的输入端子(in)等。同时将有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)输入至移位电路331至338。此外，移位电路331至338经复位以响应反相的供电信号(PWRUPB)。
将第三内部检测信号(FNL_DET)输入至移位电路331的输入端子(in)。移位电路331输出移位信号(SO1)以响应第三内部检测信号(FNL_DET)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。将移位信号(SO1)输入至移位电路332的输入端子(in)。
移位电路332输出一移位信号(SO2)以响应移位信号(SO1)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。移位电路333至335类似于移位电路332而操作且分别输出移位信号(SO3至SO5)。
传递电路T1至T5分别连接至移位电路331至335，且分别被使能或去能以响应等待时间控制信号(BCM2至BCM6)。传递电路T1至T5中的每一个包括一反相器(I331至I335之一)及一传输门(TG31至TG35之一)。
举例而言，传递电路T1可包括反相器I331及传输门TG31。反相器I331至I335分别使等待时间控制信号(BCM2至BCM6)反相。分别开启或关闭传输门TG31至TG35以响应等待时间控制信号(BCM2至BCM6)及反相器I331至I335的输出信号。
当使能传递电路T1至T5时，它们将移位信号(SO1至SO5)输出至节点DN1。更具体言之，当使能等待时间控制信号(BCM2至BCM6)之一时，其余信号被去能。因此，使能传递电路(T1至T5之一)且将自对应的移位电路(331至335之一)接收的移位信号(SO1至SO5之一)输出至节点DN1。
反相器I336及I337延迟自传递电路T1至T5之一经由节点DN1而接收的移位信号(SO1至SO5之一)。
移位电路336输出一输出信号(DTOUT)以响应自反相器I337所接收的移位信号(SO1至SO5之一)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
移位电路337输出一移位信号(SO6)以响应自反相器I337接收的移位信号(SO1至SO5之一)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
移位电路338输出一移位信号(SO7)以响应移位信号(SO6)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
检测信号输出单元339包括传输门TG36及TG37、锁存电路LA31、反相器I338及I339、延迟电路D31及锁存复位电路N31。
开启或关闭传输门TG36以响应写入时钟信号(ICLK_w)及反相的写入时钟信号(ICLKB_w)。更具体言之，当写入时钟信号(ICLK_w)为逻辑高时，开启传输门TG36以接收移位信号(SO7)且接着将其输出至锁存电路LA31。
开启或关闭传输门TG37以响应读取时钟信号(ICLK_r)及反相的读取时钟信号(ICLKB_r)。更具体言之，当读取时钟信号(ICLK_r)为逻辑高时，开启传输门TG37以将自反相器I337接收的移位信号(SO1至SO5之一)输出至锁存电路LA31。当读取时钟信号(ICLK_r)及写入时钟信号(ICLK_w)之一为逻辑高时，读取时钟信号(ICLK_r)及写入时钟信号(ICLK_w)的另一个为逻辑低。因此，开启传输门TG36或TG37之一。
锁存电路LA31包括反相器I340。锁存电路LA31锁存自传输门TG36接收的移位信号(SO7)或自传输门TG37接收的移位信号(SO1至SO5之一)，且接着输出锁存的信号(LAT31)。
反相器I338使锁存的信号(LAT31)反相。延迟电路D31延迟反相器I338的输出信号且输出延迟的信号(DL31)。延迟电路D31的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
反相器I339使延迟信号(DL31)反相且将反相的信号作为第一检测信号(RST_WL)而输出。
锁存复位电路N31复位锁存电路LA31以响应反相的供电检测信号(PWRUPB)。可使用NMOS晶体管建构锁存复位电路N31。当反相的供电检测信号(PWRUPB)为逻辑高时，将接地电压(VSS)输出至锁存电路LA31。因此，锁存电路LA31经复位以将锁存信号(LAT31)输出为逻辑高。
因此，在伪SRAM 100的读取操作中，第一检测信号发生器330使用移位电路331至335的部分或全部来延迟第三内部检测信号(FNL_DET)，且将延迟的信号作为与读取时钟信号(ICLK_r)同步的第一检测信号(RST_WL)而输出。
此外，在伪SRAM 100的写入操作中，第一检测信号发生器330将第三内部检测信号(FNL_DET)延迟与其被移位电路337及338延迟的时间一样多的时间，而不是在伪SRAM 100的读取操作中第三内部检测信号(FNL_DET)被延迟的时间，且第一检测信号发生器330将延迟的信号作为与写入时钟信号(ICLK_w)同步的第一检测信号(RST_WL)而输出。
如上文所述，将其中第一检测信号发生器330在伪SRAM 100的读取操作中输出第一检测信号(RST_WL)的时间与其中第一检测信号发生器330在伪SRAM 100的写入操作中输出第一检测信号(RST_WL)的时间设定为彼此不同。
图8为图6中所示的第二检测信号发生器340的详细电路图。
参看图8，第二检测信号发生器340包括移位电路341至347、传递电路T11至T14及一检测信号输出单元348。
移位电路341至345串联连接。举例而言，移位电路342的输入端子(in)连接至移位电路341的输出端子(out)。移位电路343的输入端子(in)连接至移位电路342的输出端子(out)等。同时将有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)输入至移位电路341至347。此外，移位电路341至347经复位以响应反相的供电信号(PWRUPB)。
将自第一检测信号发生器330的移位电路336输出的输出信号(DTOUT)输入至移位电路341的输入端子(in)。移位电路341输出一移位信号(SO11)以响应输出信号(DTOUT)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。将移位信号(SO11)输入至移位电路342的输入端子(in)。
移位电路342输出一移位信号(SO12)以响应移位信号(SO11)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
移位电路343至345类似于移位电路342而操作且分别输出移位信号(SO13至SO15)。
传递电路T11至T14分别连接至移位电路342至345，且分别被使能或去能以响应等待时间控制信号(BCM3至BCM6)。传递电路T11至T14的每一个包括一反相器(I341至I344之一)及一传输门(TG41至TG44之一)。举例而言，传递电路T11可包括反相器I341及传输门TG41。反相器I341至I344分别使等待时间控制信号(BCM3至BCM6)反相。分别开启或关闭传输门TG41至TG44以响应等待时间控制信号(BCM3至BCM6)及反相器I341至I344的输出信号。
传递电路T11至T14经使能以分别将移位信号(SO12至SO15)输出至节点DN2。更具体言之，当使能等待时间控制信号(BCM3至BCM6)之一时，其余信号被去能。因此，传递电路T11至T14之一经使能以将自对应的移位电路(342至345之一)接收的移位信号(SO12至SO15之一)输出至节点DN2。
移位电路346的输入端子(in)连接至节点DN2。移位电路346输出一移位信号(SO16)以响应自节点ND2接收的移位信号(SO12至SO15之一)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。移位电路347输出一移位信号(SO17)以响应移位信号(SO16)、有效移位检测信号(ADV_LOWDET)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
检测信号输出单元348包括传输门TG45、TG46、锁存电路LA41、反相器I345及I346、延迟电路D41及锁存复位电路N41。
开启或关闭传输门TG45以响应写入时钟信号(ICLK_w)及反相的写入时钟信号(ICLKB_w)。更具体言之，当写入时钟信号(ICLK_w)为逻辑高时，开启传输门TG45以接收移位信号(SO17)且接着将其输出至锁存电路LA41。
开启或关闭传输门TG46以响应读取时钟信号(ICLK_r)及反相的读取时钟信号(ICLKB_r)。更具体言之，当读取时钟信号(ICLK_r)为逻辑高时，开启传输门TG46以将自节点DN2接收的移位信号(SO12至SO15之一)输出至锁存电路LA41。当读取时钟信号(ICLK_r)及写入时钟信号(ICLK_w)之一为逻辑高时，读取时钟信号(ICLK_r)及写入时钟信号(ICLK_w)的另一个为逻辑低。因此，传输门TG36或TG37之一开启。
锁存电路LA41包括反相器I347及I348。锁存电路LA41锁存自传输门TG45接收的移位信号(SO17)或自传输门TG46接收的移位信号(SO12至SO15之一)，且接着输出锁存的信号(LAT41)。
反相器I345反相锁存信号(LAT41)且输出反相的信号。延迟电路D41延迟反相器I345的输出信号且输出延迟的信号(DL41)。延迟电路D41的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
反相器I346使延迟信号(DL41)反相且将反相的信号作为第二检测信号(REEN_PAGE)而输出。如上文所述，以与第一检测信号发生器330的方式相同的方式，将其中第二检测信号发生器340在伪SRAM 100的读取操作中输出第二检测信号(REEN_PAGE)的时间与其中第二检测信号发生器340在伪SRAM 100的写入操作中输出第二检测信号(REEN_PAGE)的时间设定为彼此不同。
锁存复位电路N41复位锁存电路LA41以响应反相的供电检测信号(PWRUPB)。可使用NMOS晶体管建构锁存复位电路N41。当反相的供电检测信号(PWRUPB)为逻辑高时，锁存复位电路N41将接地电压(VSS)输出至锁存电路LA41。因此，锁存电路LA41经复位以将锁存的信号(LAT41)输出为逻辑高。
图9为图7及图8中所示的移位电路的详细电路图。
移位电路332至338、移位电路341至347的构造及操作与移位电路331的构造及操作大体相同。因此，仅将移位电路331描述为一实例。
参看图9，移位电路331包括传输门TG331及TG332、锁存电路LA331及LA332、或非门NR331、反相器I45及锁存复位电路N42及N43。
开启或关闭传输门TG331以响应控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。当控制时钟信号(ICLK)为逻辑高时，开启传输门TG331以接收一输入信号(IN)且接着将其输出至锁存电路LA331。输入信号(IN)为自最后一列检测电路320输出的第三内部检测信号(FNL_DET)。
锁存电路LA331包括反相器I41及I42。锁存电路LA331锁存输入信号(IN)且输出锁存的信号(LAT42)。
或非门NR331输出逻辑信号(LG11)以响应锁存的信号(LAT42)及有效移位检测信号(ADV_LOWDET)。当锁存的信号(LAT42)及有效移位检测信号(ADV_LOWDET)皆为逻辑低时，或非门NR331将逻辑信号(LG11)输出为逻辑高。
开启或关闭传输门TG332以响应控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。当控制时钟信号(ICLK)为逻辑低时，开启传输门TG332以接收逻辑信号(LG11)且接着将该信号输出至锁存电路LA332。因此，当传输门TG331开启时，传输门TG332关闭。当传输门TG331关闭时，传输门TG332开启。锁存电路LA332包括反相器I43及I44。锁存电路LA332锁存逻辑信号(LG11)且输出锁存的信号(LAT43)。
反相器I45使锁存信号(LAT43)反相且将反相的信号输出为一输出信号(OUT)(即，作为移位信号(SO1))。
可使用NMOS晶体管建构锁存复位电路N42及N43的每一个。当反相的供电检测信号(PWRUPB)为逻辑高时，锁存复位电路N42及N43将接地电压(VSS)输出至锁存电路LA331及LA332。因此，锁存电路LA331及LA332经复位以将锁存的信号(LAT42及LAT43)输出为逻辑高。
图10为图2中所示的第一脉冲串控制电路600的详细电路图。
参看图10，第一脉冲串控制电路600包括锁存信号发生器601、控制电路602及选通控制信号发生器603。
锁存信号发生器601产生锁存信号(latch2至latch8、latch1b至latch7b)以响应内部时钟信号(INCLK)、供电检测信号(PWRUP)及内部地址有效信号(ADV)。
控制电路602包括驱动器电路604、锁存电路605、反相器I62及I63及锁存复位电路606至608。
驱动器电路604包括反相器I61、PMOS晶体管P61及NMOS晶体管N61。驱动器电路604将一逻辑高或逻辑低的控制信号(CTL)输出至输出节点NO2以响应第一检测信号(RST_WL)及第二检测信号(REEN_PAGE)。
更具体言之，反相器I61使自列地址检测器300接收的第二检测信号(REEN_PAGE)反相。开启或关闭PMOS晶体管P61以响应反相器I61的输出信号。开启或关闭NMOS晶体管N61以响应自列地址检测器300接收的第一检测信号(RST_WL)。
当第二检测信号(REEN_PAGE)为逻辑高时，开启PMOS晶体管P61以将控制信号(CTL)作为逻辑高输出至输出节点NO2。此外，当第一检测信号(RST_WL)为逻辑高时，开启NMOS晶体管N61以将控制信号(CTL)作为逻辑低输出至输出节点NO2。当第一检测信号(RST_WL)及第二检测信号(REEN_PAGE)的任一个为逻辑高时，另一检测信号为逻辑低。因此，PMOS晶体管P61及NMOS晶体管N61之一开启。因此，驱动器电路604输出逻辑高或逻辑低的控制信号(CTL)。
锁存电路605包括反相器I64及I65。锁存电路605锁存控制信号(CTL)且输出锁存的信号(LAT60)。反相器I62及I63延迟锁存的信号(LAT60)且将延迟的信号作为一最后一列检测信号(DYI_last)而输出。
锁存复位电路606包括延迟电路D61及PMOS晶体管P62。延迟电路D61延迟内部地址有效信号(ADV)且输出延迟的信号(DL61)。延迟电路D61的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
开启或关闭PMOS晶体管P62以响应延迟的信号(DL61)。当PMOS晶体管P62开启时，其将内部电压(VCC)输出至锁存电路605。因此，锁存电路605经复位以将锁存的信号(LAT60)输出为逻辑低。
此外，锁存复位电路607包括反相器I66及NMOS晶体管N62。反相器I66使供电检测信号(PWRUP)反相。开启或关闭NMOS晶体管N62以响应反相器I66的输出信号。当反相器I66开启时，其将接地电压(VSS)输出至锁存电路605。因此，锁存电路605经复位以将锁存的信号(LAT60)输出为逻辑高。
此外，锁存复位电路608包括延迟电路D62、反相器I67及NMOS晶体管N63。
延迟电路D62延迟自缓冲器单元200接收的控制信号(CSB_CON)且输出一延迟的信号(DL62)。延迟电路D62的构造及操作与上述延迟电路D251的构造及操作(参考图4及图5对其进行了描述)大体相同。省略其描述。
反相器I67使延迟的信号(DL62)反相。
开启或关闭NMOS晶体管N63以响应反相器I67的输出信号。当NMOS晶体管N63开启时，其将接地电压(VSS)输出至锁存电路605。因此，锁存电路605经复位以将锁存的信号(LAT60)输出为逻辑高。
选通控制信号发生器603产生选通控制信号(WTRD_CON)以响应锁存信号(latch2至latch8、latch1b至latch7b)及最后一列检测信号(DYI_last)。
图11为图10中所示的锁存信号发生器601的详细电路图。
参看图11，锁存信号发生器601包括反相器I611至I614及移位电路611至618。
反相器I611使内部地址有效信号(ADV)反相且输出反相的内部地址有效信号(ADVb)。
反相器I612使内部时钟信号(INCLK)反相且输出反相的信号。由反相器I612反相的信号与由控制时钟产生电路310产生的反相的控制时钟信号(ICLKB)大体相同。因此，在下文中，将由反相器I612反相的信号称作反相的控制时钟信号(ICLKB)。
反相器I613使反相的控制时钟信号(ICLKB)反相且输出控制时钟信号(ICLK)。控制时钟信号(ICLK)具有与外部时钟信号(EXCLK)的相位相同的相位。
反相器I614使供电检测信号(PWRUP)反相且输出反相的供电检测信号(PWRUPB)。
移位电路611至618串联连接。举例而言，移位电路611的输出端子(out)可连接移位电路612的输入端子(in)。移位电路612的输出端子(out)可连接移位电路613的输入端子(in)等。
同时将控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)输入至移位电路611至618。移位电路611至618经复位以响应反相的供电检测信号(PWRUPB)。
向移位电路611的输入端子(in)输入反相的内部地址有效信号(ADVb)。移位电路611输出一移位信号(SO21)及一锁存信号(锁存1b)以响应反相的内部地址有效信号(ADVb)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。
将移位信号(SO21)输入至移位电路612的输入端子(in)。移位电路612输出一移位信号(SO22)及锁存信号(latch2至latch2b)以响应移位信号(SO21)、控制时钟信号(ICLK)及反相的控制时钟信号(ICLKB)。移位电路613至618分别以与移位电路612的方式相同的方式操作且输出移位信号(SO23至SO25)及锁存信号(latch3至latch8、latch3b至latch7b)。
图12为图11中所示的移位电路的详细电路图。移位电路611至618的构造及操作大体相同。因此，仅将移位电路611描述为一实例。
参看图12，移位电路611包括传输门TG611及TG612、锁存电路LA611、LA612、反相器I51、I52及锁存复位电路N51及N52。除了若干处外，移位电路611的构造及操作与上述移位电路331的构造及操作(参考图9对其进行了描述)相同。因此，仅将相异处描述为一实例。
移位电路611不同于移位电路331在于反相器I51连接于锁存电路LA611与传输门TG612之间，从而替代移位电路331的或非门NR331。在输入至传输门TG611及TG331的信号方面，移位电路611与移位电路331亦彼此不同。同时，锁存电路LA611将锁存的信号(LAT51)作为一锁存信号(latchb)(即，latch1b)而输出。此外，反相器I51使锁存信号(LAT51)反相且将反相的信号作为一锁存信号(latch)(即，latch1)而输出。
图13为图10中所示的选通控制信号发生器的详细电路图。图13示出施加有等待时间控制信号(BCM2至BCM6)的选通控制信号发生器603的实例。
参看图13，选通控制信号发生器603包括第一等待信号发生器621至626、第二等待信号发生器627、传递电路631至635、传输门641至645及输出逻辑电路650。第一等待信号发生器621至626的每一个包括输入端子(a至g)及输出端子(out)。第二等待信号发生器627包括输入端子(a至h)及输出端子(out)。
第一等待信号发生器621经由输入端子(a)而接收锁存信号(latch1b)且经由输入端子(g)而接收锁存信号(latch2)。此外，将接地电压(VSS)输入至第一等待信号发生器621的输入端子(b至f)。第一等待信号发生器621产生一等待信号(WTR2)以响应锁存信号(latch1b、latch2)。
第一等待信号发生器622经由输入端子(a)而接收锁存信号(latch1b)，经由输入端子(b)而接收一锁存信号(latch2b)，且经由输入端子(g)而接收一锁存信号(latch3)。此外，将接地电压(VSS)输入至第一等待信号发生器622的输入端子(c至f)。第一等待信号发生器622产生一等待信号(WTR3)以响应锁存信号(latch1b、latch2b、latch3)。
此外，第一等待信号发生器623经由输入端子(a)而接收锁存信号(latch1b)，经由输入端子(b)而接收锁存信号(latch2b)，经由输入端子(d)而接收一锁存信号(latch3b)，且经由输入端子(g)而接收一锁存信号(latch4)。将接地电压(VSS)输入至第一等待信号发生器623的其它输入端子(c、e、f)。第一等待信号发生器623产生一等待信号(WTR4)以响应锁存信号(latch1b、latch2b、latch3b、latch4)。
第一等待信号发生器624经由输入端子(a)而接收锁存信号(latch1b)，经由输入端子(b)而接收锁存信号(latch2b)，经由输入端子(d)而接收锁存信号(latch3b)，经由输入端子(f)而接收一锁存信号(latch4b)，且经由输入端子(g)而接收一锁存信号(latch5)。将接地电压(VSS)输入至第一等待信号发生器624的其它输入端子(c、e)。第一等待信号发生器624产生一等待信号(WTR5)以响应锁存信号(latch1b、latch2b、latch3b、latch4b、latch5)。
第一等待信号发生器625经由输入端子(a)而接收锁存信号(latch1b)，经由输入端子(b)而接收锁存信号(latch2b)，经由输入端子(c)而接收锁存信号(latch3b)，经由输入端子(d)而接收锁存信号(latch4b)，经由输入端子(e)而接收一锁存信号(latch5b)，且经由输入端子(g)而接收锁存信号(latch6)。将接地电压(VSS)输入至第一等待信号发生器625的输入端子(f)。第一等待信号发生器625产生一等待信号(WTR6)以响应锁存信号(latch1b、latch2b、latch3b、latch4b、latch5b、latch6)。
第一等待信号发生器626经由输入端子(a)而接收锁存信号(latch 1b)，经由输入端子(b)而接收锁存信号(latch2b)，经由输入端子(c)而接收锁存信号(latch3b)，经由输入端子(d)而接收锁存信号(latch4b)，经由输入端子(e)而接收锁存信号(latch5b)，经由输入端子(f)而接收一锁存信号(latch6b)，且经由输入端子(g)而接收一锁存信号(latch7)。第一等待信号发生器626产生一等待信号(WTR7)以响应锁存信号(latch1b、latch2b、latch3b、latch4b、latch5b、latch6b、latch7)。
第二等待信号发生器627经由输入端子(a)而接收锁存信号(latch1b)，经由输入端子(b)而接收锁存信号(latch2b)，经由输入端子(c)而接收锁存信号(latch3b)，经由输入端子(d)而接收锁存信号(latch4b)，经由输入端子(e)而接收锁存信号(latch5b)，经由输入端子(f)而接收锁存信号(latch6b)，经由输入端子(g)而接收一锁存信号(latch7b)，且经由输入端子(h)而接收一锁存信号(latch8)。第二等待信号发生器627产生一等待信号(WTR8)以响应锁存信号(latch1b、latch2b、latch3b、latch4b、latch5b、latch6b、latch7b、latch8)。
传递电路631至635分别连接至第一等待信号发生器621至625的输出端子(out)。传递电路631至635的每一个包括一传输门(TG631至TG635之一)及一反相器(I631至I635之一)。举例而言，传递电路631可包括传输门TG631及反相器I631。
反相器I631至I635分别使等待时间控制信号(BCM2至BCM6)反相，且分别输出反相的等待时间控制信号(BCM2B至BCM6B)。开启或关闭传输门TG631至TG635以分别响应等待时间控制信号(BCM2至BCM6)及反相的等待时间控制信号(BCM2B至BCM6B)。
举例而言，可开启或关闭传输门TG631以响应等待时间控制信号(BCM2)及反相的等待时间控制信号(BCM2B)。当使能传递电路631至635时(即，传输门TG631至TG635开启)，它们将等待信号(WTR2至WTR6)输出至节点DN3。更具体言之，等待时间控制信号(BCM2至BCM6)之一经使能且其余信号被去能。因此，传递电路631至635之一经使能以将自第一等待信号发生器621至625的对应一个接收的等待信号(WTR2至WTR6之一)输出至节点DN3。
传输门641至645分别连接至第一等待信号发生器623至626及第二等待信号发生器627。开启或关闭传输门641至645以分别响应等待时间控制信号(BCM2至BCM6)及反相的等待时间控制信号(BCM2B至BCM6B)。当传输门641至645开启时，它们将等待信号(WTR4至WTR8)输出至输出逻辑电路650。
更具体言之，等待时间控制信号(BCM2至BCM6)之一被使能且其余信号被去能。因此，开启传输门641至645之一以将所接收的等待信号(WTR4至WTR8之一)输出至输出逻辑电路650。
输出逻辑电路650包括反相器651、656及657及或非门652至655。
反相器651使内部写入控制信号(WEBC)反相。或非门652输出一读取选通控制信号(CON_r)以响应反相器651的输出信号及一自节点DN3接收的等待信号(WTR2至WTR6之一)。当反相器651的输出信号及等待信号(WTR2至WTR6之一)皆为逻辑低时，或非门652将读取选通控制信号(CON_r)输出为逻辑高。
或非门653输出一写入选通控制信号(CON_w)以响应内部写入控制信号(WEBC)及一自传输门641至645接收的等待信号(WTR4至WTR8之一)。
或非门654输出一逻辑信号(CON1)以响应读取选通控制信号(CON_r)及写入选通控制信号(CON_w)。
或非门655输出一逻辑信号(CON2)以响应逻辑信号(CON1)及一自控制电路602接收的最后一列检测信号(DYI_last)。
反相器656及657延迟逻辑信号(CON2)。反相器657将延迟的信号作为选通控制信号(WTRD_CON)而输出。
图14为图13中所示的第一等待信号发生器的详细电路图。
第一等待信号发生器621至626的构造及操作大体相同，除了其输入信号及输出信号之外。仅将第一等待信号发生器621描述为一实例。
参看图14，第一等待信号发生器621包括或非门661至665、与非门666及反相器667至669。
或非门661输出一逻辑信号(W1)以响应分别经由输入端子(a至c)而接收的锁存信号(latch1b)及接地电压(VSS)。当锁存信号(latch1b)为逻辑低时，或非门661将逻辑信号(W1)输出为逻辑高。或非门662将逻辑信号(W2)输出为高电平以响应经由输入端子(d至f)接收的接地电压(VSS)。
与非门666输出一逻辑信号(W3)以响应逻辑信号(W1及W2)。当逻辑信号(W1及W2)皆为逻辑高时，与非门666将逻辑信号(W3)输出为逻辑低。
反相器667及668延迟经由输入端子(g)而接收的锁存信号(latch2)。反相器669延迟经由输入端子(g)而接收的锁存信号(latch2)。
或非门663输出一逻辑信号(W4)以响应反相器668的输出信号及逻辑信号(W3)。此外，或非门664输出一逻辑信号(W5)以响应反相器669的输出信号及逻辑信号(W3)。或非门665将一等待信号(WTR2)输出至输出端子(out)以响应逻辑信号(W4及W5)。
图15为图13中所示的第二等待信号发生器627的详细电路图。
参看图15，第二等待信号发生器627包括或非门671至676、与非门677及反相器678至680。除了或非门673之外，第二等待信号发生器627的构造及操作与上述第一等待信号发生器621的构造及操作(参考图14对其进行了描述)相同。省略其描述。
或非门671包括输入端子(a至c)。或非门672包括输入端子(d、e)。或非门673包括输入端子(f、g)。此外，反相器678及680连接至输入端子(h)。与非门677接收来自或非门671至673的逻辑信号(W11及W13)。
图16为图2中所示的第二脉冲串控制电路700的详细电路图。
参看图16，第二脉冲串控制电路700包括反相器701至705、或非门706、延迟电路707及与非门708。
反相器701及702延迟自缓冲器单元200接收的控制信号(CTDB)。或非门706输出一逻辑信号(W21)以响应反相器702的输出信号及一自缓冲器单元200接收的控制信号(CSB_CON)。延迟电路707包括串联连接的反相器711至716。反相器711至716延迟逻辑信号(W21)且输出一延迟的信号(W22)。
此外，与非门708输出一逻辑信号(W23)以响应自第一脉冲串控制电路600接收的选通控制信号(WTRD_CON)和逻辑信号(W21)。反相器703至705延迟逻辑信号(W23)且将延迟的信号作为脉冲串操作控制信号(WTRD_STB)而输出。
图17为图2中所示的第一字线控制电路800的详细电路图。
参看图17，第一字线控制电路800包括驱动器电路810及820、锁存电路830及840、输出逻辑电路850及锁存复位电路860、870。
驱动器电路810包括反相器811、PMOS晶体管812及NMOS晶体管813及814。驱动器电路810将逻辑低或逻辑高的控制信号(CTL1)输出至输出节点NO11以响应自第二字线控制电路900接收的第二内部控制信号(RST_NQ)及自缓冲器单元200接收的地址移位检测信号(ATDSUM)。
更具体言之，反相器811使第二内部控制信号(RST_NQ)反相且输出一反相的第二内部控制信号(RST_NQB)。
开启或关闭PMOS晶体管812以响应反相的第二内部控制信号(RST_NQB)。当开启PMOS晶体管812时，其将内部电压(VCC)施加至输出节点NO11。因此，在输出节点NO11中产生逻辑高的控制信号(CTL1)。
NMOS晶体管813及814串联连接于输出节点NO11与接地电压(VSS)之间。开启或关闭NMOS晶体管813以响应反相的第二内部控制信号(RST_NQB)。开启或关闭NMOS晶体管814以响应地址移位检测信号(ATDSUM)。当PMOS晶体管812开启时，NMOS晶体管813关闭。开启NMOS晶体管813及814以将接地电压(VSS)施加至输出节点NO11。因此，在输出节点NO11中产生逻辑低的控制信号(CTL1)。
驱动器电路820包括PMOS晶体管821及NMOS晶体管822、823。
驱动器电路820将逻辑低或逻辑高的控制信号(CTL2)输出至一输出节点NO12以响应反相的第二内部控制信号(RST_NQB)及自列地址检测器300接收的第一检测信号(RST_WL)。更具体言之，开启或关闭PMOS晶体管821及NMOS晶体管822以响应反相的第二内部控制信号(RST_NQB)。驱动器电路820的构造及操作与驱动器电路810的构造及操作相同。
锁存电路830包括反相器831及832。锁存电路830锁存控制信号(CTL1)且输出一锁存的信号(LAT81)。锁存电路840包括反相器841及842。锁存电路840锁存控制信号(CTL2)且输出一锁存的信号(LAT82)。输出逻辑电路850包括反相器851至856及一与非门857。
反相器851使锁存信号(LAT81)反相且反相器852使锁存的信号(LAT82)反相。与非门857输出一逻辑信号(NL)以响应反相器851及852的输出信号。反相器853至856延迟逻辑信号(NL)且将延迟的信号作为第一内部控制信号(NORM)而输出。
锁存复位电路860及870将内部电压(VCC)施加至锁存电路830及840以响应供电检测信号(PWRUP)。因此，锁存电路830及840经复位以将锁存的信号(LAT81及LAT82)输出为逻辑低。可使用一PMOS晶体管建构锁存复位电路860及870的每一个。
图18为图2中所示的第二字线控制电路900的详细电路图。参看图18，第二字线控制电路900包括锁存复位电路910及970、锁存电路920及950、驱动器电路940、第一输出逻辑电路930及第二输出逻辑电路960。
锁存复位电路910包括反相器911及PMOS晶体管912。反相器911使预充电控制信号(PCG)反相且输出一反相的预充电控制信号(PCGB)。开启或关闭PMOS晶体管912以响应反相的预充电控制信号(PCGB)。开启PMOS晶体管912以将内部电压(VCC)输出至锁存电路920。
锁存电路920包括反相器921及922。由锁存复位电路910来锁存锁存电路920且输出一逻辑低的锁存信号(LAT91)。
第一输出逻辑电路930包括反相器31至39、与非门40至42及延迟电路43。反相器31及32延迟自缓冲器单元200接收的控制信号(CSB_CON)且输出一延迟的信号(DCSB)。反相器33延迟延迟的信号(DCSB)。反相器34使锁存的信号(LAT91)反相。与非门40输出一逻辑信号(NL1)以响应第一内部控制信号(NORM)及反相器33及34的输出信号。反相器35使逻辑信号(NL1)反相。延迟电路43延迟反相器35的输出信号且输出一延迟的信号(DL91)。延迟电路43的构造及操作与参考图4及图5而描述的上述延迟电路D251的构造及操作大体相同。省略其描述。
反相器36使延迟信号(DL91)反相且将反相的信号作为第二内部控制信号(RST_NQ)而输出。与非门41输出一逻辑信号(NL2)以响应第二内部控制信号(RST_NQ)、供电检测信号(PWRUP)及一逻辑信号(NL3)。与非门42输出逻辑信号(NL3)以响应逻辑信号(NL2)及延迟的信号(DCSB)。反相器37至39延迟逻辑信号(NL2)且输出一延迟的信号(DNL2)。
驱动器电路940包括PMOS晶体管941及942及NMOS晶体管943。驱动器电路940将逻辑低或逻辑高的控制信号(CTT)输出至输出节点NO21以响应反相的预充电控制信号(PCGB)及延迟的信号(DNL2)。更具体言之，开启或关闭PMOS晶体管941以响应反相的预充电控制信号(PCGB)。PMOS晶体管942连接于PMOS晶体管941与输出节点NO21之间且被开启或关闭以响应延迟的信号(DNL2)。开启PMOS晶体管941及942以将内部电压(VCC)施加至输出节点NO21。因此，在输出节点NO21中产生逻辑高的控制信号(CTT)。NMOS晶体管943连接于输出节点NO21与接地电压(VSS)之间。开启或关闭NMOS晶体管943以响应延迟的信号(DNL2)。开启NMOS晶体管943以将接地电压(VSS)施加至输出节点NO21。因此，在输出节点NO21中产生逻辑低的控制信号(CTT)。
锁存电路950包括反相器951及952。锁存电路950锁存控制信号(CTT)且输出一锁存的信号(LAT92)。
第二输出逻辑电路960包括延迟电路961、反相器962至966及或非门967。延迟电路961延迟锁存的信号(LAT92)且输出一延迟的信号(DL92)。延迟电路961的构造及操作与参考图4及图5而描述的上述延迟电路D251的构造及操作大体相同。省略其描述。反相器962及963延迟延迟的信号(DL92)且反相器964使供电检测信号(PWRUP)反相。或非门967输出一逻辑信号(NL3)以响应反相器963及964的输出信号。反相器965、966延迟逻辑信号(NL3)且将延迟的信号作为字线控制信号(ROWACT)而输出。
下文将参考图19详细描述伪SRAM 100的脉冲串读取或写入操作。图19为示出与根据本发明实施例的伪SRAM 100的脉冲串读取或写入操作相关的信号的时序图。首先下文将详细描述伪SRAM 100的写入操作。
最初将芯片选择信号(CSB)及写入使能信号(WEB)去能至低电平。因此，伪SRAM 100经使能以响应芯片选择信号(CSB)且供电检测器101将供电检测信号(PWRUP)输出为逻辑高。
其后，脉冲串模式控制器104的缓冲器单元200产生内部时钟信号(INCLK及INCLKB)及控制信号(CTDB)以响应外部时钟信号(EXCLK)且将控制信号(CSB_CON)输出为低电平以响应芯片选择信号(CSB)。
此外，缓冲器单元200将内部写入控制信号(WEBC)输出为低电平以响应写入使能信号(WEB)、内部时钟信号(INCLK及INCLKB)及控制信号(CSB_CON)。此外，当地址有效信号(ADVB)变为低电平时，缓冲器单元200接收外部地址信号(EXADD1至EXADDK)且基于所述外部地址信号(EXADD1至EXADDK)而产生脉冲串行地址信号(CAX1至CAXn)及脉冲串列地址信号(CAY1至CAYn)。
缓冲器单元200连续产生脉冲串行地址信号(CAX1至CAXn)及脉冲串列地址信号(CAY1至CAYn)直至地址有效信号(ADVB)自逻辑高转为逻辑低或芯片选择信号(CSB)变为逻辑高。当地址有效信号(ADVB)转为逻辑低时，缓冲器单元200接收新的外部地址信号且产生脉冲串行地址信号及脉冲串列地址信号以响应于此。
同时，在脉冲串操作控制器400中，在设定时间期间第一脉冲串控制电路600的控制电路602起初将最后一列检测信号(DYI_last)输出为逻辑低以响应控制信号(CSB_CON)。当最后一列检测信号(DYI_last)为低电平时，第一脉冲串控制电路600的选通控制信号发生器603使能选通控制信号(WTRD_CON)为逻辑高。此时，选通控制信号发生器603在自一时间点(在该时间点最后一列检测信号(DYI_last)变为逻辑低)的设定延迟时间之后使能选通控制信号(WTRD_CON)以响应等待时间控制信号(BCM2至BCM6)及锁存信号(latch2至latch8、latch1b至latch7b)。
当选通控制信号(WTRD_CON)为高电平时，脉冲串操作控制器400的第二脉冲串控制电路700周期性且重复产生脉冲串操作控制信号(WTRD_STB)产生为高脉冲信号以响应控制信号(CTDB)。
在将芯片选择信号(CSB)及地址有效信号(ADVB)去能为逻辑低后，一设定时间流逝之后，主控制器102起始将预充电控制信号(PCG)产生为高脉冲。字线控制器500的第二字线控制电路900将字线控制信号(ROWACT)输出为逻辑高的脉冲信号以响应预充电控制信号(PCG)及供电检测信号(PWRUP)。
因此，读取/写入控制器105使能驱动器控制信号(DRV_CON)以响应字线控制信号(ROWACT)。此外，行译码器107译码脉冲串行地址信号(CAX1至CAXn)。字线驱动器108使能对应于行译码器107的解码结果的字线(例如，WL1)以响应驱动器控制信号(DRV_CON)。
无论何时将脉冲串操作控制信号(WTRD_STB)产生为高脉冲信号，列译码器109始终接收脉冲串列地址信号(CAY1至CAYn)。列译码器109使能对应的位线以响应所接收的脉冲串列地址信号(CAY1至CAYn)。
其后，当脉冲串列地址信号(CAY1至CAYn)代表一最后一列地址时(例如，脉冲串列地址信号(CAY1至CAYn)皆为逻辑′1′)，列地址检测器300将第一检测信号(RST_WL)产生为高脉冲信号且在设定时间流逝之后将第二检测信号(REEN_PAGE)产生为高脉冲信号。
控制电路602将最后一列检测信号(DYI_last)输出为逻辑高以响应第一检测信号(RST_WL)。选通控制信号发生器603去能选通控制信号(WTRD_CON)以响应最后一列检测信号(DYI_last)。因此，第二脉冲串控制电路700连续地将脉冲串操作控制信号(WTRD_STB)输出为逻辑低以响应选通控制信号(WTRD_CON)。
此外，第一字线控制电路800在设定时间期间将第一内部控制信号(NORM)输出为逻辑高以响应第一检测信号(RST_WL)。因此，主控制器102将预充电控制信号(PCG)输出为高脉冲信号以响应第一内部控制信号(NORM)。读取/写入控制器105去能驱动器控制信号(DRV_CON)以响应预充电控制信号(PCG)。字线驱动器108去能整个字线以响应驱动器控制信号(DRV_CON)。
其后，第二字线控制电路900将字线控制信号(ROWACT)输出为高脉冲信号以响应第一内部控制信号(NORM)及预充电控制信号(PCG)。读取/写入控制器105再次使能驱动器控制信号(DRV_CON)以响应字线控制信号(ROWACT)。字线驱动器108使能对应于由行译码器107解码的结果的下一个字线(例如，WL2)以响应驱动器控制信号(DRV_CON)。
其后，控制电路602将最后一列检测信号(DYI_last)输出为逻辑低以响应第二检测信号(REEN_PAGE)。选通控制信号发生器603再次使能选通控制信号(WTRD_CON)以响应最后一列检测信号(DYI_last)。因此，第二脉冲串控制电路700周期性且重复地产生脉冲串操作控制信号(WTRD_STB)作为高脉冲信号以响应选通控制信号(WTRD_CON)。其后，伪SRAM 100重复执行以上操作。
同时，除了写入使能信号(WEB)变为逻辑高及输出每一信号的时间点不同之外，伪SRAM 100的读取操作与伪SRAM 100的写入操作相同，因此，为了避免冗余，省略关于伪SRAM 100的读取操作的描述。
如以上所述，本发明的优势在于：当将一存取命令及一外部地址信号输入至伪SRAM仅一次时，伪SRAM可执行连续的脉冲串模式操作。
尽管参考优选实施例而作出上文描述，但应了解，本领域技术人员在不偏离本发明及附加权利要求的精神和范围的情况下可对本发明作改变及修改。

Claims (60)

1、一种伪静态随机存取存储器，包括：
存储单元阵列，其包括多个动态随机存取存储单元；
脉冲串模式控制器，其接收外部地址信号以响应外部时钟信号及外部控制信号，基于所述外部地址信号而连续产生脉冲串行地址信号及脉冲串列地址信号，且产生脉冲串操作控制信号及字线控制信号以响应所述外部控制信号、预充电控制信号及等待时间控制信号；
读取及写入控制器，其产生驱动器控制信号以响应所述字线控制信号及所述预充电控制信号；
行译码器，其译码所述脉冲串行地址信号；
字线驱动器，其使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一或去能所述存储单元阵列的所述多个字线以响应所述驱动器控制信号；及
列译码器，其接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号且使能对应于所述脉冲串列地址信号的所述存储单元阵列的位线。
2、如权利要求1所述的伪静态随机存取存储器，其中所述外部控制信号包括地址有效信号、芯片选择信号、写入使能信号及输出使能信号，
其中当将所述外部地址信号输入至所述脉冲串模式控制器时，去能所述地址有效信号，及
当去能所述芯片选择信号及所述地址有效信号时，所述脉冲串模式控制器接收所述外部地址信号，产生自所述外部地址信号逐渐上升的所述脉冲串行地址信号及所述脉冲串列地址信号，且连续产生所述脉冲串行地址信号及所述脉冲串列地址信号直至再次去能所述地址有效信号或使能所述芯片选择信号。
3、如权利要求2所述的伪静态随机存取存储器，其中所述脉冲串模式控制器进一步包括主控制器，所述主控制器产生第一内部控制信号以响应所述外部控制信号、所述预充电控制信号及所述等待时间控制信号，产生所述预充电控制信号以响应所述外部控制信号及所述第一内部控制信号，且产生模式寄存器设定信号以响应所述外部控制信号及所述外部地址信号。
4、如权利要求3所述的伪静态随机存取存储器，其进一步包含模式寄存器，该模式寄存器产生对应于由所述模式寄存器设定信号设定的模式及所述外部地址信号的所述等待时间控制信号。
5、如权利要求3所述的伪静态随机存取存储器，其中当去能所述芯片选择信号及所述地址有效信号时，在一设定时间流逝之后，所述主控制器将所述预充电控制信号产生为高脉冲信号，且当所述第一内部控制信号变为逻辑高时将所述预充电控制信号产生为高脉冲信号。
6、如权利要求5所述的伪静态随机存取存储器，其中当使能所述字线控制信号时，所述读取及写入控制器使能所述驱动器控制信号，且当使能所述预充电控制信号时去能所述驱动器控制信号，且
无论何时使能所述驱动器控制信号，所述字线驱动器使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一，且当去能所述驱动器控制信号时去能所述存储单元阵列的所述多个字线。
7、如权利要求2所述的伪静态随机存取存储器，其中所述脉冲串模式控制器包括：
缓冲器单元，其产生第一控制信号及第二控制信号、地址移位检测信号、内部时钟信号、内部写入控制信号、内部地址有效信号、所述脉冲串行地址信号及所述脉冲串列地址信号以响应所述外部时钟信号、所述外部控制信号及所述外部地址信号；
列地址检测器，其接收所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述等待时间控制信号及所述脉冲串列地址信号，判定所述脉冲串列地址信号是否代表一最后一列地址，且根据该判定结果而产生第一检测信号及第二检测信号；
脉冲串操作控制器，其产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
字线控制器，其产生第一内部控制信号及所述字线控制信号以响应所述地址移位检测信号、所述第一检测信号、所述第二控制信号及所述预充电控制信号。
8、如权利要求7所述的伪静态随机存取存储器，其中所述缓冲器单元包括：
内部时钟产生电路，其将所述外部时钟信号延迟一第一预定时间且产生一延迟的信号，并将所述延迟的信号延迟一第二预定时间以输出所述内部时钟信号；
控制信号产生电路，其输出所述第一控制信号及所述第二控制信号、所述内部地址有效信号及所述内部写入控制信号以响应所述外部时钟信号、所述延迟的信号、所述芯片选择信号、所述地址有效信号及所述写入使能信号；
地址缓冲器，其输出内部行地址信号、内部列地址信号及所述地址移位检测信号以响应所述芯片选择信号、所述地址有效信号、所述内部时钟信号及所述外部地址信号；及
地址计数器，其输出所述脉冲串行地址信号及所述脉冲串列地址信号以响应所述内部时钟信号、所述内部行地址信号及所述内部列地址信号。
9、如权利要求7所述的伪静态随机存取存储器，其中所述列地址检测器包括：
控制时钟产生电路，其产生读取时钟信号及写入时钟信号中的一个及控制时钟信号以响应所述内部时钟信号及所述内部写入控制信号；
最后一列检测电路，其输出有效移位检测信号及内部检测信号以响应所述内部地址有效信号及所述脉冲串列地址信号；
第一检测信号发生器，其输出所述第一检测信号及输出信号以响应所述读取时钟信号及所述写入时钟信号中的一个、所述控制时钟信号、所述等待时间控制信号、所述内部检测信号及所述有效移位检测信号；及
第二检测信号发生器，其输出所述第二检测信号以响应所述读取时钟信号及所述写入时钟信号中的一个、所述控制时钟信号、所述等待时间控制信号、所述有效移位检测信号及所述输出信号。
10、权利要求9所述的伪静态随机存取存储器，其中当所述内部地址有效信号为逻辑低且所述脉冲串列地址信号皆为逻辑高时，所述最后一列检测电路将所述内部检测信号输出为逻辑高。
11、如权利要求10所述的伪静态随机存取存储器，其中当所述内部检测信号为逻辑高时，所述第一检测信号发生器将所述第一检测信号输出为高脉冲信号，且在一第一预定时间流逝之后将所述输出信号输出为一与所述读取时钟信号及所述写入时钟信号中的一个同步的逻辑高以响应所述等待时间控制信号。
12、如权利要求9所述的伪静态随机存取存储器，其中当去能所述写入使能信号时，所述缓冲器单元去能所述内部写入控制信号，且当使能所述写入使能信号时使能所述内部写入控制信号，且
当去能所述内部写入控制信号时，所述控制时钟产生电路产生所述写入时钟信号，且当使能所述内部写入控制信号时产生所述读取时钟信号。
13、如权利要求9所述的伪静态随机存取存储器，其中所述第一检测信号发生器包括：
第一移位电路，其产生第一移位信号以响应所述内部检测信号、所述有效移位检测信号及所述控制时钟信号；
第二至第J移位电路，其分别接收第一至第(J-1)移位信号且分别输出所述第二至第J移位信号以响应所述有效移位检测信号及所述控制时钟信号；
第一至第J传递电路，其分别接收所述第一至第(J-1)移位信号，使能或去能所述传递电路以响应所述等待时间控制信号，且分别将当使能时所接收的所述第一至第(J-1)移位信号输出至一输出节点；
第(J+1)移位电路，其输出所述输出信号以响应自所述输出节点接收的所述第一至第J移位信号之一、所述有效移位检测信号及所述控制时钟信号；
第(J+2)移位电路，其输出第(J+1)移位信号以响应自所述输出节点接收的所述第一至第J移位信号之一、所述有效移位检测信号及所述控制时钟信号；
第(J+3)移位电路，其输出第(J+2)移位信号以响应所述第(J+1)移位信号、所述有效移位检测信号及所述控制时钟信号；及
检测信号输出单元，其将所述第(J+2)移位信号或自所述输出节点接收的所述第一至第J移位信号之一作为所述第一检测信号而输出以响应所述读取时钟信号及所述写入时钟信号之一，
其中J为整数，并且当使能所述第一至第J传递电路的任一个时，所述其余电路被去能。
14、如权利要求13所述的伪静态随机存取存储器，其中所述检测信号输出单元将所述第(J+2)移位信号作为所述第一检测信号而输出以响应所述读取时钟信号，且将自所述输出节点接收的所述第一至第J移位信号之一作为所述第一检测信号而输出以响应所述写入时钟信号。
15、如权利要求11所述的伪静态随机存取存储器，其中当所述输出信号为逻辑高时，在一第二预定时间流逝之后，所述第二检测信号发生器将所述第二检测信号输出为一与所述读取时钟信号及所述写入时钟信号之一同步的高脉冲信号以响应所述等待时间控制信号。
16、如权利要求9所述的伪静态随机存取存储器，其中所述第二检测信号发生器包括：
第一移位电路，其产生第一移位信号以响应所述输出信号、所述有效移位检测信号及所述控制时钟信号；
第二至第L移位电路，其分别接收第一至第(L-1)移位信号且分别输出所述第二至第L移位信号以响应所述有效移位检测信号及所述控制时钟信号；
第一至第(L-1)传递电路，其分别接收所述第二至第L移位信号，使能或去能所述传递电路以响应所述等待时间控制信号，且分别将当使能时所接收的所述第二至第L移位信号输出至一输出节点；
第(L+1)移位电路，其输出第(L+1)移位信号以响应自所述输出节点接收的所述第二至第L移位信号之一、所述有效移位检测信号及所述控制时钟信号；
第(L+2)移位电路，其输出第(L+2)移位信号以响应所述第(L+1)移位信号、所述有效移位检测信号及所述控制时钟信号；及
检测信号输出单元，其将自所述输出节点接收的所述第二至第L移位信号之一或所述第(L+2)移位信号作为该第二检测信号而输出以响应所述读取时钟信号及所述写入时钟信号之一，
其中L为一整数，并且当使能所述第一至第(L-1)传递电路之一时，所述其余电路被去能。
17、如权利要求16所述的伪静态随机存取存储器，其中所述检测信号输出单元将自所述输出节点接收的所述第二至第L移位信号之一作为所述第二检测信号而输出以响应所述读取时钟信号，且将所述第(L+2)移位信号作为所述第二检测信号而输出以响应所述写入时钟信号。
18、如权利要求7所述的伪静态随机存取存储器，其中所述脉冲串操作控制器包括：
第一脉冲串控制电路，其产生选通控制信号以响应所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
第二脉冲串控制电路，其产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号及所述选通控制信号。
19、如权利要求18所述的伪静态随机存取存储器，其中当所述第二检测信号为高电平时，所述第一脉冲串控制电路使能所述选通控制信号，或当所述内部地址有效信号为高电平时在一设定时间流逝之后使能所述选通控制信号，且当所述第一检测信号为高电平时去能所述选通控制信号，
当使能所述选通控制信号时，所述第二脉冲串控制电路将一周期性重复的高脉冲信号产生为所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号，且
无论何时所述第二脉冲串控制电路将所述脉冲串操作控制信号产生为一高脉冲信号，所述列译码器接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号。
20、如权利要求18所述的伪静态随机存取存储器，其中所述第一脉冲串控制电路包括：
锁存信号发生器，其产生锁存信号以响应所述内部时钟信号及所述内部地址有效信号；
控制电路，其输出一最后一列检测信号以响应所述内部地址有效信号、所述第一检测信号及所述第二检测信号及所述第二控制信号；及
选通控制信号发生器，其输出所述选通控制信号以响应所述内部写入控制信号、所述锁存信号、所述等待时间控制信号及所述最后一列检测信号。
21、如权利要求20所述的伪静态随机存取存储器，其中所述锁存信号发生器包括：
第一移位电路，其输出第一移位信号及第一锁存信号以响应所述内部地址有效信号的反相信号及所述内部时钟信号的反相信号；
第二至第M移位电路，其分别接收第一至第(M-1)移位信号，且分别输出第二至第M移位信号及第二至第M锁存信号以响应所述内部时钟信号的反相信号；及
第(M+1)移位电路，其输出第(M+1)锁存信号以响应所述第M移位信号及所述内部时钟信号的反相信号，
其中M为整数。
22、如权利要求21所述的伪静态随机存取存储器，其中所述选通控制信号发生器包括：
第一至第(M-2)等待信号发生器，其分别产生第一至第(M-2)等待信号以响应所述第一至第(M-1)锁存信号；
第一至第(M-2)传递电路，其分别接收所述第一至第(M-2)等待信号，使能或去能所述传递电路以响应所述等待控制信号，且将当使能时所接收的所述第一至第(M-2)等待信号输出至所述输出节点；
第(M-1)等待信号发生器，其产生第(M-1)等待信号以响应所述第一至第M锁存信号；
第M等待信号发生器，其产生第M等待信号以响应所述第一至第(M+1)锁存信号；
第一至第(M-2)传输门，其分别接收所述第三至第M等待信号，使能或去能所述传输门以响应所述等待时间控制信号，且分别输出当使能时所接收的所述第三至第M等待信号；及
输出逻辑电路，其输出所述选通控制信号以响应自所述输出节点接收的所述第一至第(M-2)等待信号之一、所述第三至第M等待信号之一、所述内部写入控制信号及所述最后一列检测信号。
23、如权利要求7所述的伪静态随机存取存储器，其中所述字线控制器包括：
第一字线控制电路，其产生所述第一内部控制信号以响应所述地址移位检测信号、所述第一检测信号及所述第二内部控制信号；及
第二字线控制电路，其产生所述字线控制信号以响应所述第二控制信号及所述预充电控制信号。
24、如权利要求23所述的伪静态随机存取存储器，其中当所述第一检测信号为一高电平时，在一设定时间期间，所述第一字线控制电路将所述第一内部控制信号输出为逻辑高，且
当所述第一内部控制信号及所述预充电控制信号皆为高电平时，所述第二字线控制电路将所述字线控制信号输出为高脉冲信号。
25、一种伪静态随机存取存储器，包括：
存储单元阵列，其包括多个动态随机存取存储单元；
脉冲串模式控制器，其产生脉冲串地址信号及内部控制信号以响应外部时钟信号、外部控制信号、外部地址信号、预充电控制信号及等待时间控制信号，使得在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中；以及
外围电路，所述外围电路在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中以响应所述脉冲串地址信号及所述内部控制信号，
其中所述脉冲串地址信号包括脉冲串行地址信号及脉冲串列地址信号，且
所述脉冲串模式控制器基于所述外部地址信号而连续产生所述脉冲串行地址信号及所述脉冲串列地址信号，且产生所述脉冲串操作控制信号及字线控制信号以响应所述外部控制信号、所述预充电控制信号及所述等待时间控制信号。
26、如权利要求25所述的伪静态随机存取存储器，其中所述外围电路包括：读取及写入控制器，所述读取及写入控制器产生驱动器控制信号以响应所述字线控制信号及所述预充电控制信号；
行译码器，其译码所述脉冲串行地址信号；
字线驱动器，其使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一以响应所述驱动器控制信号，或去能所述存储单元阵列的所述多个字线；及
列译码器，其接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号且使能对应于所述脉冲串列地址信号的存储单元阵列的位线。
27、如权利要求25所述的伪静态随机存取存储器，其中所述外部控制信号包括地址有效信号、芯片选择信号、写入使能信号及输出使能信号，
其中当将所述外部地址信号输入至所述脉冲串模式控制器时去能所述地址有效信号，且
当去能所述芯片选择信号及所述地址有效信号时，所述脉冲串模式控制器接收所述外部地址信号，且产生自所述外部地址信号逐渐上升的所述脉冲串行地址信号及所述脉冲串列地址信号。
28、如权利要求27所述的伪静态随机存取存储器，其中所述脉冲串模式控制器进一步包括：主控制器，所述主控制器产生第一内部控制信号以响应所述外部控制信号、所述预充电控制信号及所述等待时间控制信号，产生所述预充电控制信号以响应所述外部控制信号及所述第一内部控制信号，且产生模式寄存器设定信号以响应所述外部控制信号及所述外部地址信号。
29、如权利要求28所述的伪静态随机存取存储器，其进一步包含：模式寄存器，所述模式寄存器产生对应于由所述模式寄存器设定信号设定的模式及所述外部地址信号的所述等待时间控制信号。
30、如权利要求28所述的伪静态随机存取存储器，其中当去能所述芯片选择信号及所述地址有效信号时且在一设定时间流逝之后，所述主控制器将所述预充电控制信号产生为高脉冲信号，当所述第一内部控制信号变为逻辑高时将所述预充电控制信号产生为高脉冲信号。
31、如权利要求30所述的伪静态随机存取存储器，其中当使能所述字线控制信号时所述读取及写入控制器使能所述驱动器控制信号，且当使能所述预充电控制信号时去能所述驱动器控制信号，且
无论何时使能所述驱动器控制信号，所述字线驱动器使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一，且当去能所述驱动器控制信号时去能所述存储单元阵列的所述多个字线。
32、如权利要求27所述的伪静态随机存取存储器，其中所述脉冲串模式控制器包括：
缓冲器单元，其产生第一控制信号及第二控制信号、地址移位检测信号、内部时钟信号、内部写入控制信号、内部地址有效信号、所述脉冲串行地址信号及所述脉冲串列地址信号，以响应所述外部时钟信号、所述外部控制信号及所述外部地址信号；
列地址检测器，其接收所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述等待时间控制信号及所述脉冲串列地址信号，判定所述脉冲串列地址信号是否代表最后一列地址，且根据所述判定结果而产生第一检测信号及第二检测信号；
脉冲串操作控制器，其产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
字线控制器，其产生第一内部控制信号及所述字线控制信号以响应所述地址移位检测信号、所述第一检测信号、所述第二控制信号及所述预充电控制信号。
33、如权利要求32所述的伪静态随机存取存储器，其中所述缓冲器单元包括：
内部时钟产生电路，其将所述外部时钟信号延迟一第一预定时间且产生延迟的信号，且将所述延迟的信号延迟一第二预定时间以输出所述内部时钟信号；
控制信号产生电路，其输出所述第一控制信号及所述第二控制信号、所述内部地址有效信号及所述内部写入控制信号以响应所述外部时钟信号、所述延迟的信号、所述芯片选择信号、所述地址有效信号及所述写入使能信号；
地址缓冲器，其输出内部行地址信号、内部列地址信号及所述地址移位检测信号以响应所述芯片选择信号、所述地址有效信号、所述内部时钟信号及所述外部地址信号；及
地址计数器，其输出所述脉冲串行地址信号及所述脉冲串列地址信号以响应所述内部时钟信号、所述内部行地址信号及所述内部列地址信号。
34、如权利要求32所述的伪静态随机存取存储器，其中所述列地址检测器包括：
控制时钟产生电路，其产生读取时钟信号及写入时钟信号之一及控制时钟信号以响应所述内部时钟信号及所述内部写入控制信号；
最后一列检测电路，其输出有效移位检测信号及内部检测信号以响应所述内部地址有效信号及所述脉冲串列地址信号；
第一检测信号发生器，其输出所述第一检测信号及输出信号以响应所述读取时钟信号及所述写入时钟信号之一、所述控制时钟信号、所述等待时间控制信号，所述内部检测信号及所述有效移位检测信号；及
第二检测信号发生器，其输出所述第二检测信号以响应所述读取时钟信号及所述写入时钟信号之一、所述控制时钟信号、所述等待时间控制信号、该有效移位检测信号及所述输出信号。
35、一种伪静态随机存取存储器，包括：
存储单元阵列，其包括多个动态随机存取存储单元；
脉冲串模式控制器，其产生脉冲串行地址信号、脉冲串列地址信号，脉冲串操作控制信号及字线控制信号，使得在脉冲串模式下自所述多个动态随机存取存储单元的某些单元读取数据或在脉冲串模式下将数据写入所述多个动态随机存取存储单元的某些单元中；
读取及写入控制器，其产生驱动器控制信号以响应所述字线控制信号及所述预充电控制信号；
行译码器，其译码所述脉冲串行地址信号；
字线驱动器，其使能对应于由所述行译码器译码的结果的所述存储单元阵列的多个字线之一或去能所述存储单元阵列的所述多个字线，以响应所述驱动器控制信号；及
列译码器，其接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号且使能对应于所述脉冲串列地址信号的所述存储单元阵列的位线，
其中所述脉冲串模式控制器包括：
缓冲器单元，其产生第一控制信号及第二控制信号、地址移位检测信号、内部时钟信号、内部写入控制信号、内部地址有效信号、所述脉冲串行地址信号及所述脉冲串列地址信号，以响应外部时钟信号、外部控制信号及外部地址信号；
列地址检测器，其接收所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、等待时间控制信号及所述脉冲串列地址信号，判定所述脉冲串列地址信号是否代表一最后一列地址，且根据所述判定产生第一检测信号及第二检测信号；
脉冲串操作控制器，其产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
字线控制器，其产生第一内部控制信号及所述字线控制信号以响应所述地址移位检测信号、所述第一检测信号、所述第二控制信号及所述预充电控制信号。
36、如权利要求35所述的伪静态随机存取存储器，其中所述外部控制信号包括地址有效信号、芯片选择信号、写入使能信号及输出使能信号，
其中当将所述外部地址信号输入至所述脉冲串模式控制器时去能所述地址有效信号，且
当去能所述芯片选择信号及所述地址有效信号时，所述脉冲串模式控制器接收所述外部地址信号，产生自所述外部地址信号逐渐上升的所述脉冲串行地址信号及所述脉冲串列地址信号，且连续产生所述脉冲串行地址信号及所述脉冲串列地址信号直至再次去能所述地址有效信号或使能所述芯片选择信号。
37、如权利要求36所述的伪静态随机存取存储器，其中所述脉冲串模式控制器进一步包括：主控制器，所述主控制器产生所述预充电控制信号以响应所述外部控制信号及所述第一内部控制信号，且产生模式寄存器设定信号以响应所述外部控制信号及所述外部地址信号。
38、如权利要求37所述的伪静态随机存取存储器，其进一步包含：模式寄存器，所述模式寄存器产生对应于由所述模式寄存器设定信号所设定的模式及所述外部地址信号的所述等待时间控制信号。
39、如权利要求37所述的伪静态随机存取存储器，其中当去能所述芯片选择信号及所述地址有效信号时，在一设定时间流逝之后，所述主控制器将所述预充电控制信号产生为高脉冲信号，且当所述第一内部控制信号变为逻辑高时将所述预充电控制信号产生为高脉冲信号。
40、如权利要求39所述的伪静态随机存取存储器，其中当使能所述字线控制信号时，所述读取及写入控制器使能所述驱动器控制信号，且当使能所述预充电控制信号时去能所述驱动器控制信号，且
无论何时使能所述驱动器控制信号，所述字线驱动器使能对应于由所述行译码器译码的结果的所述存储单元阵列的所述多个字线之一，且当去能所述驱动器控制信号时去能所述存储单元阵列的所述多个字线。
41、如权利要求36所述的伪静态随机存取存储器，其中所述缓冲器单元包括：
内部时钟产生电路，其将所述外部时钟信号延迟一第一预定时间且产生延迟的信号，且将所述延迟的信号延迟一第二预定时间以输出所述内部时钟信号；
控制信号产生电路，其输出所述第一控制信号及所述第二控制信号、所述内部地址有效信号及所述内部写入控制信号以响应所述外部时钟信号、所述延迟的信号、所述芯片选择信号、所述地址有效信号及所述写入使能信号；
地址缓冲器，其输出内部列地址信号、内部行地址信号及所述地址移位检测信号以响应所述芯片选择信号、所述地址有效信号、所述内部时钟信号及所述外部地址信号；及
地址计数器，其输出所述脉冲串行地址信号及所述脉冲串列地址信号以响应所述内部时钟信号、所述内部行地址信号及所述内部列地址信号。
42、如权利要求35所述的伪静态随机存取存储器，其中所述列地址检测器包括：
控制时钟产生电路，其产生读取时钟信号及写入时钟信号之一及控制时钟信号以响应所述内部时钟信号及所述内部写入控制信号；
最后一列检测电路，其输出有效移位检测信号及内部检测信号以响应所述内部地址有效信号及所述脉冲串列地址信号；
第一检测信号发生器，其输出所述第一检测信号及输出信号以响应所述读取时钟信号及所述写入时钟信号之一、所述控制时钟信号、所述等待时间控制信号、所述内部检测信号及所述有效移位检测信号；及
第二检测信号发生器，其输出所述第二检测信号以响应所述读取时钟信号及所述写入时钟信号之一、所述控制时钟信号、所述等待时间控制信号、该有效移位检测信号及所述输出信号。
43、一种控制伪静态随机存取存储器的脉冲串模式操作的方法，所述方法包含以下步骤：
接收外部地址信号以响应外部时钟信号及外部控制信号且连续产生自所述外部地址信号逐渐上升的脉冲串行地址信号及脉冲串列地址信号；
产生脉冲串操作控制信号及字线控制信号以响应所述外部控制信号、预充电控制信号及等待时间控制信号；
产生驱动器控制信号以响应所述字线控制信号及所述预充电控制信号；
译码所述脉冲串行地址信号；
使能对应于译码结果的存储单元阵列的多个字线之一以响应所述驱动器控制信号；及
接收所述脉冲串列地址信号以响应所述脉冲串操作控制信号且使能对应于所述脉冲串列地址信号的存储单元阵列的位线。
44、如权利要求43所述的方法，其中所述外部控制信号包括地址有效信号、芯片选择信号、写入使能信号及输出使能信号，且
其中当接收所述外部地址信号时将所述地址有效信号去能一设定时间，且当使能所述伪静态随机存取存储器时去能所述芯片选择信号。
45、如权利要求44所述的方法，其进一步包含：
当去能所述芯片选择信号及所述地址有效信号时，在一设定时间流逝之后，将所述预充电控制信号产生为脉冲信号形式，或当所述第一内部控制信号变为逻辑高时产生所述脉冲信号形式的所述预充电控制信号；
输出模式寄存器设定信号以响应所述外部控制信号及所述外部地址信号；及
产生对应于由所述模式寄存器设定信号设定的模式及所述外部地址信号的所述等待时间控制信号。
46、如权利要求45所述的方法，其中在产生所述脉冲串操作控制信号及所述字线控制信号的步骤中，所述字线控制信号为脉冲信号，所述脉冲信号周期性地产生以响应所述外部控制信号、所述预充电控制信号及所述等待时间控制信号直至再次去能所述地址有效信号或使能所述芯片选择信号，
产生所述驱动器控制信号的步骤包括：
无论何时周期性地产生所述字线控制信号，使能所述驱动器控制信号；及
无论何时产生所述预充电控制信号，去能所述驱动器控制信号，
其中，其中产生所述字线控制信号的时间点与其中产生所述预充电控制信号的时间点彼此不同。
47、如权利要求46所述的方法，其进一步包含当去能所述驱动器控制信号时去能所述存储单元阵列的多个字线，且
在使能对应于所述译码结果的所述存储单元阵列的所述字线之一的步骤中，无论何时使能所述驱动器控制信号，根据所述译码结果而逐个使能所述字线。
48、如权利要求45所述的方法，其中产生所述脉冲串操作控制信号及所述字线控制信号的步骤包括：
产生所述第一控制信号及所述第二控制信号、所述地址移位检测信号、所述内部时钟信号、所述内部写入控制信号及所述内部地址有效信号，以响应所述外部时钟信号、所述外部控制信号及所述外部地址信号；
基于所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述等待时间控制信号及所述脉冲串列地址信号而判定所述脉冲串列地址信号是否代表一最后一列地址，且根据所述判定而产生第一检测信号及第二检测信号；
产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
产生所述第一内部控制信号及所述字线控制信号以响应所述地址移位检测信号、所述第一检测信号、所述第二控制信号及所述预充电控制信号。
49、如权利要求48所述的方法，其中产生所述第一控制信号及所述第二控制信号、所述地址移位检测信号、所述内部时钟信号、所述内部写入控制信号及所述内部地址有效信号的步骤包括：
将所述外部时钟信号延迟一第一预定时间且产生延迟的信号；
将所述延迟的信号延迟一第二预定时间且产生所述内部时钟信号；
输出所述第一控制信号及所述第二控制信号、所述内部地址有效信号及所述内部写入控制信号以响应所述外部时钟信号、所述延迟的信号、所述芯片选择信号、所述地址有效信号及所述写入使能信号；及
输出内部行地址信号、内部列地址信号及所述地址移位检测信号以响应所述芯片选择信号、所述地址有效信号、所述内部时钟信号及所述外部地址信号。
50、如权利要求49所述的方法，其中在连续产生所述脉冲串行地址信号及所述脉冲串行地址信号的步骤中，基于所述内部时钟信号及所述内部行地址信号而产生所述脉冲串行地址信号，且基于所述内部时钟信号及所述内部列地址信号而产生所述脉冲串列地址信号。
51、如权利要求48所述的方法，其中产生所述第一检测信号及所述第二检测信号的步骤包括：
产生读取时钟信号及写入时钟信号中的任一个及控制时钟信号以响应所述内部时钟信号及所述内部写入控制信号；
输出有效移位检测信号及内部检测信号以响应所述内部地址有效信号及所述脉冲串列地址信号；
输出所述第一检测信号及输出信号以响应所述读取时钟信号及所述写入时钟信号中的任一个、所述控制时钟信号、所述等待时间控制信号、所述内部检测信号及所述有效移位检测信号；及
输出所述第二检测信号以响应所述读取时钟信号及所述写入时钟信号中的任一个、所述控制时钟信号、所述等待时间控制信号、所述有效移位检测信号及所述输出信号。
52、如权利要求51所述的方法，其中在输出所述有效移位检测信号及所述内部检测信号的步骤中，当所述内部地址有效信号为逻辑低时且当所述脉冲串列地址信号皆为逻辑高时，所述内部检测信号变为逻辑高，且
在输出所述第一检测信号及所述输出信号的步骤中，当所述内部检测信号为逻辑高时，将所述第一检测信号输出为高脉冲信号且在一第一预定时间流逝之后将所述输出信号输出为与所述读取时钟信号及所述写入时钟信号中的任一个同步的逻辑高以响应所述等待时间控制信号。
53、如权利要求52所述的方法，其中当去能所述写入使能信号时，去能所述内部写入控制信号，且当使能所述写入使能信号时，使能所述内部写入控制信号，且
产生所述读取时钟信号及所述写入时钟信号中的任一个及所述控制时钟信号的步骤包括：
将所述内部时钟信号延迟一预定时间且将所述延迟的信号作为所述控制时钟信号而输出；
当所述内部写入控制信号变为被去能时，产生与所述控制时钟信号同步的所述写入时钟信号；及
当所述内部写入控制信号变为被使能时，产生与所述控制时钟信号同步的所述读取时钟信号。
54、如权利要求51所述的方法，其中输出所述第一检测信号及所述输出信号的步骤包括以下步骤：
产生第一移位信号以响应所述内部检测信号、所述有效移位检测信号及所述控制时钟信号；
分别接收第一至第(J-1)移位信号且分别输出所述第二至第J移位信号以响应所述有效移位检测信号及所述控制时钟信号；
将所述第一至第J移位信号之一输出至一输出节点以响应所述等待时间控制信号；
输出所述输出信号以响应自所述输出节点接收的所述第一至第J移位信号之一、所述有效移位检测信号及所述控制时钟信号；
输出第(J+1)移位信号以响应自所述输出节点接收的所述第一至第J移位信号之一、所述有效移位检测信号及所述控制时钟信号；
输出第(J+2)移位信号以响应所述第(J+1)移位信号、所述有效移位检测信号及所述控制时钟信号；及
将该第(J+2)移位信号作为所述第一检测信号而输出以响应所述读取时钟信号，或将自所述输出节点接收的所述第一至第J移位信号之一作为所述第一检测信号而输出以响应所述写入时钟信号，
其中J为整数。
55、如权利要求51所述的方法，其中输出所述第二检测信号的步骤包括以下步骤：
产生第一移位信号以响应所述输出信号、所述有效移位检测信号及所述控制时钟信号；
分别接收所述第一至第(L-1)移位信号，且分别输出所述第二至第L移位信号以响应所述有效移位检测信号及所述控制时钟信号；
将所述第二至第L移位信号之一输出至一输出节点以响应所述等待时间控制信号；
输出第(L+1)移位信号以响应自所述输出节点接收的所述第二至第L移位信号之一、所述有效移位检测信号及所述控制时钟信号；
输出第(L+2)移位信号以响应所述第(L+1)移位信号、所述有效移位检测信号及所述控制时钟信号；及
将自所述输出节点接收的所述第二至第L移位信号之一作为所述第二检测信号而输出以响应所述读取时钟信号，或将所述第(L+2)移位信号作为所述第二检测信号而输出以响应所述写入时钟信号，
其中L为整数。
56、如权利要求48所述的方法，其中产生所述脉冲串操作控制信号的步骤包括以下步骤：
产生选通控制信号以响应所述第二控制信号、所述内部时钟信号、所述内部写入控制信号、所述内部地址有效信号、所述第一检测信号、所述第二检测信号及所述等待时间控制信号；及
产生所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号及是选通控制信号。
57、如权利要求56所述的方法，其中在产生所述选通控制信号的步骤中，当所述第二检测信号为高电平时使能所述选通控制信号，或当所述内部地址有效信号为高电平时，在一设定时间流逝之后，使能所述选通控制信号，且当所述第一检测信号为高电平时去能所述选通控制信号，
在产生所述脉冲串操作控制信号的步骤中，当使能所述选通控制信号时，将一周期性重复的高脉冲信号产生为所述脉冲串操作控制信号以响应所述第一控制信号及所述第二控制信号，且
在使能所述存储单元阵列的所述位线的步骤中，无论何时将所述脉冲串操作控制信号产生为高脉冲信号，使能对应于所述脉冲串列地址信号的所述存储单元阵列的所述位线。
58、如权利要求56所述的方法，其中产生所述选通控制信号的所述步骤包括：
产生锁存信号以响应所述内部时钟信号及所述内部地址有效信号；
输出一最后一列地址检测信号以响应所述内部地址有效信号、所述第一检测信号及所述第二检测信号及所述第二控制信号；及
输出所述选通控制信号以响应所述内部写入控制信号、所述锁存信号、所述等待时间控制信号及所述最后一列检测信号。
59、如权利要求58所述的方法，其中产生所述锁存信号的所述步骤包括以下步骤：
输出第一移位信号及第一锁存信号以响应所述内部地址有效信号的反相信号及所述内部时钟信号的反相信号；
分别接收第一至第(M-1)移位信号，且分别输出第二至第M移位信号及第二及第M锁存信号以响应所述内部时钟信号的所述反相信号；及
输出第(M+1)锁存信号以响应所述第M移位信号及所述内部时钟信号的所述反相信号，
其中M为整数。
60、如权利要求59所述的方法，其中产生所述选通控制信号的所述步骤包括：
分别产生第一至第(M-2)等待信号以响应所述第一至第(M-1)锁存信号；
将所述第一至第(M-2)等待信号之一输出至一输出节点以响应所述等待时间控制信号；
产生第(M-1)等待信号以响应所述第一至第M锁存信号；
产生第M等待信号以响应所述第一至第(M+1)锁存信号；
输出所述第三至第M等待信号之一以响应所述等待时间控制信号；及
输出所述选通控制信号以响应自所述输出节点接收的所述第一至第(M-2)等待信号之一、所述第三至第M等待信号之一、所述内部写入控制信号及所述最后一列检测信号。
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