JP6970244B1 - メモリコントローラ - Google Patents

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Abstract

【課題】擬似スタティックランダムアクセスメモリに適用されるメモリコントローラを提供する。【解決手段】メモリコントローラ３００は、モードレジスタ３１０と、モードレジスタ書込みコントローラ３２０と、レイテンシコントローラ３３０と、を含む。モードレジスタは、書込み指示信号に基づきレイテンシ制御信号ＬＴＣＸ２＿ｔを生成する。モードレジスタ書込みコントローラは、モードレジスタ書込み動作の間に書込み指示信号を生成し、チップセレクト信号に基づき書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成する。レイテンシコントローラは、レイテンシ制御信号と書込みマスキング信号に基づきレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成する。【選択図】図３

Description

本発明はメモリ技術に関するものであり、特に、メモリコントローラに関する。
疑似スタティックランダムアクセスメモリ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以降ｐＳＲＡＭと呼称）は、ＤＲＡＭをメモリセルアレイとすることによりデータを格納し、且つＤＲＡＭのアクセスインターフェイスを新たに設計し、ＳＲＡＭのアクセスインターフェイスと互換性を持たせており、且つアクセスタイミングの特性もＳＲＡＭに類似する。
周知のメモリ技術において、通常、メモリコントローラを用いることによりｐＳＲＡＭにセルフリフレッシュ衝突（ｓｅｌｆ ｒｅｆｒｅｓｈ ｃｏｌｉｓｉｏｎ）が発生したか否かを判定し、またメモリコントローラを用いることによりモードレジスタの生成するレイテンシ制御信号ＬＴＣＸ２＿ｔとレイテンシコントローラの生成するレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔの状態を制御することで、ｐＳＲＡＭのアクセスレイテンシのレイテンシタイプを設定する。
図１Ａと図１Ｂは、周知の疑似スタティックランダムアクセスメモリの信号タイミング図を図示している。図１Ａと図１Ｂを参照し、これらはｐＳＲＡＭがモードレジスタ書込み（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｗｒｉｔｅ：ＭＲＷ）動作を実行し且つ書込みモードにおいて動作するため、メモリコントローラがセルフリフレッシュ衝突が発生していないと判定した場合に、ｐＳＲＡＭのアクセスレイテンシを異なるレイテンシタイプに調整するときの、ｐＳＲＡＭがそれぞれ対応する信号タイミング図である。
図１Ａの状況において、上記のメモリコントローラがｐＳＲＡＭのアクセスレイテンシを２倍の遅延時間から１倍の遅延時間（即ち、レイテンシタイプを固定レイテンシタイプから可変レイテンシタイプに転換）しようとするとき、ｐＳＲＡＭの反転チップセレクト信号ＣＳ＃が低電圧レベルに設定され、且つこのときのレイテンシ制御信号ＬＴＣＸ２＿ｔとレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔが先ず高電圧レベルに設定される。
しかし、周知の技術において、反転チップセレクト信号ＣＳ＃が低電圧レベルから高電圧レベルに転換される時間区間（即ち、ｔＣＳＨとｔＣＳＨＩ）の反応時間が短すぎ、レイテンシ制御信号ＬＴＣＸ２＿ｔとレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを上記の時間区間中に低電圧レベルに即座に転換させることができない。
この状況において、リード／ライトデータストローブ（Ｒｅａｄ／Ｗｒｉｔｅ Ｄａｔａ Ｓｔｒｏｂｅ）ピン（以降ＲＷＤＳピンと呼称）の出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて読み出し、書込み動作を行うとき、誤動作が発生する状況を引き起こす可能性がある。
逆に、図１Ｂの状況において、上記のメモリコントローラがｐＳＲＡＭのアクセスレイテンシを１倍の遅延時間から２倍の遅延時間（即ち、レイテンシタイプを可変レイテンシタイプから固定レイテンシタイプに転換）しようとするとき、ｐＳＲＡＭの反転チップセレクト信号ＣＳ＃が低電圧レベルに設定され、且つこのときのレイテンシ制御信号ＬＴＣＸ２＿ｔとレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔが先ず低電圧レベルに設定される。
しかし、反転チップセレクト信号ＣＳ＃を低電圧レベルから高電圧レベルに転換する時間区間（即ち、ｔＣＳＨとｔＣＳＨＩ）の反応時間が短すぎ、レイテンシ制御信号ＬＴＣＸ２＿ｔとレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを上記の時間区間中に高電圧レベルに即座に転換させることができない。
この状況において、同様に、ＲＷＤＳピンの出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて読み出し、書込み動作を行うとき、誤動作が発生する状況を引き起こす可能性がある。
換言すると、上述した図１Ａと図１Ｂの状況において、ＲＷＤＳピンの出力するリード／ライトデータストローブ信号ＲＷＤＳは、上記の時間区間（即ち、ｔＣＳＨとｔＣＳＨＩ）が短すぎる影響を受け、リード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて読み出し、書込み動作を行うとき誤動作を発生させ、書込み動作を行うときにはｐＳＲＡＭが正確なタイミング制御においてアクティブなデータを書き込むことをできなくさせ、メモリシステム全体が正常に動作できなくなる。
本発明は、メモリコントローラがｐＳＲＡＭのアクセスレイテンシのレイテンシタイプを設定するとき誤動作が発生する状況を効果的に低減し、これによりメモリシステムの動作の質を高めることのできる、メモリコントローラを提供する。
本発明のメモリコントローラは、疑似スタティックランダムアクセスメモリに適用される。メモリコントローラは、モードレジスタ、モードレジスタ書込みコントローラ、及びレイテンシコントローラを含む。モードレジスタは、書込み指示信号に基づきレイテンシ制御信号を生成するために用いられる。モードレジスタ書込みコントローラは、モードレジスタ書込み動作中において書込み指示信号を生成するために用いられ、チップセレクト信号に基づき書込みマスキング信号を生成する。レイテンシコントローラは、モードレジスタとモードレジスタ書込みコントローラに連接され、レイテンシ制御信号と書込みマスキング信号に基づき、レイテンシタイプ制御信号を生成する。
上記に基づき、本発明の実施形態の述べるメモリコントローラは、メモリセルアレイにおいて読み出し、書込み動作を行い、且つ反転チップセレクト信号が非アクティブ状態のとき、レイテンシコントローラが高電圧レベルを有する書込みマスキング信号に基づきレイテンシタイプ制御信号をアクティブ状態に維持させることができ、これによりＲＷＤＳピンが出力するリード／ライトデータストローブ信号がメモリセルアレイにおいて読み出し、書込み動作を行うとき誤動作を発生させず、メモリシステムの動作の質を効果的に高めることができる。
図１Ａと図１Ｂは、周知の疑似スタティックランダムアクセスメモリの信号タイミング図を図示する。 図２は、本発明の１つの実施形態に基づく、疑似スタティックランダムアクセスメモリを説明する概略図である。 図３は、本発明の１つの実施形態に基づく、図２に示されたメモリコントローラを説明する回路図である。 図４は、本発明の１つの実施形態に基づく、メモリコントローラによる疑似スタティックランダムアクセスメモリのアクセスレイテンシの固定レイテンシタイプから可変レイテンシタイプへの転換を説明する信号タイミング図である。 図５は、本発明の１つの実施形態に基づく、メモリコントローラによる疑似スタティックランダムアクセスメモリのアクセスレイテンシの可変レイテンシタイプから固定レイテンシタイプへの転換を説明する信号タイミング図である。
図２は、本発明の１つの実施形態に基づく、疑似スタティックランダムアクセスメモリを説明する概略図である。図２を参照し、ｐＳＲＡＭ２００は、メモリコントローラ３００、入出力インターフェース、Ｘデコーダ回路、Ｙデコーダ回路、メモリセルアレイ、データラッチ回路、及びデータ伝送路とを含む。そのうち、本実施形態のｐＳＲＡＭ２００は、例えば拡張シリアルペリフェラルインタフェース（Ｅｘｔｅｎｄｅｄ Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ、以降ｘＳＰＩと呼称）又はＨｙｐｅｒＢｕｓ（登録商標）インターフェイスをそのアクセスインターフェイスとしたｘＳＰＩ ｐＳＲＡＭ又はＨｙｐｅｒＢｕｓ ｐＳＲＡＭであってよいが、本発明はこれに限定されない。
本実施形態において、ｐＳＲＡＭ２００の入出力インターフェースは、反転チップセレクト信号ＣＳ＃に基づき、チップセレクト信号ＣＳ＿ｔをメモリコントローラ３００に提供してよい。そのうち、チップセレクト信号ＣＳ＿ｔがアクティブ（例えば高電圧レベル）であるとき、ｐＳＲＡＭ２００はデータアクセス動作を実行できる。また、チップセレクト信号ＣＳ＿ｔが非アクティブ（例えば低電圧レベル）であるとき、ｐＳＲＡＭ２００はデータアクセス動作を実行できない。そのうち、本実施形態において、チップセレクト信号ＣＳ＿ｔと反転チップセレクト信号ＣＳ＃の状態は相補であってよい。
注意すべき点として、図２の示すメモリコントローラ３００、入出力インターフェイス、Ｘデコーダ回路、Ｙデコーダ回路、メモリセルアレイ、データラッチ回路、データ伝送路の詳細な機能と実施方法は、本分野の通常の知識により、十分な教示、提案、実施説明を得られる。
図３は、本発明の１つの実施形態に基づく、図２に示されたメモリコントローラを説明する回路図である。図３を参照し、メモリコントローラ３００は、図２に示されたｐＳＲＡＭ２００のメモリコントローラに適用できる。本実施形態において、メモリコントローラ３００は、モードレジスタ３１０、モードレジスタ書込みコントローラ３２０、レイテンシコントローラ３３０、及びセルフリフレッシュコントローラ３４０を含む。
本実施形態において、モードレジスタ３１０は書込み指示信号ＭＲＷ＿ｔとモードレジスタ書込みデータＤＡＴＡを受け取り、書込み指示信号ＭＲＷ＿ｔとモードレジスタ書込みデータＤＡＴＡに基づきレイテンシ制御信号ＬＴＣＸ２＿ｔを生成する。そのうち、レイテンシ制御信号ＬＴＣＸ２＿ｔがアクティブ（例えば高電圧レベル）状態であるとき、レイテンシ制御信号ＬＴＣＸ２＿ｔは、レイテンシコントローラ３３０にｐＳＲＡＭ２００のアクセスレイテンシの制御に用いる第１のタイプのレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成するよう命令できる。逆に、レイテンシ制御信号ＬＴＣＸ２＿ｔが非アクティブ（例えば低電圧レベル）状態であるとき、レイテンシ制御信号ＬＴＣＸ２＿ｔは、レイテンシコントローラ３３０にｐＳＲＡＭ２００のアクセスレイテンシの制御に用いる第２のタイプのレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成するよう命令できる。
セルフリフレッシュコントローラ３４０は、セルフリフレッシュ要求ＲＥとチップセレクト信号ＣＳ＿ｔを受け取り、セルフリフレッシュ要求ＲＥとチップセレクト信号ＣＳ＿ｔに基づき、セルフリフレッシュ待機信号ＷＡＩＴＳＲ＿ｔを生成する。
本実施形態において、モードレジスタ書込みコントローラ３２０は、第１段回路３２１と第２段回路３２２とを含む。モードレジスタ書込みコントローラ３２０は、第１段回路３２１を介し命令ＣＯＭを受け取ることができ、且つ命令ＣＯＭに基づき、モードレジスタ書込み（ＭＲＷ）動作において書込み指示信号ＭＲＷ＿ｔを生成する。これにより、モードレジスタ書込みコントローラ３２０は、書込み指示信号ＭＲＷ＿ｔを介し、ｐＳＲＡＭ２００がＭＲＷ動作を実行するか否かを判定できる。
また、第２段回路３２２は、第１段回路３２１に連接される。第２段回路３２２は、書込み指示信号ＭＲＷ＿ｔ、チップセレクト信号ＣＳ＿ｔ、及び初期化制御信号ＣＨＲＤＹ＿ｔに基づき、書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
具体的には、第２段回路３２２は、ラッチ３２３、パルス幅調整回路３２５、論理ゲートＡＮＤ、及びインバータＩＮＶ７を含む。そのうち、本実施形態の論理ゲートＡＮＤは、例えばＡＮＤゲートであってよいが、本発明はこれに限定されない。
本実施形態において、パルス幅調整回路３２５はチップセレクト信号ＣＳ＿ｔを受け取り、チップセレクト信号ＣＳ＿ｔのパルス幅に対し調整を行うことで、相補である制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃとを生成できる。このほか、ラッチ３２３は、パルス幅調整回路３２５と第１段回路３２１とに連接される。ラッチ３２３は、制御信号ＣＳＤ＿ｔ、反転制御信号ＣＳＤ＿ｃ、書込み指示信号ＭＲＷ＿ｔに基づき、出力信号ｎ０１を生成できる。
また、論理ゲートＡＮＤの第１入力端がパルス幅調整回路３２５に連接されることで、制御信号ＣＳＤ＿ｔを受け取り、論理ゲートＡＮＤの第２入力端がラッチ３２３に連接されることで、出力信号ｎ０１を受け取る。また、論理ゲートＡＮＤは、制御信号ＣＳＤ＿ｔと出力信号ｎ０１に対しＡＮＤ演算を行うことで、論理ゲートＡＮＤの出力端において書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。このほか、インバータＩＮＶ７の入力端は初期化制御信号ＣＨＲＤＹ＿ｔを受け取り、インバータＩＮＶ７の出力端はラッチ３２３に連接される。
パルス幅調整回路３２５の詳細な回路構造について、パルス幅調整回路３２５は、インバータＩＮＶ１、ＩＮＶ４、複数の相互にカスケード接続されたインバータ（例えば、ＩＮＶ２とＩＮＶ３）、及びＮＡＮＤゲートＮＡＮＤを含む。詳細には、インバータＩＮＶ１の入力端はチップセレクト信号ＣＳ＿ｔを受け取る。上記の複数の相互にカスケード接続されたインバータの入力端は、インバータＩＮＶ１の出力端と連接される。ＮＡＮＤゲートＮＡＮＤの第１入力端は、インバータＩＮＶ１の出力端に連接され、ＮＡＮＤゲートＮＡＮＤの第２入力端は、上記の複数の相互にカスケード接続されたインバータの出力端に連接される。また、ＮＡＮＤゲートＮＡＮＤは、インバータＩＮＶ１の生成する信号と、上記の複数の相互にカスケード接続されたインバータの生成する信号に対しＮＡＮＤ演算を行うことで、ＮＡＮＤゲートＮＡＮＤの出力端において制御信号ＣＳＤ＿ｔを生成できる。
このほか、インバータＩＮＶ４の入力端は、ＮＡＮＤゲートＮＡＮＤの出力端に連接されることで、制御信号ＣＳＤ＿ｔを受け取る。また、インバータＩＮＶ４は、制御信号ＣＳＤ＿ｔに対し反転演算を行うことで、インバータＩＮＶ４の出力端において反転制御信号ＣＳＤ＿ｃを生成できる。
ラッチ３２３の詳細な回路構造について、ラッチ３２３は、トライステートインバータ（ｔｒｉ−ｓｔａｔｅ ｉｎｖｅｒｔｅｒ）３２４、インバータＩＮＶ５、及びＮＯＲゲートＮＯＲを含む。そのうち、本実施形態のトライステートインバータ３２４は、インバータＩＮＶ６、Ｐ型トランジスタＭ１、Ｎ型トランジスタＭ２から構成されてよい。
詳細には、トライステートインバータ３２４において、インバータＩＮＶ６の入力端は書込み指示信号ＭＲＷ＿ｔを受け取ることができる。Ｐ型トランジスタＭ１は制御信号ＣＳＤ＿ｔを受け取ることができ、且つＮ型トランジスタＭ２は反転制御信号ＣＳＤ＿ｃを受け取ることができる。また、ラッチ３２３は、制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃの状態に基づき、トライステートインバータ３２４をアクティブにすることで、Ｐ型トランジスタＭ１とＮ型トランジスタＭ２にそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき導通させ、そしてインバータＩＮＶ６に出力端において反転した書込み指示信号ＭＲＷ＿ｔを生成させることができる。
このほか、ＮＯＲゲートＮＯＲの第１入力端はインバータＩＮＶ７の出力端に連接され、ＮＯＲゲートＮＯＲの第２入力端はインバータＩＮＶ６の出力端に連接される。また、ＮＯＲゲートＮＯＲは、インバータＩＮＶ７が生成した信号と反転した書込み指示信号ＭＲＷ＿ｔに対しＮＯＲ演算を行い、ＮＯＲゲートＮＯＲの出力端において出力信号ｎ０１を生成できる。このほか、インバータＩＮＶ５は、ＮＯＲゲートＮＯＲの出力端とＮＯＲゲートＮＯＲの第２入力端との間に連接される。このため、ラッチ３２３は、インバータＩＮＶ５を介し出力信号ｎ０１をＮＯＲゲートＮＯＲの第２入力端にフィードバックできる。
注意すべき点として、本実施形態のラッチ３２３、トライステートインバータ３２４、パルス幅調整回路３２５は、当業者に周知のラッチ、トライステートインバータ、パルス幅調整回路により実施されてよく、本発明は上記にて示した回路構造に限定されない。
また、レイテンシコントローラ３３０は、モードレジスタ３１０、モードレジスタ書込みコントローラ３２０、及びセルフリフレッシュコントローラ３４０に連接される。本実施形態において、レイテンシコントローラ３３０は、セルフリフレッシュ待機信号ＷＡＩＴＳＲ＿ｔ、レイテンシ制御信号ＬＴＣＸ２＿ｔ、書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔに基づき、レイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成できる。
言及するに値する点として、本実施形態のレイテンシコントローラ３３０は、レイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを介し、ｐＳＲＡＭ２００のアクセスレイテンシを、第１のタイプ又は第２のタイプに制御可能である。例を挙げると、レイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔがアクティブ状態（例えば高電圧レベル）のとき、上記のアクセスレイテンシのレイテンシタイプは固定レイテンシタイプ（第１のタイプに対応）として定義され、アクセスレイテンシ信号ＬＴＮＣＹ２＿ｔが非アクティブ状態（例えば低電圧レベル）のとき、上記のアクセスレイテンシのレイテンシタイプは可変レイテンシタイプ（第２のタイプに対応）として定義されてよい。
更に述べると、本実施形態において、上記の第１のタイプは第１の遅延時間に対応してよく、上記の第２のタイプは第２の遅延時間に対応してよく、また上記の第１の遅延時間は上記の第２の遅延時間の整数倍（例えば２倍、ただし本発明はこれに限定されない）である。
レイテンシコントローラ３３０の詳細な回路構造について、レイテンシコントローラ３３０は、論理ゲートＯＲ１及び論理ゲートＯＲ２を含み、これら論理ゲートＯＲ１、ＯＲ２は、例えばＯＲゲートであってよいが、本発明はこれに限定されない。具体的には、論理ゲートＯＲ１の第１入力端はモードレジスタ３１０に連接されることで、レイテンシ制御信号ＬＴＣＸ２＿ｔを受け取り、論理ゲートＯＲ１の第２入力端はモードレジスタ書込みコントローラ３２０に連接されることで、書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを受け取る。
このほか、論理ゲートＯＲ２の第１入力端はセルフリフレッシュコントローラ３４０に連接されることで、セルフリフレッシュ待機信号ＷＡＩＴＳＲ＿ｔを受け取り、論理ゲートＯＲ２の第２入力端は論理ゲートＯＲ１の出力端に連接される。また、論理ゲートＯＲ２は、セルフリフレッシュ待機信号ＷＡＩＴＳＲ＿ｔと論理ゲートＯＲ１の出力する信号に対しＯＲ演算を行うことで、出力端においてレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成できる。
即ち、本実施形態において、セルフリフレッシュ待機信号ＷＡＩＴＳＲ＿ｔ、レイテンシ制御信号ＬＴＣＸ２＿ｔ、及び書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔのうちのいずれか１つがアクティブ（例えば高電圧レベル）のとき、レイテンシコントローラ３３０は、レイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを介し、ｐＳＲＡＭ２００のアクセスレイテンシを上記の第１のタイプ（即ち、固定レイテンシタイプ）に制御できる。
図４は、本発明の１つの実施形態に基づく、メモリコントローラによる疑似スタティックランダムアクセスメモリのアクセスレイテンシの固定レイテンシタイプから可変レイテンシタイプへの転換を説明する信号タイミング図である。そのうち、図４の実施形態は、ｐＳＲＡＭ２００が書込みモードにおいて動作し、且つセルフリフレッシュ衝突が発生していないと仮定している。
図２〜図４を同時に参照し、本実施形態において、ｐＳＲＡＭ２００が起動（例えば、ブート）前の初期時間において動作するとき、メモリコントローラ３００はＭＲＷ動作を実行せず、また初期化制御信号ＣＨＲＤＹ＿ｔは非アクティブ（例えば低電圧レベル）状態に設定されてよい。この状況において、モードレジスタ書込みコントローラ３２０のラッチ３２３は、非アクティブである初期化制御信号ＣＨＲＤＹ＿ｔに基づき、出力信号ｎ０１を初期化することで、出力信号ｎ０１を上記の初期時間において低電圧レベル状態に設定してよい。
次いで、ｐＳＲＡＭ２００が電源投入時の動作を完了した後、初期化制御信号ＣＨＲＤＹ＿ｔは再びアクティブ（例えば高電圧レベル）状態に設定されてよく、また出力信号ｎ０１の状態の初期化を完了する。
次いで、ｐＳＲＡＭ２００が時間区間Ｔ１１において動作するとき、反転チップセレクト信号ＣＳ＃と書込み指示信号ＭＲＷ＿ｔはいずれも非アクティブ（例えば低電圧レベル）状態に設定される。このとき、パルス幅調整回路３２５は、アクティブ（例えば高電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、高電圧レベルを有する制御信号ＣＳＤ＿ｔと、低電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２は、それぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき切断され、ラッチ３２３に、出力信号ｎ０１の状態をラッチできる（即ち、出力信号ｎ０１の状態を低電圧レベルに維持する）ようにさせる。これと同時に、モードレジスタ書込みコントローラ３２０は、高電圧レベルを有する制御信号ＣＳＤ＿ｔと低電圧レベルを有する出力信号ｎ０１に基づき、非アクティブ（例えば低電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
言及するに値する点として、ｐＳＲＡＭ２００が時間区間Ｔ１１の初期時間において動作するとき、モードレジスタ書込みコントローラ３２０は、書込み指示信号ＭＲＷ＿ｔに基づき、メモリコントローラ３００がＭＲＷ動作を実行していないことを判定できる。
次いで、ｐＳＲＡＭ２００が時間区間Ｔ１１の後の時間区間Ｔ２１において動作するとき、反転チップセレクト信号ＣＳ＃と書込み指示信号ＭＲＷ＿ｔはいずれもアクティブ（例えば高電圧レベル）状態に設定される。このとき、パルス幅調整回路３２５は、非アクティブ（例えば低電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、低電圧レベルを有する制御信号ＣＳＤ＿ｔと高電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２はそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき導通され、ラッチ３２３に、高電圧レベルを有する書込み指示信号ＭＲＷ＿ｔと高電圧レベルを有する初期化制御信号ＣＨＲＤＹ＿ｔに基づき、高電圧レベルを有する出力信号ｎ０１を生成できるようにさせる。また、モードレジスタ書込みコントローラ３２０は、出力信号ｎ０１と制御信号ＣＳＤ＿ｔに基づき、非アクティブ（例えば低電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
また、ｐＳＲＡＭ２００が時間区間Ｔ２１の後の時間区間Ｔ３１において動作するとき、ｐＳＲＡＭ２００のメモリセルアレイが書込み動作を開始できることを表す。このとき、反転チップセレクト信号ＣＳ＃は非アクティブ（例えば低電圧レベル）状態に設定され、書込み指示信号ＭＲＷ＿ｔは時間区間Ｔ３１の初期時間においてアクティブ（例えば高電圧レベル）状態に維持されてよい。このため、パルス幅調整回路３２５は、アクティブ（例えば高電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、高電圧レベルを有する制御信号ＣＳＤ＿ｔと低電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２はそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき切断され、ラッチ３２３に出力信号ｎ０１の状態をラッチできる（即ち、出力信号ｎ０１の状態を高電圧レベルに維持する）ようにさせる。
これと同時に、モードレジスタ書込みコントローラ３２０は、高電圧レベルを有する制御信号ＣＳＤ＿ｔと高電圧レベルを有する出力信号ｎ０１に基づき、アクティブ（例えば高電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
換言すると、ｐＳＲＡＭ２００のメモリセルアレイにおいて書込み動作を行う（即ち、時間区間Ｔ３１）間、レイテンシコントローラ３３０は、高電圧レベルを有する書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔに基づき、アクティブであるレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成し、ＲＷＤＳピンが出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて書込み動作を行うとき誤動作が発生しないようにさせることができる。
このほか、本実施形態において、モードレジスタ書込みコントローラ３２０は、ｐＳＲＡＭ２００のメモリセルアレイに書込み動作を行う初期時間において、ｐＳＲＡＭ２００がＭＲＷ動作を実行することを判定できる。また、このときモードレジスタ３１０が書込み指示信号ＭＲＷ＿ｔに基づき非アクティブであるレイテンシ制御信号ＬＴＣＸ２＿ｔを生成できることから、メモリコントローラ３００は、ｐＳＲＡＭ２００のメモリセルアレイにおいて書込み動作を行うとき、ｐＳＲＡＭ２００のアクセスレイテンシを可変レイテンシタイプに設定でき、またレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを高電圧レベルに維持してよい。
次いで、ｐＳＲＡＭ２００が時間区間Ｔ３１の後の時間区間４１において動作するとき、ｐＳＲＡＭ２００のメモリセルアレイが既に書込み動作を完了したことを表す。このとき、反転チップセレクト信号ＣＳ＃はアクティブ（例えば高電圧レベル）状態に設定され、書込み指示信号ＭＲＷ＿ｔは非アクティブ（例えば低電圧レベル）状態に設定される。このため、パルス幅調整回路３２５は、非アクティブ（例えば低電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、低電圧レベルを有する制御信号ＣＳＤ＿ｔと高電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２はそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき導通され、ラッチ３２３に低電圧レベルを有する書込み指示信号ＭＲＷ＿ｔと高電圧レベルを有する初期化制御信号ＣＨＲＤＹ＿ｔに基づき、低電圧レベルを有する出力信号ｎ０１を生成できるようにさせる。また、モードレジスタ書込みコントローラ３２０は、出力信号ｎ０１と制御信号ＣＳＤ＿ｔに基づき、非アクティブ（例えば低電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
図５は、本発明の１つの実施形態に基づく、メモリコントローラによる疑似スタティックランダムアクセスメモリのアクセスレイテンシの可変レイテンシタイプから固定レイテンシタイプへの転換を説明する信号タイミング図である。そのうち、図５の実施形態は、ｐＳＲＡＭ２００が書込みモードで動作し、且つセルフリフレッシュ衝突が発生していないと仮定している。
注意すべき点として、図５の示す実施形態において、ｐＳＲＡＭ２００の時間区間Ｔ１２〜Ｔ２２における動作の詳細は、図４の示す実施形態における時間区間Ｔ１１〜ｔ２１の関連説明を参照することで類推でき、故に繰り返し述べない。
図２、図３、図５を同時に参照し、ｐＳＲＡＭ２００が時間区間Ｔ２２の後の時間区間Ｔ３２において動作するとき、ｐＳＲＡＭ２００のメモリセルアレイが書込み動作を開始できることを表す。このとき、反転チップセレクト信号ＣＳ＃は非アクティブ（例えば低電圧レベル）状態に設定され、書込み指示信号ＭＲＷ＿ｔは時間区間Ｔ３２の初期時間においてアクティブ（例えば高電圧レベル）状態に維持されてよい。このため、パルス幅調整回路３２５は、アクティブ（例えば高電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、高電圧レベルを有する制御信号ＣＳＤ＿ｔと低電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２はそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき切断され、ラッチ３２３に出力信号ｎ０１の状態をラッチできる（即ち、出力信号ｎ０１の状態を高電圧レベルに維持する）ようにさせる。
これと同時に、モードレジスタ書込みコントローラ３２０は、高電圧レベルを有する制御信号ＣＳＤ＿ｔと高電圧レベルを有する出力信号ｎ０１に基づき、アクティブ（例えば高電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
換言すると、ｐＳＲＡＭ２００のメモリセルアレイにおいて書込み動作を行う（即ち、時間区間Ｔ３２）間、レイテンシコントローラ３３０は、高電圧レベルを有する書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔに基づき、アクティブであるレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔを生成し、ＲＷＤＳピンが出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて書込み動作を行うとき誤動作が発生しないようにさせることができる。
このほか、本実施形態において、モードレジスタ書込みコントローラ３２０は、ｐＳＲＡＭ２００のメモリセルアレイに書込み動作を行う初期時間において、ｐＳＲＡＭ２００がＭＲＷ動作を実行することを判定できる。また、このときモードレジスタ３１０が書込み指示信号ＭＲＷ＿ｔに基づきアクティブであるレイテンシ制御信号ＬＴＣＸ２＿ｔを生成することから、メモリコントローラ３００は、ｐＳＲＡＭ２００のメモリセルアレイに書込み動作を行うとき、ｐＳＲＡＭ２００のアクセスレイテンシを固定レイテンシタイプに設定でき、またレイテンシタイプ制御信号ＬＴＮＣＹ２＿ｔは高電圧レベルを維持してよい。
次いで、ｐＳＲＡＭ２００が時間区間Ｔ３２の後の時間区間Ｔ４２において動作するとき、ｐＳＲＡＭ２００のメモリセルアレイは既に書込みを完了したことを表す。このとき、反転チップセレクト信号ＣＳ＃はアクティブ（例えば高電圧レベル）状態に設定され、書込み指示信号ＭＲＷ＿ｔは非アクティブ（例えば低電圧レベル）状態に設定される。このため、パルス幅調整回路３２５は、非アクティブ（例えば低電圧レベル）であるチップセレクト信号ＣＳ＿ｔに基づき、低電圧レベルを有する制御信号ＣＳＤ＿ｔと高電圧レベルを有する反転制御信号ＣＳＤ＿ｃを生成できる。
この状況において、トライステートインバータ３２４のトランジスタＭ１、Ｍ２はそれぞれ制御信号ＣＳＤ＿ｔと反転制御信号ＣＳＤ＿ｃに基づき導通され、ラッチ３２３に、低電圧レベルを有する書込み指示信号ＭＲＷ＿ｔと高電圧レベルを有する初期化制御信号ＣＨＲＤＹ＿ｔに基づき、低電圧レベルを有する出力信号ｎ０１を生成できるようにさせる。また、モードレジスタ書込みコントローラ３２０は、出力信号ｎ０１と制御信号ＣＳＤ＿ｔに基づき、非アクティブ（例えば低電圧レベル）である書込みマスキング信号ＷＡＩＴＭＲＷ＿ｔを生成できる。
上述した図４と図５の実施形態の説明内容から分かるように、メモリコントローラ３００がｐＳＲＡＭ２００のアクセスレイテンシを可変レイテンシタイプから固定レイテンシタイプに転換するか、或いはｐＳＲＡＭ２００のアクセスレイテンシを固定レイテンシタイプから可変レイテンシタイプに転換するかに関わらず、且つ、たとえｐＳＲＡＭ２００が反応時間が比較的短い時間区間ｔＣＳＨ、ｔＣＳＨＩ中で動作するとしても、本実施形態のＲＷＤＳピンの出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて書込み動作を行うとき、レイテンシタイプの誤解にて誤動作が発生することがないようにすることができる。なお、図４と図５の実施形態において、本実施形態のＲＷＤＳピンの出力するリード／ライトデータストローブ信号ＲＷＤＳがメモリセルアレイにおいて読み出し動作を行うときも、書込み動作と同様に、レイテンシタイプの誤解にて誤動作が発生することがないようにすることができる。
上記をまとめると、本発明のメモリコントローラは、メモリセルアレイにおいて読み出し、書込み動作を行い、且つ反転チップセレクト信号が非アクティブ状態のとき、レイテンシコントローラに高電圧レベルを有する書込みマスキング信号に基づきレイテンシタイプ制御信号をアクティブ状態に維持するよう制御させることで、ＲＷＤＳピンの出力するリード／ライトデータストローブ信号がメモリセルアレイにおいて読み出し、書込み動作を行うときに誤動作が発生しないようにすることができ、メモリシステムの動作の質を効率的に向上させる。
２００：疑似スタティックランダムアクセスメモリ
３００：メモリコントローラ
３１０：モードレジスタ
３２０：モードレジスタ書込みコントローラ
３２１：第１段回路
３２２：第２段回路
３２３：ラッチ
３２４：トライステートインバータ
３２５：パルス幅調整回路
３３０：レイテンシコントローラ
３４０：セルフリフレッシュコントローラ
ＡＮＤ、ＯＲ１、ＯＲ２：論理回路
ＣＯＭ：命令
ＣＳ＿ｔ：チップセレクト信号
ＣＳＤ＿ｔ：制御信号
ＣＳＤ＿ｃ：反転制御信号
ＣＨＲＤＹ＿ｔ：初期化制御信号
ＤＡＴＡ：モードレジスタ書込みデータ
ＩＮＶ１〜ＩＮＶ７：インバータ
ＬＴＣＸ２＿ｔ：レイテンシ制御信号
ＬＴＮＣＹ２＿ｔ：レイテンシタイプ制御信号
ＮＯＲ：ＮＯＲゲート
ＮＡＮＤ：ＮＡＮＤゲート
ｎ０１：出力信号
ＭＲＷ＿ｔ：書込み指示信号
Ｍ１、Ｍ２：トランジスタ
ＲＥ：セルフリフレッシュ要求
ＲＷＤＳ：リード／ライトデータストローブ信号
Ｔ１１〜Ｔ４１、Ｔ１２〜Ｔ４２、ｔＣＳＨ、ｔＣＳＨＩ：時間
ＷＡＩＴＳＲ＿ｒ：セルフリフレッシュ待機信号
ＷＡＩＴＭＲＷ＿ｔ：書込みマスキング信号

Claims (10)

  1. 疑似スタティックランダムアクセスメモリに適用されるメモリコントローラであって、書込み指示信号に基づきレイテンシ制御信号を生成するために用いられる、モードレジスタと、
    モードレジスタ書込み動作中に前記書込み指示信号を生成し、チップセレクト信号に基づき書込みマスキング信号を生成するために用いられる、モードレジスタ書込みコントローラと、
    前記モードレジスタと前記モードレジスタ書込みコントローラとに連接され、前記レイテンシ制御信号と前記書込みマスキング信号に基づきレイテンシタイプ制御信号を生成する、レイテンシコントローラと
    を含む、メモリコントローラ。
  2. 前記チップセレクト信号がアクティブとされた状態において、前記モードレジスタ書込みコントローラが前記書込み指示信号に基づき前記モードレジスタ書込み動作が実行されるか否かを判定し、前記モードレジスタ書込みコントローラが判定結果に基づき前記書込みマスキング信号を生成することで、前記レイテンシコントローラに前記レイテンシタイプ制御信号を介し前記疑似スタティックランダムアクセスメモリのアクセスレイテンシを第１のタイプ又は第２のタイプに制御させる、
    請求項１に記載のコントローラ。
  3. 前記書込み指示信号が前記モードレジスタ書込み動作が実行されるよう指示するとき、前記モードレジスタ書込みコントローラがアクティブである前記書込みマスキング信号を生成し、前記レイテンシコントローラに前記レイテンシタイプ制御信号を介し前記疑似スタティックランダムアクセスメモリの前記アクセスレイテンシを前記第１のタイプに制御させる、
    請求項２に記載のメモリコントローラ。
  4. 前記第１のタイプが第１の遅延時間に対応し、前記第２のタイプが第２の遅延時間に対応し、前記第１の遅延時間が前記第２の遅延時間の整数倍である、
    請求項３に記載のメモリコントローラ。
  5. セルフリフレッシュ要求と前記チップセレクト信号に基づきセルフリフレッシュ待機信号を生成するために用いられる、セルフリフレッシュコントローラ
    を更に含み、
    前記レイテンシコントローラが前記セルフリフレッシュコントローラにも連接され、前記レイテンシコントローラが前記セルフリフレッシュ待機信号にも基づき前記レイテンシタイプ制御信号を生成する、
    請求項１に記載のメモリコントローラ。
  6. 前記レイテンシコントローラが、
    第１入力端が前記レイテンシ制御信号を受け取り、第２入力端が前記書込みマスキング信号を受け取る、第１の論理ゲートと、
    第１入力端が前記セルフリフレッシュ待機信号を受け取り、第２の入力端が前記第１の論理ゲートの出力端に連接され、出力端が前記レイテンシタイプ制御信号を生成する、第２の論理ゲートと
    を含む、
    請求項５に記載のメモリコントローラ。
  7. 前記セルフリフレッシュ待機信号、前記レイテンシ制御信号、及び前記書込みマスキング信号のうちのいずれか１つがアクティブであるとき、前記レイテンシコントローラが前記レイテンシタイプ制御信号を介し前記疑似スタティックランダムアクセスメモリのアクセスレイテンシを第１のタイプに制御する、
    請求項５に記載のメモリコントローラ。
  8. 前記モードレジスタ書込みコントローラが、
    命令に基づき前記書込み指示信号を生成するために用いられる、第１段回路と、
    前記第１段回路に連接され、前記書込み指示信号、前記チップセレクト信号、及び初期化制御信号に基づき、前記書込みマスキング信号を生成する、第２段回路と
    を含む、
    請求項１に記載のメモリコントローラ。
  9. 前記第２段回路が、
    前記チップセレクト信号を受け取り、前記チップセレクト信号に基づき制御信号と反転制御信号を生成する、パルス幅調整回路と、
    前記パルス幅調整回路と前記第１段回路とに連接され、前記制御信号、前記反転制御信号、及び前記書込み指示信号に基づき、出力信号を生成する、ラッチと、
    第１入力端が前記制御信号を受け取り、第２入力端が前記出力信号を受け取り、出力端が前記書込みマスキング信号を生成する、論理ゲートと
    を含む、
    請求項８に記載のメモリコントローラ。
  10. 前記パルス幅調整回路が前記チップセレクト信号のパルス幅に対し調節を行うことで、相補である前記制御信号と前記反転制御信号とを生成する、
    請求項９に記載のメモリコントローラ。
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