KR20020018099A

KR20020018099A - 반도체 기억 장치

Info

Publication number: KR20020018099A
Application number: KR1020010052427A
Authority: KR
Inventors: 후지에다와이치로; 후지오카신야
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-08-31
Filing date: 2001-08-29
Publication date: 2002-03-07
Also published as: JP4000242B2; US6545924B2; JP2002074943A; KR100663771B1; US20020024865A1

Abstract

본 발명은 판독 데이터의 출력을 고속으로 행할 수 있는 SRAM형 인터페이스의 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명은 출력 인에이블 신호의 변화를 검출하여 상태 천이 검출 신호(atdpz)를 출력하고, 이것과 내부에서 발생한 리프레쉬 요구 신호(srtz)를 비교하여 회로 동작을 결정한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리 내부에서 상시 셀프 리프레쉬 동작을 하는 DRAM형 반도체 기억 장치에 관한 것이다.

최근, 인터넷과의 제휴 등에 의해 휴대 전화 등의 소형 이동 단말에서 취급하는 데이터량이 많아짐에 따라서 대용량의 메모리가 필요하게 되고 있다. 현재, 휴대 전화에는 소비 전력이 적은 SRAM이 사용되고 있다. 그러나, SRAM은 집적도가 낮아서 용량을 크게 하면 비용이 대폭 증가되어 버린다고 하는 문제점이 있다. 이것에 대하여, DRAM은 저비용으로 대용량의 메모리를 만들 수 있다. 그러나, DRAM과 SRAM에서는 명령어 체계가 다르기 때문에, 단순히 SRAM을 DRAM으로 대체할 수 없다. 이 경우, 큰 문제 중 하나가 리프레쉬의 제어 방법이다. DRAM에서는, 정기적으로 리프레쉬를 행하지 않으면 메모리 셀의 데이터가 지워져 버린다. DRAM 외부의 컨트롤러로부터 리프레쉬를 위한 명령을 DRAM에 공급함으로써 정기적인 리프레쉬 동작이 가능하다. 그러나, 이 구성은 컨트롤러에게 상당한 부담을 준다.

따라서, DRAM 자신이 내부에서 정기적으로 리프레쉬(셀프 리프레쉬)를 행할 필요가 있게 된다. DRAM이 비동기형인 경우, 즉 클록 동기가 아닌 DRAM인 경우, 내부에서 발생한 리프레쉬 요구와 외부로부터 입력되는 액티브 동작의 요구(예컨대,데이터의 판독 명령어나 기록 명령어)가 충돌할 가능성이 있다. 외부로부터의 판독/기록 명령어보다도 리프레쉬 요구 쪽이 타이밍적으로 빠른 경우에는, 리프레쉬 동작을 실행한 후에 판독/기록 동작을 실행한다. 반대로, 판독/기록 명령어 쪽이 리프레쉬 요구보다도 타이밍적으로 빠른 경우에는, 판독/기록 동작을 실행한 후에 리프레쉬 동작을 실행한다. 즉, 판독/기록 명령어와 리프레쉬 요구 사이에는 규칙성이 없기 때문에, 빠른 타이밍의 요구가 먼저 실행된다.

판독/기록 명령어는 외부로부터의 컨트롤 신호(명령어 신호라고도 한다)의 조합으로 정의된다. 컨트롤 신호는 칩·인에이블 신호(/CE), 기록·인에이블 신호(/WE) 및 출력 인에이블 신호(/OE) 등이다. 판독/기록 동작은 칩·인에이블 신호(/CE)의 하강에 동기하여 시작된다. 또한, 칩·인에이블 신호(/CE)의 하강을 검출하여 상태 천이 검출 신호가 생성된다. 이 상태 천이 검출 신호와 내부에서 생성한 리프레쉬 요구와의 타이밍을 비교하여 먼저 발생한 쪽의 동작이 실행된다.

그러나, 칩·인에이블 신호(/CE)의 하강을 검출하여 상태 천이 검출 신호를 생성하는 종래 기술은 판독 데이터의 출력에 지연이 발생한다고 하는 문제점을 갖는다.

구체적으로는, 판독 동작이 연속한 경우나, 기록 동작 후 판독 동작을 행하는 경우에, DRAM의 동작이 지연된다. 판독 동작은 칩·인에이블 신호(/CE)의 하강에 동기하여 시작된다. 따라서, 판독 동작 종료 후, 일단 칩·인에이블 신호(/CE)를 상승시키고, 다시 하강시킬 필요가 있다. 이 칩·인에이블 신호(/CE)를 상승시켜 하이 레벨로 하는 시간만큼 판독 동작은 지연된다. 마찬가지로, 기록 동작 후의 판독 동작은 일단 칩·인에이블 신호(/CE)를 상승시켜 하이 레벨로 하는 시간만큼 지연된다.

따라서, 본 발명은 상기 종래 기술의 문제점을 해결하고, 판독 데이터의 출력 동작을 고속으로 행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

도 1은 종래의 반도체 기억 장치의 판독 동작을 도시하는 타이밍도이다.

도 2는 본 발명의 반도체 기억 장치의 판독 동작을 도시하는 타이밍도이다.

도 3은 종래의 반도체 기억 장치의 판독 동작을 도시하는 타이밍도이다.

도 4는 본 발명의 반도체 기억 장치의 판독 동작을 도시하는 타이밍도이다.

도 5는 본 발명의 일 실시예에 따른 반도체 기억 장치에 설치되는 상태 천이 검출 회로의 하나의 구성예를 도시하는 회로도이다.

도 6은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 제어계를 도시하는 블록도이다.

도 7은 코어 회로의 하나의 구성예를 도시하는 회로도이다.

도 8은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 동작을 도시하는 타이밍도(부분 1)이다.

도 9는 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 동작을 도시하는 타이밍도(부분 2)이다.

도 10은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 동작을 도시하는 타이밍도(부분 3)이다.

도 11은 본 발명의 하나의 실시예에 따른 반도체 기억 장치의 전체 구성을도시하는 블록도이다.

〈도면의 주요부분에 대한 부호의 설명〉

1, 2, 3 : 검출 회로

20 : 리프레쉬/명령어 판정 회로

21 : 명령어 디코드 회로

22 : RAS계 동작 제어 회로

23 : 명령어 제어 회로

24 : 비트선 제어 회로

25 : 워드선 제어 회로

26 : 감지 증폭기 제어 회로

27 : 어드레스 래치 회로

28 : 어드레스 디코더 회로

29 : 용장 판정 회로

30 : 블록 선택 회로

31 : 워드선 제어 회로

32 : 감지 증폭기 선택 회로

41 : 메모리 셀

42, 42 : 비트선 프리차지용의 트랜지스터

44 : 비트선 쇼트용의 트랜지스터

46 : 감지 증폭기

45, 47 : 감지 증폭기를 제어하는 트랜지스터

48, 49 : 전송 게이트를 구성하는 트랜지스터

본 발명은 셀프 리프레쉬 기능을 갖는 반도체 기억 장치에 있어서, 출력 인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 출력하는 검출 회로와, 이 상태 천이 검출 신호와 내부에서 발생한 리프레쉬 요구 신호를 비교하여 회로 동작을 지시하는 신호를 생성하는 판정 회로를 갖는다. 출력 인에이블 신호의 변화를 검출하기 때문에, 종래와 같이 칩·인에이블 신호를 일단 상승시킬 필요는 없다. 따라서, 데이터 출력을 고속으로 행할 수 있게 된다.

출력 인에이블 신호 대신에, 또는 이것에 추가하여 기록·인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 출력하는 구성도 상기와 같은 작용, 효과를 갖는다.

우선, 도 1에서 도 4를 참조하여 종래 기술과 대비시키면서 본 발명의 원리를 설명한다.

도 1과 도 2는 2개의 판독 동작이 연속하는 경우를 도시하고, 도 1은 종래 기술의 동작, 도 2는 본 발명의 동작이다. 또한, 도 3과 도 4는 기록 동작 후에 판독 동작이 행하여지는 경우를 도시하고, 도 3은 종래 기술의 동작, 도 4는 본 발명의 동작이다. 또한, 도 1∼도 4의 시간 축은 일치한다.

우선, 도 1과 도 2를 참조하여 2개의 판독 동작이 연속하는 경우를 설명한다. 칩·인에이블 신호(/CE)가 로우 레벨로 하강하고, 출력 인에이블 신호(/OE)가 하강하면, 판독 어드레스(ADD)에 대응하는 데이터(DQ)가 데이터 버스 상에 독출된다. 칩·인에이블 신호(/CE)의 하강을 검출하여 상태 천이 검출 신호(atdpz)가 생성된다. 상태 천이 검출 신호(atdpz)는 내부에서 생성된 리프레쉬를 요구하는 리프레쉬 요구 신호(srtz)와 비교되어, 타이밍이 빠른 쪽의 동작이 선택되어 실행된다. 다음 판독 동작을 위해, 칩·인에이블 신호(/CE)는 일단 하이 레벨이 된 후, 다시 로우 레벨로 하강하며, 동일한 판독 동작이 행하여진다.

이에 대하여, 도 2에 도시하는 본 발명의 동작은 도 1에 도시하는 종래 기술의 동작과 이하와 같이 상이하다. 첫 번째로, 칩·인에이블 신호(/CE)에 추가하여 출력 인에이블 신호(/OE)의 상승을 검출하여 상태 천이 검출 신호(atdpz)를 생성한다. 두 번째로, 판독 동작이 연속하는 경우에는, 칩·인에이블 신호(/CE)를 그대로 로우 레벨로 유지하여도 좋다.

도 2에 도시하는 최초의 판독 동작에 있어서, 칩 인에이블 신호(/CE)가 하강하고, 이것에 동기하여 상태 천이 검출 신호(acdpz)가 생성된다. 다음 판독 동작에서는, 출력 인에이블 신호(/OE)의 상승에 동기하여 상태 천이 검출 신호(acdpz)가 생성된다. 칩·인에이블 신호(/CE)는 그대로 로우 레벨이다. 즉, 종래 기술에서 필요하였던 칩·인에이블 신호(/CE)를 일단 상승시키는 동작은 본 발명에서는 필요없다. 이에 의해, 본 발명은 칩·인에이블 신호(/CE)를 일단 상승시키기 위한 (도 1의) 시간(T1)을 가지지 않는다. 따라서, 도 1과 도 2의 2번째의 판독 동작에 의한 판독 데이터(DQ)의 출력 타이밍으로부터 명백한 바와 같이, 판독 데이터의 출력에 요하는 시간을 단축할 수 있다.

다음에 도 3 및 도 4의 기록 동작 후의 판독 동작에 대해서 설명한다.

우선 도 3에 도시하는 종래 기술에 있어서, 칩 인에이블 신호(/CE)가 하강하고, 그 후의 기록·인에이블 신호(/WE)의 상승에 동기하여 기록 데이터(DQ)가 기록 어드레스(ADD)에 대응하는 셀에 기록된다. 다음 판독 동작을 위해, 칩·인에이블 신호(/CE)는 일단 상승하였다가 다시 하강한다. 칩·인에이블 신호(/CE)의 하강을 검출하여 *4의 타이밍에서 상태 천이 검출 신호(atdpz)가 생성된다. 상태 천이 검출 신호(atdpz)와 내부에서 생성된 리프레쉬 요구 신호와의 타이밍에 따라서 어느 하나의 동작이 행하여진다.

이에 대하여, 도 4에 도시하는 본 발명의 동작은 도 3에 도시하는 종래 기술의 동작과 상이하다. 첫 번째로, 칩·인에이블 신호(/CE)에 추가하여 기록·인에이블 신호(/WE)의 상승을 검출하여 상태 천이 검출 신호(atdpz)를 생성한다. 두 번째로, 기록 동작에서 판독 동작에 걸쳐 칩·인에이블 신호(/CE)를 그대로 로우 레벨로 유지하여도 좋다.

도 4에 있어서, 상태 천이 검출 신호(atdpz)는 칩·인에이블 신호(/CE)의 하강에 추가하여, 기록·인에이블 신호(/WE)의 상승을 검출하여 생성된다. 즉, 종래 기술에서 필요하였던 칩·인에이블 신호(/CE)를 일단 상승시키는 동작은 본 발명에서는 필요 없다. 기록·인에이블 신호(/WE)의 상승으로 다음 판독 동작이 시작된다. 이에 의해, 본 발명은 칩·인에이블 신호(/CE)를 일단 상승시키기 위한 (도 3의)시간(T1)을 가지지 않는다. 따라서, 도 3과 도 4의 판독 동작에 따른 판독 데이터(DQ)의 출력 타이밍으로부터 명백한 바와 같이, 판독 데이터의 출력에 요하는 시간을 단축할 수 있다.

도 5는 본 발명의 하나의 실시예에 따른 상태 천이 검출 신호(atdpz)를 생성하는 상태 천이 검출 회로의 구성을 도시하는 회로도이다. 상태 천이 검출 회로는 SRAM형의 인터페이스를 갖는 DRAM에 탑재되고, 칩·인에이블 신호(/CE)의 하강을 검출하는 검출 회로(1), 출력 인에이블 신호(/OE)의 상승을 검출하는 검출 회로(2), 기록·인에이블 신호(/WE)의 상승을 검출하는 검출 회로(3), 및 검출 회로(1, 2, 3)의 검출 신호를 입력하는 NAND 게이트(4)를 갖는다. 각 검출 회로(1∼3)는 신호의 하강 또는 상승을 검출한다.

검출 회로(1)는 인버터(5, 8, 9), CMOS 인버터와 커패시터와 저항으로 이루어지는 지연 회로(6, 7) 및 NAND 게이트(10)를 갖는다. 칩·인에이블 신호(/CE)는 인버터(9)를 통과하여 NAND 게이트(10)에 인가됨과 동시에, 인버터(5), 지연 회로(6, 7) 및 인버터(8)를 통과하여 지연되어 NAND 게이트(10)에 인가된다. 이에 의해, 검출 회로(1)는 칩·인에이블 신호(/CE)의 하강을 검출하여 로우 레벨로 변화하는 단일 펄스를 출력한다.

검출 회로(2)는 2개의 지연 회로(11, 12), 인버터(13) 및 NAND 게이트(14)를 갖는다. 출력 인에이블 신호(/OE)는 직접 NAND 게이트(14)에 인가됨과 동시에, 지연 회로(11, 12) 및 인버터(13)를 통과하여 지연되어 NAND 게이트(14)에 인가된다. 이에 의해, 검출 회로(1)는 출력 인에이블 신호(/OE)의 상승을 검출하여 로우 레벨로 변화하는 단일 펄스를 출력한다.

검출 회로(3)는 검출 회로(2)와 동일 구성이며, 기록·인에이블 신호(/WE)의 상승을 검출하여 로우 레벨로 변화하는 단일 펄스를 출력한다.

NAND 게이트(4)는 이들 검출 신호를 수신하고, 어느 하나의 검출 신호를 수신하면, 하이 레벨로 변화하는 단일 펄스, 즉 상태 천이 검출 신호(atdpz)를 출력한다.

도 5의 상태 천이 검출 회로가 출력하는 상태 천이 검출 신호(atdpz)는 도 6에 도시하는 DRAM의 제어계에 출력된다.

DRAM의 제어계는 리프레쉬/명령어 판정 회로(20), 명령어 디코드 회로(21), RAS계 동작 제어 회로(22), 명령어 제어 회로(23), 비트선 제어 회로(24), 워드선 제어 회로(25), 감지 증폭기 제어 회로(26), 어드레스 래치 회로(27), 어드레스 디코더 회로(28), 용장 판정 회로(29), 블록 선택 회로(30), 워드선 제어 회로(31) 및 감지 증폭기 선택 회로(32)를 갖는다.

도 6에 도 5에 도시한 제어계로 제어되는 코어 회로의 구성예를 도시한다. 도 6은 코어의 일부를 도시하고 있다. 코어는 매트릭스형으로 배열된 다수의 메모리 셀을 갖는다. 이러한 2차원 배열이 복수개의 블록으로 분할되어 있다. 도 6에 도시하는 코어는 메모리 셀(41), 비트선 프리차지용의 트랜지스터(42, 43), 비트선 쇼트용의 트랜지스터(44), 감지 증폭기(46), 감지 증폭기를 제어하는트랜지스터(45, 47), 전송 게이트를 구성하는 트랜지스터(48, 49)를 갖는다. 메모리 셀(41)은 셀 트랜지스터(41a)와 셀 커패시터(41b)로 구성되어 있고, 한 쌍의 비트선(BL, /BL)중 한 쪽(도 6에서는 BL)에 접속되어 있다. 이 한 쌍의 비트선(BL, /BL)은 전송 게이트(48, 49)를 통해 내부 데이터 버스(DB, /DB)에 각각 접속되어 있다. vpr은 비트선 프리차지 전압이다.

다음에, 도 8∼도 10을 참조하여, 도 6 및 도 7에 본 발명의 하나의 실시예의 DRAM의 동작을 설명한다.

도 8은 이미 칩·인에이블 신호(/CE)가 하강하고, 출력 인에이블 신호(/OE)의 상승으로 시작되는 판독 동작을 도시하고 있다. 출력 인에이블 신호(/OE)의 상승을 도 5에 도시하는 상태 천이 검출 회로가 검출하여, 상태 천이 검출 신호(atdpz)를 도 6에 도시하는 리프레쉬/명령어 판정 회로(20)에 출력한다. 리프레쉬/명령어 판정 회로(20)는 후술하는 도 11의 리프레쉬 제어 회로(60)로부터의 리프레쉬 요구 신호(srtz)를 수신하여 상태 천이 검출 신호(atdpz)와의 타이밍을 비교한다. 도 8은 상태 천이 검출 신호(atdpz)가 리프레쉬 요구 신호보다도 선행하고 있는 경우의 예이다. 이 경우에는, 리프레쉬/명령어 판정 회로(20)는 리프레쉬 신호(refz)를 로우 레벨로 하고, 리프레쉬 상태가 아님을 나타낸다.

명령어 디코드 회로(21)는 상태 천이 검출 신호(atdpz)를 받아, 외부로부터의 컨트롤 신호(/CE, /WE 및 /OE)의 조합으로 정의되는 명령어를 디코드한다. 명령어 디코드 회로(21)는 액티브 명령어(actpz)를 RAS계 동작 제어 회로(22)에 출력하고, 판독 명령어(rdpz)를 명령어 제어 회로(23)에 출력한다. RAS계 동작 제어회로(22)는 액티브 명령어(actpz)를 받아, 코어 활성화 신호(rasz)를 출력하고, 대기 신호(icsx)를 로우 레벨로 설정한다. 대기 신호(icsx)는 코어 활성화 신호(rasz)와는 역상이며, rasz 보다도 지연된 타이밍이다. 리프레쉬/명령어 판정 회로(20)는 로우 레벨의 대기 신호(icsx)를 받아, 판독 동작 후의 리프레쉬 동작에 대비한다.

판독 동작 기간 중은 코어 활성화 신호(rasz)는 하이 레벨로 유지된다. 판독 동작이 종료하면, RAS계 동작 제어 회로(22)는 코어 활성화 신호(rasz)를 로우 레벨로 하강시키고, 또한 대기 신호(icsx)를 하이 레벨로 상승시킨다. 대기 신호(icsx)가 하이 레벨로 상승된 것을 받아, 리프레쉬/명령어 판정 회로(20)는 리프레쉬 명령어(refpz)를 출력하고, 또한 리프레쉬 신호(refz)를 하이 레벨로 상승시킨다. 또한, 대기 신호(icsx)의 상승에 응답하여 RAS계 동작 제어 회로(22)는 액티브 명령어(actpz)를 상승시키고, 대기 신호(icsx)를 로우 레벨로 하강시킨다. 이에 의해, 리프레쉬 동작이 행하여진다.

외부 어드레스(ADD)는 어드레스 래치 회로(27)에서 일단 래치된 후, 어드레스 디코더(28) 및 용장 판정 회로(29)에 입력된다. 어드레스 디코더(28)는 어드레스(ADD)를 디코드하고, 워드선 제어 회로(31)를 제어한다. 용장 판정 회로(29)는 외부로부터의 어드레스(ADD)가 불량 비트를 나타내는 어드레스인지 아닌지를 판정하고, 불량 비트의 어드레스인 경우에, 용장 워드선을 선택하는 신호(romz)를 워드선 제어 회로(31)에 출력한다.

명령어 제어 회로(23)는 명령어 디코드 회로(21)로부터 판독 명령어(rdpz)를수신하고, 내부 판독 명령어 신호(rdpx)를 생성하여 비트선 제어 회로(24)에 출력한다. 비트선 제어 회로(24)는 코어 활성화 신호(rasz)와 내부 명령어 신호(rdpx)를 수신하고, 비트선 쇼트를 해제하는 (도 9의) 타이밍 신호(blspz)를 워드선 제어 회로(25) 및 블록 선택 회로(30)에 출력한다. 블록 선택 회로(30)는 타이밍 신호(blspz)와 어드레스 디코더 회로(28)로부터의 관련된 어드레스 비트와의 논리를 취하고, 선택된 블록의 비트선 쇼트 제어 신호(brsx)를 L로 하며, 도 7에 도시하는 트랜지스터(42∼44)를 OFF로 한다. 이에 의해, 비트선 쇼트가 해제된다. 워드선 제어 회로(25)는 타이밍 신호(blspz)로부터 워드선 구동 타이밍 신호(wlspz)를 생성하고, 감지 증폭기 제어 회로(26)와 워드선 제어 회로(31)에 출력한다.

블록 선택 회로(30)는 선택된 블록을 나타내는 신호(rblkz)를 워드선 제어 회로(31)와 감지 증폭기 선택 회로(32)에 출력한다. 워드선 제어 회로(31)는 블록 선택 신호(rblkz)와 워드선 선택 어드레스 및 용장 워드선 선택 신호(romz)의 논리를 취하고, 타이밍 신호(wlspz)를 받아 워드선(WL)을 상승시킨다(하이 레벨로 한다). 워드선(WL)이 상승되면 셀(41)의 데이터가 비트선(BL, /BL)에 독출된다.

감지 증폭기 제어 회로(26)는 워드선 구동 타이밍 신호(wlspz)에서 소정 시간 경과한 후에, 감지 증폭기를 활성화하는 타이밍 신호(mlez)를 감지 증폭기 선택 회로(32)에 출력한다. 감지 증폭기 활성화 타이밍 신호(mlez)를 받아, 감지 증폭기 선택 회로(32)는 감지 증폭기 구동 신호(lex, lez)를 트랜지스터(47, 45)에 출력하고, 이들을 ON 시킨다. 그렇게 하면 감지 증폭기(46)는 활성화되고, 비트선(BL, /BL)의 전위차를 증폭시킨다. 그리고, 칼럼계의 칼럼 선택 신호(CL)(도 6 에 도시하지 않음)를 어드레스 디코더(28)로부터 받아 트랜지스터(48, 49)가 ON 되며, 비트선(BL, /BL)에 독출되어 증폭된 데이터가 내부 데이터 버스(DB, /DB)에 출력된다.

비트선(BL, /BL)의 데이터가 증폭되고, 다시 셀에 기록된(리스토어) 후, 비트선의 프리차지 동작이 시작된다. 명령어 디코드 회로(21)로부터의 프리차지 명령어(prepz)(도 6 상의 도시를 생략하고 있음)를 받은 RAS계 동작 제어 회로(22)는 코어 활성화 신호(rasz)를 하강시킨다. 워드선 제어 회로(25)는 코어 활성화 신호(rasz)의 하강으로 워드선을 리셋하기 위한 타이밍 신호(wlrpz)를 생성하고, 워드선 제어 회로(31)에 출력한다. 이것을 받은 워드선 제어 회로(31)는 선택하고 있는 워드선(WL)을 하강시킨다.

타이밍 신호(wlrpz)는 코어 활성화 신호(rasz)의 하강에 응답하여 펄스를 발생하는 펄스 발생 회로(도 6 에 도시하지 않음)에서 생성된다.

감지 증폭기 제어 회로(26)는 타이밍 신호(wlrpz)에 응답하여 소정 시간 경과 후에, 감지 증폭기 활성화 타이밍 신호(mlez)를 하강시킨다. 타이밍 신호(mlez)의 하강에 응답하여 비트선 제어 회로(24)는 내부에서 비트선 쇼트의 타이밍 신호(blrpz)를 생성하고, 블록 선택 회로(30)에 출력한다. 이것을 받은 블록 선택 회로(30)는 비트선 쇼트 제어 신호(brsx)를 하이 레벨로 하여 비트선(BL, /BL)을 쇼트시킨다. 타이밍 신호(blrpz)는 타이밍 신호(mlez)의 하강에 응답하여 펄스를 발생하는 펄스 발생 회로(도 6 에 도시하지 않음)에서 생성된다.

도 10은 리프레쉬 요구 신호(srtz)가 상태 천이 검출 신호(atdpz)보다도 선행하는 경우를 도시한다. 도 6에 도시하는 리프레쉬 명령어 판정 회로(20)는 리프레쉬 요구 신호(srtz)를 수신하고, 리프레쉬 명령어(refpz)와 리프레쉬 신호(refz)를 생성하여 RAS계 동작 제어 회로(22)에 출력한다. RAS계 동작 제어 회로(22)는 리프레쉬 명령어(refpz)에 응답하여 코어 활성화 신호(rasz)를 상승시키고, 대기 신호(icsx)를 하강시킨다. 그리고, 도 9를 참조하여 설명한 바와 같이 리프레쉬 동작이 행하여진다. 리프레쉬 동작이 종료하면, 코어 활성화 신호(rasz)가 하강하고, 대기 신호(icsx)가 상승한다. 대기 신호(icsx)의 상승에 응답하여 리프레쉬 명령어 판정 회로(20)는 리프레쉬 신호(refz)를 하강시키고, 리프레쉬 상태가 해제된다. 그 후, 상태 천이 검출 신호(atdpz)에 응답하여 생성된 활성화 신호(actpz)로부터 도 9와 동일하게 하여 판독 동작이 행하여진다.

또한, 기록 동작은 도 6의 명령어 디코드 회로(21)가 기록 명령어(wrpz)를 명령어 제어 회로(23)에 출력하고, 명령어 제어 회로(23)가 내부 기록 명령어 신호(wrpx)를 출력하는 동작 이외에는 전술한 판독 동작과 같다.

도 14는 본 발명의 반도체 기억 장치의 전체 구성예를 도시하는 블록도이다. 도시하는 반도체 장치는 어드레스 단자(51), 명령어 입력 단자(52∼54), 데이터 입출력 단자(55), 단자(51∼54)에 각각 접속된 입력 버퍼(56∼59), 리프레쉬 동작을 제어하는 리프레쉬 제어 회로(60), 입/출력 버퍼(61), 어드레스 래치/디코드 회로(62), 제어 회로(63), 데이터 제어 회로(64), 메모리 셀 어레이(코어; 65) 및 기록 증폭기/감지 버퍼 회로(66)를 갖는다.

어드레스 래치/디코드 회로(62)는 도 5에 도시하는 어드레스 래치 회로(27),어드레스 디코드 회로(28) 및 용장 판정 회로(29)를 포함하는 구성이다. 제어 회로(63)는 도 5에 도시하는 구성 중 어드레스 래치/디코드 회로(27), 어드레스 디코드 회로(28) 및 용장 판정 회로(29)를 제외한 각 부분을 구비한다. 메모리 셀 어레이(65)는 도 7에 도시한 구성을 구비한다. 기록 증폭기/감지 버퍼 회로(66)는 도 7에 도시한 내부 데이터 버스(DB, /DB)에 접속되는 기록 증폭기나 감지 버퍼를 구비한다.

어드레스 단자(51) 및 입력 버퍼(56)를 통해 외부 어드레스를 수신하고, 로우계 및 칼럼계의 디코드된 어드레스를 메모리 셀 어레이(65)에 출력한다. 외부로부터의 컨트롤 신호(/CE, /WE, /OE)는 각각 입력 버퍼(57, 58, 59)를 통해 제어 회로(63)에 주어진다. 리프레쉬 제어 회로(60)는 리프레쉬 요구 신호(srtz)를 생성하여 제어 회로(63)의 리프레쉬/명령어 판정 회로(20)에 출력한다. 데이터 제어 회로(64)는 제어 회로(63)의 제어하에서 데이터의 입출력을 제어한다.

이상 설명한 바와 같이, 본 발명에 따르면, 판독 데이터의 출력 동작을 고속으로 한 반도체 기억 장치를 제공할 수 있다.

Claims

셀프 리프레쉬 기능을 갖는 반도체 기억 장치에 있어서,

출력 인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 출력하는 검출 회로와,

상기 상태 천이 검출 신호와 내부에서 발생한 리프레쉬 요구 신호를 비교하여 회로 동작을 지시하는 신호를 생성하는 판정 회로

를 갖는 것을 특징으로 하는 반도체 기억 장치.
셀프 리프레쉬 기능을 갖는 반도체 기억 장치에 있어서,

기록·인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 출력하는 검출 회로와,

상기 상태 천이 검출 신호와 내부에서 발생한 리프레쉬 요구 신호를 비교하여 회로 동작을 지시하는 신호를 생성하는 판정 회로

를 갖는 것을 특징으로 하는 반도체 기억 장치.
셀프 리프레쉬 기능을 갖는 반도체 기억 장치에 있어서,

칩·인에이블 신호의 변화, 출력 인에이블 신호의 변화 및 기록·인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 출력하는 검출 회로와,

상기 상태 천이 검출 신호와 내부에서 발생한 리프레쉬 요구 신호를 비교하여 회로 동작을 지시하는 신호를 생성하는 판정 회로

를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 상태 천이 검출 신호에 응답하여 판독 동작을 개시하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 판독 동작이 연속하는 경우 및 기록 동작 후에 판독 동작이 행하여지는 경우, 상기 검출 회로는 소정 레벨로 유지된 칩·인에이블 신호를 수신하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 기억 장치는 스태틱형 반도체 기억 장치의 인터페이스로 동작하는 것을 특징으로 하는 반도체 기억 장치.
셀프 리프레쉬 기능을 갖는 반도체 기억 장치의 제어 방법에 있어서,

칩·인에이블 신호의 변화, 출력 인에이블 신호의 변화 및 기록·인에이블 신호의 변화를 검출하여 상태 천이 검출 신호를 생성하고,

상기 상태 천이 검출 신호와 내부에서 발생한 리프레쉬 요구 신호를 비교하여 회로 동작을 지시하는 것을 특징으로 하는 제어 방법.